JP2001307499A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2001307499A JP2001307499A JP2000122901A JP2000122901A JP2001307499A JP 2001307499 A JP2001307499 A JP 2001307499A JP 2000122901 A JP2000122901 A JP 2000122901A JP 2000122901 A JP2000122901 A JP 2000122901A JP 2001307499 A JP2001307499 A JP 2001307499A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
Abstract
(57)【要約】
【課題】 ライトリカバリータイムｔＤＰＬに対して実
力のない欠陥センスアンプや欠陥メモリセルを容易に検
出できない。 【解決手段】 マトリックス状に配された複数のメモリ
セルと、複数のメモリセルから一行を選択するワード線
とを備え、テスト時にワード線の非選択タイミングを早
くすることによってリカバリータイムｔＤＰＬに対し実
力のない欠陥センスアンプや欠陥メモリセルを検出す
る。
力のない欠陥センスアンプや欠陥メモリセルを容易に検
出できない。 【解決手段】 マトリックス状に配された複数のメモリ
セルと、複数のメモリセルから一行を選択するワード線
とを備え、テスト時にワード線の非選択タイミングを早
くすることによってリカバリータイムｔＤＰＬに対し実
力のない欠陥センスアンプや欠陥メモリセルを検出す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、選別試験を行う場合、ライトリカバリータ
イムに対して実力のない欠陥メモリセル等を検出するた
めの方法に関するものである。
関し、特に、選別試験を行う場合、ライトリカバリータ
イムに対して実力のない欠陥メモリセル等を検出するた
めの方法に関するものである。
【０００２】
【従来の技術】図５は従来の半導体記憶装置の構成を示
すブロック図である。図５において、内部クロック発生
回路１は入力された外部クロックＣＬＫに基づいてそれ
に同期した内部クロックを発生する回路、コマンドデコ
ーダ２は入力端子／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＣＳ
に入力されたデータに基づいてコマンドを解読するデコ
ーダ、内部アドレス発生回路３はＡＤＤ端子に入力され
たアドレスデータに基づいてメモリセルアレイ４のＲＯ
Ｗアドレス、ＣＯＬＵＭＮアドレスの内部アドレスを発
生する回路である。メモリセルアレイ４にはマトリック
ス状に複数のメモリセルが配されている。
すブロック図である。図５において、内部クロック発生
回路１は入力された外部クロックＣＬＫに基づいてそれ
に同期した内部クロックを発生する回路、コマンドデコ
ーダ２は入力端子／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＣＳ
に入力されたデータに基づいてコマンドを解読するデコ
ーダ、内部アドレス発生回路３はＡＤＤ端子に入力され
たアドレスデータに基づいてメモリセルアレイ４のＲＯ
Ｗアドレス、ＣＯＬＵＭＮアドレスの内部アドレスを発
生する回路である。メモリセルアレイ４にはマトリック
ス状に複数のメモリセルが配されている。
【０００３】また、ＲＯＷ系制御信号発生回路５はメモ
リセルアレイ４のワード線を選択するための制御を行う
制御回路である。ＲＯＷ系制御信号発生回路５内には、
図６に示すようにディレイ回路６ａ、ナンド回路６ｂ、
インバータ回路６ｃから成る回路が設けられている。こ
の回路によってワード線の選択タイミング及びワード線
の非選択タイミングが設定されている。ＲＯＷデコーダ
６はメモリセルアレイ４のＲＯＷアドレスをデコードす
るデコーダ、ＣＯＬＵＭＮデコーダ７はＣＯＬＵＭＮア
ドレスをデコードするデコーダである。
リセルアレイ４のワード線を選択するための制御を行う
制御回路である。ＲＯＷ系制御信号発生回路５内には、
図６に示すようにディレイ回路６ａ、ナンド回路６ｂ、
インバータ回路６ｃから成る回路が設けられている。こ
の回路によってワード線の選択タイミング及びワード線
の非選択タイミングが設定されている。ＲＯＷデコーダ
６はメモリセルアレイ４のＲＯＷアドレスをデコードす
るデコーダ、ＣＯＬＵＭＮデコーダ７はＣＯＬＵＭＮア
ドレスをデコードするデコーダである。
【０００４】センスアンプ回路８はメモリセルアレイ４
から読み出された信号を増幅するアンプ回路、データア
ンプ回路９はセンスアンプ回路８の出力信号を更にＣＭ
ＯＳレベルに増幅するアンプ回路、ＣＯＬＵＭＮ系回路
１０はＣＯＬＵＭＮ選択線を制御する制御回路である。
ＣＯＬＵＭＮ系回路１０はＣＯＬＵＭＮデコーダ７のＣ
ＯＬＵＭＮ選択線の立ち上がり、立ち下がりのタイミン
グを決定する等の制御を行う。入出力回路１１は端子Ｄ
Ｑからのデータの入力及びデータの出力を制御する回路
である。
から読み出された信号を増幅するアンプ回路、データア
ンプ回路９はセンスアンプ回路８の出力信号を更にＣＭ
ＯＳレベルに増幅するアンプ回路、ＣＯＬＵＭＮ系回路
１０はＣＯＬＵＭＮ選択線を制御する制御回路である。
ＣＯＬＵＭＮ系回路１０はＣＯＬＵＭＮデコーダ７のＣ
ＯＬＵＭＮ選択線の立ち上がり、立ち下がりのタイミン
グを決定する等の制御を行う。入出力回路１１は端子Ｄ
Ｑからのデータの入力及びデータの出力を制御する回路
である。
【０００５】次に、図５の従来装置の動作を図７のタイ
ミングチャートを参照しながら説明する。図７（ａ）は
外部クロックＣＬＫ、図７（ｂ）はコマンドデコーダ２
で解読されたコマンドを示している。まず、クロックＣ
ＬＫのＣ１サイクルの立ち上がり時にコマンドデコーダ
２で入力端子に入力されたデータＲＡＳＢ、ＣＡＳＢ、
ＷＥＢ、ＣＡＳＢが解読され、図７（ｂ）に示すように
アクティブコマンドになったものとする。アクティブコ
マンドとは外部から入力されたＲＯＷアドレスに対応す
るワード線を選択するコマンドである。
ミングチャートを参照しながら説明する。図７（ａ）は
外部クロックＣＬＫ、図７（ｂ）はコマンドデコーダ２
で解読されたコマンドを示している。まず、クロックＣ
ＬＫのＣ１サイクルの立ち上がり時にコマンドデコーダ
２で入力端子に入力されたデータＲＡＳＢ、ＣＡＳＢ、
ＷＥＢ、ＣＡＳＢが解読され、図７（ｂ）に示すように
アクティブコマンドになったものとする。アクティブコ
マンドとは外部から入力されたＲＯＷアドレスに対応す
るワード線を選択するコマンドである。
【０００６】アクティブコマンド状態になると、図７
（ｃ）に示すようにコマンドデコーダ２からＲＯＷ系制
御信号発生回路５に出力される信号ＲＡＳ２Ｂがローレ
ベルに立ち下がる。また、それに続いて、図７（ｄ）に
示すようにＲＯＷ系制御信号発生回路５からＣＯＬＵＭ
Ｎデコーダ６に出力される信号ＲＡＳ３Ｂがローレベル
に立ち下がる。一方、内部アドレス発生回路３では、ア
クティブコマンド時に入力されたアドレスデータに基づ
いてＲＯＷアドレスを発生し、ＲＯＷデコーダ６に供給
している。
（ｃ）に示すようにコマンドデコーダ２からＲＯＷ系制
御信号発生回路５に出力される信号ＲＡＳ２Ｂがローレ
ベルに立ち下がる。また、それに続いて、図７（ｄ）に
示すようにＲＯＷ系制御信号発生回路５からＣＯＬＵＭ
Ｎデコーダ６に出力される信号ＲＡＳ３Ｂがローレベル
に立ち下がる。一方、内部アドレス発生回路３では、ア
クティブコマンド時に入力されたアドレスデータに基づ
いてＲＯＷアドレスを発生し、ＲＯＷデコーダ６に供給
している。
【０００７】ＲＯＷデコーダ６では、図７（ｅ）に示す
ように入力されたＲＯＷアドレスに対応するワード線を
ハイレベルとし、ＲＯＷアドレスに対応するワード線を
選択する。ワード線が選択されると、図７（ｆ）に示す
ようにこのワード線に接続されたメモリセル４のデータ
がビット線対を通してセンスアンプ回路８に読み出さ
れ、センスアンプ回路８によって増幅される。
ように入力されたＲＯＷアドレスに対応するワード線を
ハイレベルとし、ＲＯＷアドレスに対応するワード線を
選択する。ワード線が選択されると、図７（ｆ）に示す
ようにこのワード線に接続されたメモリセル４のデータ
がビット線対を通してセンスアンプ回路８に読み出さ
れ、センスアンプ回路８によって増幅される。
【０００８】次いで、図７（ａ）に示すように外部クロ
ックＣＬＫのＣ２サイクルの立ち上がり時にライトコマ
ンドになったとすると、図７（ｇ）に示すようにＣＯＬ
ＵＭＮデコーダ７によりこの時に内部アドレス発生回路
３から入力されたＣＯＬＵＭＮアドレスに相当するＣＯ
ＬＵＭＮ選択線１が選択され、所定時間ハイレベルとな
る。ＣＯＬＵＭＮ選択線１が選択されると、ライトコマ
ンド入力時にＤＱ端子に入力されたデータが入出力回路
１１、データアンプ回路９を介してセンスアンプ回路８
に供給され、センスアンプ回路８内のＣＯＬＵＭＮ選択
線１で選択されたセンスアンプに書き込まれる。この書
き込まれたデータ（図７（ｆ））は同時にビット線対を
通してメモリセルアレイ４に供給され、ワード線によっ
て選択されているメモリセルに書き込まれる。
ックＣＬＫのＣ２サイクルの立ち上がり時にライトコマ
ンドになったとすると、図７（ｇ）に示すようにＣＯＬ
ＵＭＮデコーダ７によりこの時に内部アドレス発生回路
３から入力されたＣＯＬＵＭＮアドレスに相当するＣＯ
ＬＵＭＮ選択線１が選択され、所定時間ハイレベルとな
る。ＣＯＬＵＭＮ選択線１が選択されると、ライトコマ
ンド入力時にＤＱ端子に入力されたデータが入出力回路
１１、データアンプ回路９を介してセンスアンプ回路８
に供給され、センスアンプ回路８内のＣＯＬＵＭＮ選択
線１で選択されたセンスアンプに書き込まれる。この書
き込まれたデータ（図７（ｆ））は同時にビット線対を
通してメモリセルアレイ４に供給され、ワード線によっ
て選択されているメモリセルに書き込まれる。
【０００９】次に、図７（ａ）に示すように外部クロッ
クＣＬＫのＣ３サイクルの立ち上がり時に再度ライトコ
マンドになったとすると、図７（ｉ）に示すようにＣＯ
ＬＵＭＮデコーダ７によりこの時に内部アドレス発生回
路３から入力されたＣＯＬＵＭＮアドレスに相当するＣ
ＯＬＵＭＮ選択線２が所定時間選択される（ハイレベ
ル）。ＣＯＬＵＭＮ選択線２が選択されると、ライトコ
マンド入力時にＤＱ端子に入力されたデータが入出力回
路１１、データアンプ回路９を介してセンスアンプ回路
８に供給され、センスアンプ回路８内のＣＯＬＵＭＮ選
択線２で選択されたセンスアンプに書き込まれる。
クＣＬＫのＣ３サイクルの立ち上がり時に再度ライトコ
マンドになったとすると、図７（ｉ）に示すようにＣＯ
ＬＵＭＮデコーダ７によりこの時に内部アドレス発生回
路３から入力されたＣＯＬＵＭＮアドレスに相当するＣ
ＯＬＵＭＮ選択線２が所定時間選択される（ハイレベ
ル）。ＣＯＬＵＭＮ選択線２が選択されると、ライトコ
マンド入力時にＤＱ端子に入力されたデータが入出力回
路１１、データアンプ回路９を介してセンスアンプ回路
８に供給され、センスアンプ回路８内のＣＯＬＵＭＮ選
択線２で選択されたセンスアンプに書き込まれる。
【００１０】この書き込まれたデータ（図７（ｈ））は
同時にビット線対を通してメモリセルアレイ４に供給さ
れ、ワード線によって選択されているメモリセルに書き
込まれる。ここで、ＣＯＬＵＭＮ選択線１、２のハイレ
ベル時間、即ち、センスアンプ回路８への書き込み時間
は予め設定されている。
同時にビット線対を通してメモリセルアレイ４に供給さ
れ、ワード線によって選択されているメモリセルに書き
込まれる。ここで、ＣＯＬＵＭＮ選択線１、２のハイレ
ベル時間、即ち、センスアンプ回路８への書き込み時間
は予め設定されている。
【００１１】次いで、図７（ａ）に示すように外部クロ
ックＣＬＫのＣ４サイクルの立ち上がり時にプリチャー
ジコマンドになったとすると、図７（ｃ）に示すように
コマンドデコーダ２の信号ＲＡＳ２Ｂがハイレベルに立
ち上がる。続いて、図７（ｄ）に示すようにＲＯＷ系制
御信号発生回路５からの信号ＲＡＳ３Ｂがハイレベルに
立ち上がり、それに応答して図７（ｅ）に示すように選
択されていたワード線が非選択状態（ローレベル）とな
る。ここで、図５の半導体記憶装置では、ＣＯＬＵＭＮ
選択線のハイレベル時間、即ち、センスアンプ回路８へ
の書き込み時間は、その立ち上がり時間から一定時間経
過すると立ち下がるように予め所定時間に設定されてい
る。
ックＣＬＫのＣ４サイクルの立ち上がり時にプリチャー
ジコマンドになったとすると、図７（ｃ）に示すように
コマンドデコーダ２の信号ＲＡＳ２Ｂがハイレベルに立
ち上がる。続いて、図７（ｄ）に示すようにＲＯＷ系制
御信号発生回路５からの信号ＲＡＳ３Ｂがハイレベルに
立ち上がり、それに応答して図７（ｅ）に示すように選
択されていたワード線が非選択状態（ローレベル）とな
る。ここで、図５の半導体記憶装置では、ＣＯＬＵＭＮ
選択線のハイレベル時間、即ち、センスアンプ回路８へ
の書き込み時間は、その立ち上がり時間から一定時間経
過すると立ち下がるように予め所定時間に設定されてい
る。
【００１２】また、これ以外に他の従来例としてＣＯＬ
ＵＭＮ選択線のハイレベル時間、即ち、センスアンプ回
路８への書き込み時間を外部クロックＣＬＫに同期して
設定する装置も知られている。図８はこのような半導体
記憶装置の動作を示すタイミングチャートである。図８
（ａ）〜図８（ｉ）は、それぞれ図７（ａ）〜図７
（ｉ）に対応している。この場合、図８において図７と
異なるのは図８（ｇ）、（ｉ）に示すＣＯＬＵＭＮ選択
線のハイレベルの時間である。それ以外は図７と同様で
ある。この従来例の場合は、ＣＯＬＵＭＮ選択線のハイ
レベル時間、即ち、センスアンプ回路への書き込み時間
は、外部クロックＣＬＫの周期にほぼ一致している。
尚、図７、図８のいずれの場合も、センスアンプ回路か
らビット線対を通してのメモリセルへの書き込み時間は
外部クロックのサイクル時間ｔＣＫに依存している。
ＵＭＮ選択線のハイレベル時間、即ち、センスアンプ回
路８への書き込み時間を外部クロックＣＬＫに同期して
設定する装置も知られている。図８はこのような半導体
記憶装置の動作を示すタイミングチャートである。図８
（ａ）〜図８（ｉ）は、それぞれ図７（ａ）〜図７
（ｉ）に対応している。この場合、図８において図７と
異なるのは図８（ｇ）、（ｉ）に示すＣＯＬＵＭＮ選択
線のハイレベルの時間である。それ以外は図７と同様で
ある。この従来例の場合は、ＣＯＬＵＭＮ選択線のハイ
レベル時間、即ち、センスアンプ回路への書き込み時間
は、外部クロックＣＬＫの周期にほぼ一致している。
尚、図７、図８のいずれの場合も、センスアンプ回路か
らビット線対を通してのメモリセルへの書き込み時間は
外部クロックのサイクル時間ｔＣＫに依存している。
【００１３】
【発明が解決しようとする課題】ところで、従来の半導
体記憶装置においては、センスアンプ、メモリセルの中
には、欠陥のために書き込み時間が他より長く必要とす
るものが存在し、このような欠陥センスアンプや欠陥メ
モリセルは出荷前の選別試験でリジェクトする必要があ
る。また、ライトコマンド入力からプリチャージコマン
ド入力までの時間は、ｔＤＰＬ（ライトリカバリータイ
ム）という規格で最小時間が規定されており、このｔＤ
ＰＬに対して余裕のないセンスアンプやメモリセルは、
不良品としてリジェクトする必要がある。
体記憶装置においては、センスアンプ、メモリセルの中
には、欠陥のために書き込み時間が他より長く必要とす
るものが存在し、このような欠陥センスアンプや欠陥メ
モリセルは出荷前の選別試験でリジェクトする必要があ
る。また、ライトコマンド入力からプリチャージコマン
ド入力までの時間は、ｔＤＰＬ（ライトリカバリータイ
ム）という規格で最小時間が規定されており、このｔＤ
ＰＬに対して余裕のないセンスアンプやメモリセルは、
不良品としてリジェクトする必要がある。
【００１４】しかしながら、近年の半導体記憶装置にお
いては、ｔＤＰＬの規格は外部クロックの１サイクル時
間と同じになっているため、半導体記憶装置が正常動作
する最小の外部クロックのサイクル時間（ｔＣＫ）と、
ｔＤＰＬとの実力とは差が少なく設計されている。その
ため、ｔＤＰＬの実力のない欠陥センスアンプや欠陥メ
モリセルを検出することが容易ではなかった。
いては、ｔＤＰＬの規格は外部クロックの１サイクル時
間と同じになっているため、半導体記憶装置が正常動作
する最小の外部クロックのサイクル時間（ｔＣＫ）と、
ｔＤＰＬとの実力とは差が少なく設計されている。その
ため、ｔＤＰＬの実力のない欠陥センスアンプや欠陥メ
モリセルを検出することが容易ではなかった。
【００１５】ｔＤＰＬの実力のない欠陥センスアンプや
欠陥メモリセルを検出するには、例えば、ｔＤＰＬを規
格よりも短くして試験することが考えられるが、この
時、外部クロックのサイクル時間（ｔＣＫ）が同時に短
くなってしまうため、ｔＤＰＬとｔＣＫのどちらが原因
で不良になったのか判別できなかった。
欠陥メモリセルを検出するには、例えば、ｔＤＰＬを規
格よりも短くして試験することが考えられるが、この
時、外部クロックのサイクル時間（ｔＣＫ）が同時に短
くなってしまうため、ｔＤＰＬとｔＣＫのどちらが原因
で不良になったのか判別できなかった。
【００１６】本発明は、上記従来の問題点に鑑みなされ
たもので、その目的は、簡単且つ正確にｔＤＰＬの実力
のない欠陥センスアンプや欠陥メモリセルを検出するこ
とが可能な半導体記憶装置を提供することにある。
たもので、その目的は、簡単且つ正確にｔＤＰＬの実力
のない欠陥センスアンプや欠陥メモリセルを検出するこ
とが可能な半導体記憶装置を提供することにある。
【００１７】
【課題を解決するための手段】本発明の半導体記憶装置
は、上記目的を達成するため、マトリックス状に配され
た複数のメモリセルと、前記複数のメモリセルから一行
を選択する複数のワード線とを備え、テスト時に前記ワ
ード線の非選択タイミングを早くする手段を有すること
を特徴ととしている。
は、上記目的を達成するため、マトリックス状に配され
た複数のメモリセルと、前記複数のメモリセルから一行
を選択する複数のワード線とを備え、テスト時に前記ワ
ード線の非選択タイミングを早くする手段を有すること
を特徴ととしている。
【００１８】本発明においては、テスト時にワード線を
非選択状態にするタイミングを通常モードの場合よりも
早くし、ライトリカバリータイムｔＤＰＬを全体的に悪
くしているので、書き込みのｔＣＫの実力と差を生じさ
せて、ｔＤＰＬに対し実力のない欠陥センスアンプや欠
陥メモリセルを容易に検出することができる。また、低
周波テスターによる試験が可能で、安価な設備で正確に
欠陥センスアンプや欠陥メモリセルを検出することがで
きる。
非選択状態にするタイミングを通常モードの場合よりも
早くし、ライトリカバリータイムｔＤＰＬを全体的に悪
くしているので、書き込みのｔＣＫの実力と差を生じさ
せて、ｔＤＰＬに対し実力のない欠陥センスアンプや欠
陥メモリセルを容易に検出することができる。また、低
周波テスターによる試験が可能で、安価な設備で正確に
欠陥センスアンプや欠陥メモリセルを検出することがで
きる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は本発明の半導
体記憶装置の一実施形態の構成を示すブロック図であ
る。なお、図１では図５の従来装置と同一部分は同一符
号を付して説明を省略する。即ち、内部クロック発生回
路１、コマンドデコーダ２、内部アドレス発生回路３、
メモリセルアレイ４、ＲＯＷデコーダ６、ＣＯＬＵＭＮ
デコーダ７、センスアンプ回路８、データアンプ回路
９、ＣＯＬＵＭＮ系回路１０、入出力回路１１はいずれ
も図５の従来装置と同様である。
て図面を参照して詳細に説明する。図１は本発明の半導
体記憶装置の一実施形態の構成を示すブロック図であ
る。なお、図１では図５の従来装置と同一部分は同一符
号を付して説明を省略する。即ち、内部クロック発生回
路１、コマンドデコーダ２、内部アドレス発生回路３、
メモリセルアレイ４、ＲＯＷデコーダ６、ＣＯＬＵＭＮ
デコーダ７、センスアンプ回路８、データアンプ回路
９、ＣＯＬＵＭＮ系回路１０、入出力回路１１はいずれ
も図５の従来装置と同様である。
【００２０】また、本実施形態では、コマンドデコーダ
２、内部アドレス発生回路３からのデータを受けて、動
作モードが通常モードであるか、テストモードであるか
を判定保持し、ＲＯＷ系制御信号発生回路５に動作モー
ドに応じたＴＥＳＴ信号を出力するテストモード判定回
路１２が設けられている。テストモード判定回路１２
は、詳しく後述するように動作モードがテストモードで
あると判定した時にメモリセルアレイ４のワード線を非
選択状態とするタイミングを通常モードの場合よりも早
くすることにより、ライトリカバリータイムｔＤＰＬを
全体的に悪くし、容易にｔＤＰＬに対して実力のない欠
陥センスアンプや欠陥メモリセルをリジェクトできるよ
うにするものである。
２、内部アドレス発生回路３からのデータを受けて、動
作モードが通常モードであるか、テストモードであるか
を判定保持し、ＲＯＷ系制御信号発生回路５に動作モー
ドに応じたＴＥＳＴ信号を出力するテストモード判定回
路１２が設けられている。テストモード判定回路１２
は、詳しく後述するように動作モードがテストモードで
あると判定した時にメモリセルアレイ４のワード線を非
選択状態とするタイミングを通常モードの場合よりも早
くすることにより、ライトリカバリータイムｔＤＰＬを
全体的に悪くし、容易にｔＤＰＬに対して実力のない欠
陥センスアンプや欠陥メモリセルをリジェクトできるよ
うにするものである。
【００２１】ＲＯＷ系制御信号発生回路５は、図５の従
来装置とは一部の構成が異なっていて、図６に示す回路
の代わりに図２の回路が設けられている。図２の回路
は、前述のようにワード線の選択タイミング、非選択タ
イミングを設定する回路であるが、本実施形態ではディ
レイ回路１２ａ、インバータ回路１２ｂ、１２ｄ、１２
ｆ、ナンド回路１２ｃ、１２ｅから構成されている。
来装置とは一部の構成が異なっていて、図６に示す回路
の代わりに図２の回路が設けられている。図２の回路
は、前述のようにワード線の選択タイミング、非選択タ
イミングを設定する回路であるが、本実施形態ではディ
レイ回路１２ａ、インバータ回路１２ｂ、１２ｄ、１２
ｆ、ナンド回路１２ｃ、１２ｅから構成されている。
【００２２】ディレイ回路１２ａとナンド回路１２ｅに
はコマンドデコーダ２から信号ＲＡＳ２Ｂ、インバータ
回路１２ｄにはテストモード判定回路１２からＴＥＳＴ
信号が入力され、ＲＯＷ系制御信号発生回路５はこれら
の信号に応じてＲＯＷデコーダ６に信号ＲＡＳ３Ｂを出
力する。ここで、テストモード判定回路１２からのＴＥ
ＳＴ信号は、通常モード時はローレベル、テストモード
時はハイレベルであり、通常モード時の動作は従来と同
様である。
はコマンドデコーダ２から信号ＲＡＳ２Ｂ、インバータ
回路１２ｄにはテストモード判定回路１２からＴＥＳＴ
信号が入力され、ＲＯＷ系制御信号発生回路５はこれら
の信号に応じてＲＯＷデコーダ６に信号ＲＡＳ３Ｂを出
力する。ここで、テストモード判定回路１２からのＴＥ
ＳＴ信号は、通常モード時はローレベル、テストモード
時はハイレベルであり、通常モード時の動作は従来と同
様である。
【００２３】一方、テストモード時はテストモード判定
回路１２からインバータ回路１２ｄにハイレベルのＴＥ
ＳＴ信号が供給され、ディレイ回路１２ａ、インバータ
回路１２ｂの回路が無効となるので、信号ＲＡＳ２Ｂの
立ち上がりに対し信号ＲＡＳ３Ｂの立ち上がりが早くな
っている。即ち、テストモード時は強制的にワード線を
非選択状態とするタイミングを早くし、ライトリカバリ
ータイムｔＤＰＬを悪くしている。
回路１２からインバータ回路１２ｄにハイレベルのＴＥ
ＳＴ信号が供給され、ディレイ回路１２ａ、インバータ
回路１２ｂの回路が無効となるので、信号ＲＡＳ２Ｂの
立ち上がりに対し信号ＲＡＳ３Ｂの立ち上がりが早くな
っている。即ち、テストモード時は強制的にワード線を
非選択状態とするタイミングを早くし、ライトリカバリ
ータイムｔＤＰＬを悪くしている。
【００２４】次に、本実施形態の動作を図３に示すタイ
ミングチャートを参照しながら説明する。なお、図３で
はクロックのＣ１サイクルからＣ３サイクルまでは従来
装置の動作（図７）と同じであるので簡単に説明する。
図３（ａ）は外部クロックＣＬＫ、図３（ｂ）はコマン
ドデコーダ２からのコマンドである。また、図３（ｊ）
はテストモード判定回路１２から出力されるＴＥＳＴ信
号である。まず、Ｃ１サイクルの前に動作モードがテス
トモードにエントリーされたものとする。これによっ
て、テストモード判定回路１２は図３（ｊ）に示すよう
にハイレベルのＴＥＳＴ信号をＲＯＷ系制御信号発生回
路５に出力する。
ミングチャートを参照しながら説明する。なお、図３で
はクロックのＣ１サイクルからＣ３サイクルまでは従来
装置の動作（図７）と同じであるので簡単に説明する。
図３（ａ）は外部クロックＣＬＫ、図３（ｂ）はコマン
ドデコーダ２からのコマンドである。また、図３（ｊ）
はテストモード判定回路１２から出力されるＴＥＳＴ信
号である。まず、Ｃ１サイクルの前に動作モードがテス
トモードにエントリーされたものとする。これによっ
て、テストモード判定回路１２は図３（ｊ）に示すよう
にハイレベルのＴＥＳＴ信号をＲＯＷ系制御信号発生回
路５に出力する。
【００２５】テストモードとは製品出荷前に半導体記憶
装置の試験を行い、欠陥センスアンプや欠陥メモリセル
等を検出する動作モードである。また、通常モードとは
ユーザーが実際に半導体記憶装置を使用するモードをい
う。テストモード判定回路１２は前述のようにコマンド
デコーダ２と内部アドレス発生回路３からのデータに基
づいて動作モードを判定し、この時はテストモードと判
定されたものとして説明する。なお、通常モード時はテ
ストモード判定回路１２はローレベルのＴＥＳＴ信号を
出力する。
装置の試験を行い、欠陥センスアンプや欠陥メモリセル
等を検出する動作モードである。また、通常モードとは
ユーザーが実際に半導体記憶装置を使用するモードをい
う。テストモード判定回路１２は前述のようにコマンド
デコーダ２と内部アドレス発生回路３からのデータに基
づいて動作モードを判定し、この時はテストモードと判
定されたものとして説明する。なお、通常モード時はテ
ストモード判定回路１２はローレベルのＴＥＳＴ信号を
出力する。
【００２６】次に、図３（ａ）に示すようにクロックＣ
ＬＫのＣ１サイクルの立ち上がり時にアクティブコマン
ドになったとすると、図３（ｃ）に示すようにコマンド
デコーダ２からの信号ＲＡＳ２Ｂがローレベルに立ち下
がり、それに続いて図３（ｄ）に示すようにＲＯＷ系制
御信号発生回路５からの信号ＲＡＳ３Ｂがローレベルに
立ち下がる。これに応答して、図３（ｅ）に示すように
アクティブコマンド時に内部アドレス発生回路３から入
力されたアドレスに相当するワード線が選択される（ハ
イレベル）。
ＬＫのＣ１サイクルの立ち上がり時にアクティブコマン
ドになったとすると、図３（ｃ）に示すようにコマンド
デコーダ２からの信号ＲＡＳ２Ｂがローレベルに立ち下
がり、それに続いて図３（ｄ）に示すようにＲＯＷ系制
御信号発生回路５からの信号ＲＡＳ３Ｂがローレベルに
立ち下がる。これに応答して、図３（ｅ）に示すように
アクティブコマンド時に内部アドレス発生回路３から入
力されたアドレスに相当するワード線が選択される（ハ
イレベル）。
【００２７】ワード線が選択されると、このワード線に
接続されたメモリセルのデータがビット線対を通してセ
ンスアンプ回路８に読み出され（図３（ｆ））、センス
アンプ回路８によって増幅される。次いで、クロックの
Ｃ２サイクルの立ち上がり時にライトコマンドになった
とすると、この時に入力されたアドレスに相当するＣＯ
ＬＵＭＮ選択線１が所定時間ハイレベルとなって選択さ
れる（図３（ｇ））。また、ライトコマンド入力時にＤ
Ｑ端子に入力されたデータがセンスアンプ回路８内のＣ
ＯＬＵＭＮ選択線１によって選択されたセンスアンプに
書き込まれ、同時にこの書き込まれたデータはビット線
対を通してワード線によって選択されているメモリセル
に書込まれる。
接続されたメモリセルのデータがビット線対を通してセ
ンスアンプ回路８に読み出され（図３（ｆ））、センス
アンプ回路８によって増幅される。次いで、クロックの
Ｃ２サイクルの立ち上がり時にライトコマンドになった
とすると、この時に入力されたアドレスに相当するＣＯ
ＬＵＭＮ選択線１が所定時間ハイレベルとなって選択さ
れる（図３（ｇ））。また、ライトコマンド入力時にＤ
Ｑ端子に入力されたデータがセンスアンプ回路８内のＣ
ＯＬＵＭＮ選択線１によって選択されたセンスアンプに
書き込まれ、同時にこの書き込まれたデータはビット線
対を通してワード線によって選択されているメモリセル
に書込まれる。
【００２８】次に、クロックのＣ３サイクルの立ち上が
り時にライトコマンドになると、同様にこの時に入力さ
れたアドレスに相当するＣＯＬＵＭＮ選択線２が所定時
間ハイレベルとなって選択される（図３（ｉ））。ま
た、ライトコマンド入力時にＤＱ端子に入力されたデー
タがセンスアンプ回路８内のＣＯＬＵＭＮ選択線２で選
択されたセンスアンプに書き込まれ、同時にこの書き込
まれたデータは図３（ｈ）に示すようにビット線対を通
してワード線によって選択されているメモリセルに書き
込まれる。
り時にライトコマンドになると、同様にこの時に入力さ
れたアドレスに相当するＣＯＬＵＭＮ選択線２が所定時
間ハイレベルとなって選択される（図３（ｉ））。ま
た、ライトコマンド入力時にＤＱ端子に入力されたデー
タがセンスアンプ回路８内のＣＯＬＵＭＮ選択線２で選
択されたセンスアンプに書き込まれ、同時にこの書き込
まれたデータは図３（ｈ）に示すようにビット線対を通
してワード線によって選択されているメモリセルに書き
込まれる。
【００２９】次いで、クロックのＣ４サイクルの立ち上
がり時にプリチャージコマンドになったとすると、図３
（ｃ）に示すようにコマンドデコーダ２からの信号ＲＡ
Ｓ２Ｂがハイレベルに立ち上がる。これに同期して、図
３（ｄ）に示すようにＲＯＷ系制御信号発生回路５から
の信号ＲＡＳ３Ｂがハイレベルに立ち上がり、それに応
答して図３（ｅ）に示すように選択されていたワード線
がローレベルに立ち下がり、非選択状態となる。
がり時にプリチャージコマンドになったとすると、図３
（ｃ）に示すようにコマンドデコーダ２からの信号ＲＡ
Ｓ２Ｂがハイレベルに立ち上がる。これに同期して、図
３（ｄ）に示すようにＲＯＷ系制御信号発生回路５から
の信号ＲＡＳ３Ｂがハイレベルに立ち上がり、それに応
答して図３（ｅ）に示すように選択されていたワード線
がローレベルに立ち下がり、非選択状態となる。
【００３０】ここで、本実施形態では、テストモード時
に図２のインバータ回路１２ｄにハイレベルのＴＥＳＴ
信号（図３（ｊ））が入力されているので、ディレイ回
路１２ａの遅延時間が無効となっている。そのため、信
号ＲＡＳ３Ｂの立ち上がりを早くし、それに応答してワ
ード線を非選択状態（ローレベル）とするタイミングを
早くしている。即ち、図３（ｃ）、（ｄ）に示すように
信号ＲＡＳ２Ｂの立ち上がりから信号ＲＡＳ３Ｂの立ち
上がりまでの時間が短くなっており、メモリセルへの書
き込み時間を通常モード時ど同等に確保するには、ライ
トリカバリータイムｔＤＰＬを長くとる必要が生じる。
に図２のインバータ回路１２ｄにハイレベルのＴＥＳＴ
信号（図３（ｊ））が入力されているので、ディレイ回
路１２ａの遅延時間が無効となっている。そのため、信
号ＲＡＳ３Ｂの立ち上がりを早くし、それに応答してワ
ード線を非選択状態（ローレベル）とするタイミングを
早くしている。即ち、図３（ｃ）、（ｄ）に示すように
信号ＲＡＳ２Ｂの立ち上がりから信号ＲＡＳ３Ｂの立ち
上がりまでの時間が短くなっており、メモリセルへの書
き込み時間を通常モード時ど同等に確保するには、ライ
トリカバリータイムｔＤＰＬを長くとる必要が生じる。
【００３１】このように本実施形態では、テストモード
時にライトリカバリータイムｔＤＰＬを全体的に悪くし
ているので、ｔＣＫの実力と差を生じさせることができ
る。従って、メモリセルアレイ４に書き込まれたデータ
を読み出すことにより、ｔＤＰＬの実力のない欠陥セン
スアンプや欠陥メモリセルを容易に検出することができ
る。また、例えば、低温で悪化するｔＤＰＬの欠陥セル
を、他のメモリセルとのｔＤＰＬの実力差で検出するた
め、ｔＤＰＬを短い方向に加速すると、書き込みのｔＣ
Ｋの実力がリミットする可能性がある。
時にライトリカバリータイムｔＤＰＬを全体的に悪くし
ているので、ｔＣＫの実力と差を生じさせることができ
る。従って、メモリセルアレイ４に書き込まれたデータ
を読み出すことにより、ｔＤＰＬの実力のない欠陥セン
スアンプや欠陥メモリセルを容易に検出することができ
る。また、例えば、低温で悪化するｔＤＰＬの欠陥セル
を、他のメモリセルとのｔＤＰＬの実力差で検出するた
め、ｔＤＰＬを短い方向に加速すると、書き込みのｔＣ
Ｋの実力がリミットする可能性がある。
【００３２】この点に関し、本実施形態では、テストモ
ードにエントリーし、ｔＤＰＬを全体的に悪くし、書き
込みのｔＣＫの実力と差を持たせているので、ｔＤＰＬ
を短い方向に加速しても、書き込みのｔＣＫの実力がリ
ミットすることはなく、ｔＤＰＬの実力のない欠陥セン
スアンプや欠陥メモリセルを確実に検出することができ
る。
ードにエントリーし、ｔＤＰＬを全体的に悪くし、書き
込みのｔＣＫの実力と差を持たせているので、ｔＤＰＬ
を短い方向に加速しても、書き込みのｔＣＫの実力がリ
ミットすることはなく、ｔＤＰＬの実力のない欠陥セン
スアンプや欠陥メモリセルを確実に検出することができ
る。
【００３３】更に、例えば、低温でｔＤＰＬが悪化する
セルがあった場合、低温ではｔＤＰＬ実力＞ｔＣＫ実力
であるが、常温及び高温ではｔＤＰＬ実力＜ｔＣＫ実力
になってしまう場合、低温でｔＤＰＬ特性試験を行う必
要があるが、本実施形態では低温から高温の範囲でｔＤ
ＰＬ実力＞ｔＣＫ実力とすることができるので、ｔＤＰ
Ｌ特性試験を高温のみで行えば良い。このことは、選別
試験工程の削減につながり、コスト低減に大きく寄与す
るものである。
セルがあった場合、低温ではｔＤＰＬ実力＞ｔＣＫ実力
であるが、常温及び高温ではｔＤＰＬ実力＜ｔＣＫ実力
になってしまう場合、低温でｔＤＰＬ特性試験を行う必
要があるが、本実施形態では低温から高温の範囲でｔＤ
ＰＬ実力＞ｔＣＫ実力とすることができるので、ｔＤＰ
Ｌ特性試験を高温のみで行えば良い。このことは、選別
試験工程の削減につながり、コスト低減に大きく寄与す
るものである。
【００３４】また、本実施形態では、非常に複雑で長い
テスト時間を要するテストパターンでのみｔＤＰＬ実力
がｔＣＫ実力以上に悪化するメモリセルがあった場合に
も、短いテストパターンで他のメモリセルとのｔＤＰＬ
実力の違いを検出でき、容易にｔＤＰＬの実力のない欠
陥メモリセル等を検出できる。
テスト時間を要するテストパターンでのみｔＤＰＬ実力
がｔＣＫ実力以上に悪化するメモリセルがあった場合に
も、短いテストパターンで他のメモリセルとのｔＤＰＬ
実力の違いを検出でき、容易にｔＤＰＬの実力のない欠
陥メモリセル等を検出できる。
【００３５】更に、遅いｔＤＰＬで欠陥セルを検出でき
るため、低周波テスターを用いて選別試験を行うことが
可能である。図４は従来と本実施形態でｔＤＰＬによる
不良ビットの分布を比較して示している。横軸はｔＤＰ
Ｌ値、縦軸は不良ビット数である。また、破線は従来の
分布、実線は本実施形態のテストモード時の分布であ
る。図４から明らかなように全体的に不良ビットの分布
がｔＤＰＬの遅い方にシフトしているのがわかる。従っ
て、遅いｔＤＰＬで欠陥セルを検出でき、低周波テスタ
ーによる試験が可能であるため、安価な設備で正確に欠
陥センスアンプや欠陥メモリセルを検出することができ
る。
るため、低周波テスターを用いて選別試験を行うことが
可能である。図４は従来と本実施形態でｔＤＰＬによる
不良ビットの分布を比較して示している。横軸はｔＤＰ
Ｌ値、縦軸は不良ビット数である。また、破線は従来の
分布、実線は本実施形態のテストモード時の分布であ
る。図４から明らかなように全体的に不良ビットの分布
がｔＤＰＬの遅い方にシフトしているのがわかる。従っ
て、遅いｔＤＰＬで欠陥セルを検出でき、低周波テスタ
ーによる試験が可能であるため、安価な設備で正確に欠
陥センスアンプや欠陥メモリセルを検出することができ
る。
【００３６】なお、以上の実施形態では、ｔＤＰＬを悪
くすることによってＣ３サイクルのｔＣＫを長くしてテ
ストを行っているが、ＣＯＬＵＭＮ選択線等はサイクル
時間（ｔＣＫ）によらない所定時間ハイレベルとなるよ
うに制御されるため、Ｃ３サイクルにおけるセンスアン
プへの書き込み時間は一定のままである。
くすることによってＣ３サイクルのｔＣＫを長くしてテ
ストを行っているが、ＣＯＬＵＭＮ選択線等はサイクル
時間（ｔＣＫ）によらない所定時間ハイレベルとなるよ
うに制御されるため、Ｃ３サイクルにおけるセンスアン
プへの書き込み時間は一定のままである。
【００３７】
【発明の効果】以上説明したように本発明によれば、テ
ストモード時にワード線を非選択状態にするタイミング
を通常モードの場合よりも早くし、ライトリカバリータ
イムｔＤＰＬを全体的に悪くしているので、書き込みの
ｔＣＫの実力と差を生じさせることができ、ｔＤＰＬに
対し実力のない欠陥センスアンプや欠陥メモリセルを容
易に検出することができる。また、遅いｔＤＰＬで欠陥
センスアンプや欠陥メモリセルを検出でき、低周波テス
ターによる試験が可能であるため、安価な設備で正確に
欠陥センスアンプや欠陥メモリセルを検出できる。
ストモード時にワード線を非選択状態にするタイミング
を通常モードの場合よりも早くし、ライトリカバリータ
イムｔＤＰＬを全体的に悪くしているので、書き込みの
ｔＣＫの実力と差を生じさせることができ、ｔＤＰＬに
対し実力のない欠陥センスアンプや欠陥メモリセルを容
易に検出することができる。また、遅いｔＤＰＬで欠陥
センスアンプや欠陥メモリセルを検出でき、低周波テス
ターによる試験が可能であるため、安価な設備で正確に
欠陥センスアンプや欠陥メモリセルを検出できる。
【図１】本発明の半導体記憶装置の一実施形態の構成を
示すブロック図である。
示すブロック図である。
【図２】図１のＲＯＷ系制御信号発生回路の一部を示す
回路図である。
回路図である。
【図３】図１の実施形態の動作を示すタイミングチャー
トである。
トである。
【図４】従来と図１の実施形態でｔＤＰＬ値による不良
ビットの分布を比較して示す図である。
ビットの分布を比較して示す図である。
【図５】従来例の半導体記憶装置の構成を示すブロック
図である。
図である。
【図６】図５のＲＯＷ系制御信号発生回路の一部を示す
回路図である。
回路図である。
【図７】図５の従来装置の動作を示すタイミングチャー
トである。
トである。
【図８】他の従来装置の動作を示すタイミングチャート
である。
である。
１ 内部クロック発生回路 ２ コマンドデコーダ ３ 内部アドレス発生回路 ４ メモリセルアレイ ５ ＲＯＷ系制御信号発生回路 ６ ＲＯＷデコーダ ７ ＣＯＬＵＭＮデコーダ ８ センスアンプ回路 ９ データアンプ回路 １０ ＣＯＬＵＭＮ系回路 １１ 入出力回路 １２ テストモード判定回路 １２ａ ディレイ回路 １２ｂ、１２ｄ、１２ｆ インバータ回路 １２ｃ、１２ｅ ナンド回路
Claims (3)
- 【請求項１】 マトリックス状に配された複数のメモリ
セルと、前記複数のメモリセルから一行を選択する複数
のワード線とを備え、テスト時に前記ワード線の非選択
タイミングを早くする手段を有することを特徴とする半
導体記憶装置。 - 【請求項２】 複数の入力端子と、マトリックス状に配
された複数のメモリセルと、前記複数のメモリセルから
一行を選択する複数のワード線と、前記複数の入力端子
の一部への入力レベルに基づいて動作モードが通常モー
ドであるかテストモードであるかを判定し保持する手段
とを備え、前記判定手段でテストモードであると判定保
持されている間は通常モードと判定保持されている間に
比べ前記ワード線の非選択タイミングが早いことを特徴
とする請求項１記載の半導体記憶装置。 - 【請求項３】 外部クロックを入力し、第１タイミング
での前記外部クロックの入力に応答して前記複数のワー
ド線から少なくとも１本が選択され、第１タイミング以
降の第２タイミングでの前記外部クロック入力に応答し
て前記複数のメモリセルのうち少なくとも一つのメモリ
セルへの書き込みが開始され、前記書き込み開始後所定
時間後に前記書き込みが終了し、第２タイミング以降の
第３タイミングでの前記外部クロック入力に応答して選
択されていた前記ワード線が非選択となるように制御さ
れ、さらに、前記テストモードであると判定保持されて
いる間は前記通常モードと判定保持されている間に比
べ、前記第３タイミングでの外部クロック入力から前記
ワード線の非選択までの時間が短くなるように制御され
ることを特徴とする請求項１または２記載の半導体記憶
装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000122901A JP2001307499A (ja) | 2000-04-24 | 2000-04-24 | 半導体記憶装置 |
| TW090109137A TW520516B (en) | 2000-04-24 | 2001-04-17 | Semiconductor memory device |
| US09/839,504 US6385104B2 (en) | 2000-04-24 | 2001-04-20 | Semiconductor memory device having a test mode decision circuit |
| KR10-2001-0021726A KR100405076B1 (ko) | 2000-04-24 | 2001-04-23 | 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000122901A JP2001307499A (ja) | 2000-04-24 | 2000-04-24 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001307499A true JP2001307499A (ja) | 2001-11-02 |
Family
ID=18633323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000122901A Pending JP2001307499A (ja) | 2000-04-24 | 2000-04-24 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6385104B2 (ja) |
| JP (1) | JP2001307499A (ja) |
| KR (1) | KR100405076B1 (ja) |
| TW (1) | TW520516B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006331511A (ja) * | 2005-05-25 | 2006-12-07 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその検査手法 |
| WO2007099579A1 (ja) * | 2006-02-28 | 2007-09-07 | Fujitsu Limited | Ｒａｍマクロ、そのタイミング生成回路 |
| JP2009129507A (ja) * | 2007-11-26 | 2009-06-11 | Nec Corp | 半導体記憶装置及び劣化セル列救済方法 |
| WO2011001562A1 (ja) * | 2009-06-30 | 2011-01-06 | パナソニック株式会社 | 半導体集積回路 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004046927A (ja) * | 2002-07-09 | 2004-02-12 | Elpida Memory Inc | 半導体記憶装置 |
| US7224637B2 (en) * | 2004-09-23 | 2007-05-29 | Promos Technologies Inc. | Tri-mode clock generator to control memory array access |
| US8107308B2 (en) * | 2009-01-13 | 2012-01-31 | Samsung Electronics Co., Ltd. | Semiconductor memory device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6201747B1 (en) * | 1999-09-30 | 2001-03-13 | Advanced Micro Devices, Inc. | Method and apparatus for measuring subthreshold current in a memory array |
-
2000
- 2000-04-24 JP JP2000122901A patent/JP2001307499A/ja active Pending
-
2001
- 2001-04-17 TW TW090109137A patent/TW520516B/zh not_active IP Right Cessation
- 2001-04-20 US US09/839,504 patent/US6385104B2/en not_active Expired - Lifetime
- 2001-04-23 KR KR10-2001-0021726A patent/KR100405076B1/ko not_active IP Right Cessation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006331511A (ja) * | 2005-05-25 | 2006-12-07 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその検査手法 |
| WO2007099579A1 (ja) * | 2006-02-28 | 2007-09-07 | Fujitsu Limited | Ｒａｍマクロ、そのタイミング生成回路 |
| US8000157B2 (en) | 2006-02-28 | 2011-08-16 | Fujitsu Limited | RAM macro and timing generating circuit thereof |
| JP4957719B2 (ja) * | 2006-02-28 | 2012-06-20 | 富士通株式会社 | Ｒａｍマクロ、そのタイミング生成回路 |
| JP2009129507A (ja) * | 2007-11-26 | 2009-06-11 | Nec Corp | 半導体記憶装置及び劣化セル列救済方法 |
| WO2011001562A1 (ja) * | 2009-06-30 | 2011-01-06 | パナソニック株式会社 | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20010033519A1 (en) | 2001-10-25 |
| KR100405076B1 (ko) | 2003-11-10 |
| KR20010099733A (ko) | 2001-11-09 |
| TW520516B (en) | 2003-02-11 |
| US6385104B2 (en) | 2002-05-07 |
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Legal Events
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|
| RD03 | Notification of appointment of power of attorney |
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