JP2000268600A - 半導体装置 - Google Patents
半導体装置Info
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Abstract
(57)【要約】
【課題】 メモリ部の試験において、試験時間を短縮す
ることができる半導体装置を提供する。 【解決手段】 ＳＤＲＡＭによるメモリ部１と論理回路
部２とが搭載されたロジック混載メモリＬＳＩであっ
て、テストモードの設定時に、論理回路部２に対して割
り当てられた制御信号の入出力端子をＲＡＳ信号の入力
端子３ａとして機能させ、この入力端子３ａに入力され
たＲＡＳ信号から一定時間後に内部ＣＡＳ信号を自動生
成し、ＲＡＳ信号を用いてロウアドレス信号を取り込
み、内部ＣＡＳ信号を用いてカラムアドレス信号を取り
込み、これらの信号によりメモリ部１のメモリアレイ内
の指定されたメモリセルを選択し、この選択されたメモ
リセルに対してデータの読み出しまたは書き込みを行う
ことができる。このテストモードでは、１サイクル当た
り１クロックで動作させることができる。
ることができる半導体装置を提供する。 【解決手段】 ＳＤＲＡＭによるメモリ部１と論理回路
部２とが搭載されたロジック混載メモリＬＳＩであっ
て、テストモードの設定時に、論理回路部２に対して割
り当てられた制御信号の入出力端子をＲＡＳ信号の入力
端子３ａとして機能させ、この入力端子３ａに入力され
たＲＡＳ信号から一定時間後に内部ＣＡＳ信号を自動生
成し、ＲＡＳ信号を用いてロウアドレス信号を取り込
み、内部ＣＡＳ信号を用いてカラムアドレス信号を取り
込み、これらの信号によりメモリ部１のメモリアレイ内
の指定されたメモリセルを選択し、この選択されたメモ
リセルに対してデータの読み出しまたは書き込みを行う
ことができる。このテストモードでは、１サイクル当た
り１クロックで動作させることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の設計
技術に関し、特にＤＲＡＭ、クロック同期型ＤＲＡＭ
（ＳＤＲＡＭ）などのメモリ部と論理回路部とが搭載さ
れたロジック混載メモリＬＳＩにおいて、試験時間の短
縮化に好適な半導体装置に適用して有効な技術に関す
る。
技術に関し、特にＤＲＡＭ、クロック同期型ＤＲＡＭ
（ＳＤＲＡＭ）などのメモリ部と論理回路部とが搭載さ
れたロジック混載メモリＬＳＩにおいて、試験時間の短
縮化に好適な半導体装置に適用して有効な技術に関す
る。
【０００２】
【従来の技術】たとえば、本発明者が検討した技術とし
て、ロジック混載メモリＬＳＩによれば、１個の半導体
チップ上にクロック同期型のＳＤＲＡＭなどのメモリ部
とともに論理回路部が搭載されて構成され、このクロッ
ク同期型のＳＤＲＡＭなどを試験する場合には、プロー
ブ検査などにおいて、テスタの性能に合わせて低速で試
験を行う技術などが考えられる。
て、ロジック混載メモリＬＳＩによれば、１個の半導体
チップ上にクロック同期型のＳＤＲＡＭなどのメモリ部
とともに論理回路部が搭載されて構成され、このクロッ
ク同期型のＳＤＲＡＭなどを試験する場合には、プロー
ブ検査などにおいて、テスタの性能に合わせて低速で試
験を行う技術などが考えられる。
【０００３】なお、このようなロジック混載メモリＬＳ
Ｉなどのテスト技術に関する技術としては、たとえば平
成９年７月２０日、株式会社プレスジャーナル発行の
「月刊Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｗｏｒｌｄ」Ｐ７
５〜Ｐ１０３に記載される技術などが挙げられる。
Ｉなどのテスト技術に関する技術としては、たとえば平
成９年７月２０日、株式会社プレスジャーナル発行の
「月刊Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｗｏｒｌｄ」Ｐ７
５〜Ｐ１０３に記載される技術などが挙げられる。
【０００４】
【発明が解決しようとする課題】ところで、前記のよう
なロジック混載メモリＬＳＩにおいて、クロック同期型
のＳＤＲＡＭなどの試験は、プローブ検査などで低速で
試験を行う場合もクロック信号の周波数を下げるだけで
特殊な方法は取っていないため、クロック信号の周波数
が下がった分だけ試験時間が増加することが考えられ
る。
なロジック混載メモリＬＳＩにおいて、クロック同期型
のＳＤＲＡＭなどの試験は、プローブ検査などで低速で
試験を行う場合もクロック信号の周波数を下げるだけで
特殊な方法は取っていないため、クロック信号の周波数
が下がった分だけ試験時間が増加することが考えられ
る。
【０００５】そこで、本発明の目的は、ロジック混載メ
モリＬＳＩのメモリ部の試験において、テストモードに
設定されることでＲＡＳ（Row Address Strobe）信号に
引き続きＣＡＳ（Column Address Strobe ）信号を自動
発生することで試験時間を短縮することができる半導体
装置を提供するものである。
モリＬＳＩのメモリ部の試験において、テストモードに
設定されることでＲＡＳ（Row Address Strobe）信号に
引き続きＣＡＳ（Column Address Strobe ）信号を自動
発生することで試験時間を短縮することができる半導体
装置を提供するものである。
【０００６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００８】すなわち、本発明による半導体装置は、メ
モリ部と論理回路部とが搭載され、メモリ部が、通常動
作モード時に論理回路部から出力された２つの制御信号
のそれぞれをＲＡＳ信号およびＣＡＳ信号として用いて
動作し、独自に割り当てられたＲＡＳ信号およびＣＡＳ
信号の入力端子を持たないロジック混載メモリＬＳＩに
適用されるものであり、テストモードの設定時に、論理
回路部に対して割り当てられた入力端子をＲＡＳ信号の
入力端子として機能させ、この入力端子に入力されたＲ
ＡＳ信号から一定時間後に内部ＣＡＳ信号を自動生成す
る生成回路を有するものである。
モリ部と論理回路部とが搭載され、メモリ部が、通常動
作モード時に論理回路部から出力された２つの制御信号
のそれぞれをＲＡＳ信号およびＣＡＳ信号として用いて
動作し、独自に割り当てられたＲＡＳ信号およびＣＡＳ
信号の入力端子を持たないロジック混載メモリＬＳＩに
適用されるものであり、テストモードの設定時に、論理
回路部に対して割り当てられた入力端子をＲＡＳ信号の
入力端子として機能させ、この入力端子に入力されたＲ
ＡＳ信号から一定時間後に内部ＣＡＳ信号を自動生成す
る生成回路を有するものである。
【０００９】この内部ＣＡＳ信号の生成回路を有する構
成において、テストモードに設定されることで、入力端
子に入力されたＲＡＳ信号と、このＲＡＳ信号から生成
回路により自動生成された内部ＣＡＳ信号とをメモリ部
の制御信号として用い、さらに自動生成された内部ＣＡ
Ｓ信号を用いてカラムアドレス信号を取り込み、特にク
ロック同期型ＤＲＡＭなどに適用するようにしたもので
ある。
成において、テストモードに設定されることで、入力端
子に入力されたＲＡＳ信号と、このＲＡＳ信号から生成
回路により自動生成された内部ＣＡＳ信号とをメモリ部
の制御信号として用い、さらに自動生成された内部ＣＡ
Ｓ信号を用いてカラムアドレス信号を取り込み、特にク
ロック同期型ＤＲＡＭなどに適用するようにしたもので
ある。
【００１０】よって、前記半導体装置によれば、通常動
作モードでは１サイクル当たり数クロック必要なのに対
して、テストモードに設定されると、ＲＡＳ信号から内
部ＣＡＳ信号を自動生成することによって１クロックで
動作させることができるので、メモリ部の試験時間を短
くすることができる。この結果、試験時間の短縮が可能
となる。
作モードでは１サイクル当たり数クロック必要なのに対
して、テストモードに設定されると、ＲＡＳ信号から内
部ＣＡＳ信号を自動生成することによって１クロックで
動作させることができるので、メモリ部の試験時間を短
くすることができる。この結果、試験時間の短縮が可能
となる。
【００１１】すなわち、ロジック混載メモリＬＳＩにお
いては、このＬＳＩの入出力端子には通常のＤＲＡＭの
ＲＡＳ信号、ＣＡＳ信号、アドレス信号、入出力データ
などの入出力端子がないので、このＬＳＩのテストを行
うときに、メモリ部を調べられるようにテストモード
で、通常は別の端子として機能するものが通常のＤＲＡ
Ｍの入出力端子となるように設定できるモードが備えら
れている。
いては、このＬＳＩの入出力端子には通常のＤＲＡＭの
ＲＡＳ信号、ＣＡＳ信号、アドレス信号、入出力データ
などの入出力端子がないので、このＬＳＩのテストを行
うときに、メモリ部を調べられるようにテストモード
で、通常は別の端子として機能するものが通常のＤＲＡ
Ｍの入出力端子となるように設定できるモードが備えら
れている。
【００１２】このとき、ロジック混載メモリＬＳＩの入
出力端子数には制約があるので、メモリ部のテスト用端
子の数をできるだけ減らす、たとえばＣＡＳ信号の入力
端子を減らすように、ＲＡＳ信号に引き続きＣＡＳ信号
を自動発生できるようにすることで、試験時間の面にお
いて大きな効果を得ることができる。
出力端子数には制約があるので、メモリ部のテスト用端
子の数をできるだけ減らす、たとえばＣＡＳ信号の入力
端子を減らすように、ＲＡＳ信号に引き続きＣＡＳ信号
を自動発生できるようにすることで、試験時間の面にお
いて大きな効果を得ることができる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。図１は本発明の一実施の形
態である半導体装置を示す概略機能ブロック図、図２は
本実施の形態の半導体装置において、メモリ部を示す概
略機能ブロック図、図３はメモリ部の通常動作モードを
示す概略機能ブロック図とタイミング図、図４はメモリ
部のテストモードを示す概略機能ブロック図とタイミン
グ図である。
に基づいて詳細に説明する。図１は本発明の一実施の形
態である半導体装置を示す概略機能ブロック図、図２は
本実施の形態の半導体装置において、メモリ部を示す概
略機能ブロック図、図３はメモリ部の通常動作モードを
示す概略機能ブロック図とタイミング図、図４はメモリ
部のテストモードを示す概略機能ブロック図とタイミン
グ図である。
【００１４】まず、図１により本実施の形態の半導体装
置の一例の概略機能構成を説明する。
置の一例の概略機能構成を説明する。
【００１５】本実施の形態の半導体装置は、たとえばロ
ジック混載メモリＬＳＩとされ、クロック信号に同期し
て、データを書き込みおよび読み出し可能に記憶するＳ
ＤＲＡＭによるメモリ部１と、このメモリ部１に対する
書き込み動作および読み出し動作の制御、格納されてい
るデータの書き込み動作および読み出し動作による論理
演算などを行う論理回路部２などからなり、周知の半導
体製造技術によって１個の半導体チップ上に搭載されて
構成されている。
ジック混載メモリＬＳＩとされ、クロック信号に同期し
て、データを書き込みおよび読み出し可能に記憶するＳ
ＤＲＡＭによるメモリ部１と、このメモリ部１に対する
書き込み動作および読み出し動作の制御、格納されてい
るデータの書き込み動作および読み出し動作による論理
演算などを行う論理回路部２などからなり、周知の半導
体製造技術によって１個の半導体チップ上に搭載されて
構成されている。
【００１６】このロジック混載メモリＬＳＩにおいて、
メモリ部１には通常のＳＤＲＡＭなどのようなＲＡＳ信
号、ＣＡＳ信号、アドレス信号、入出力データなどの入
出力端子がなく、外部とのインタフェースは主に論理回
路部２の制御のための入出力端子３を介して行われ、こ
の入出力端子３からの制御信号に基づいて論理回路部２
とメモリ部１との間でデータの入出力が行われる構成と
なっている。
メモリ部１には通常のＳＤＲＡＭなどのようなＲＡＳ信
号、ＣＡＳ信号、アドレス信号、入出力データなどの入
出力端子がなく、外部とのインタフェースは主に論理回
路部２の制御のための入出力端子３を介して行われ、こ
の入出力端子３からの制御信号に基づいて論理回路部２
とメモリ部１との間でデータの入出力が行われる構成と
なっている。
【００１７】メモリ部１は、たとえば図２に示すよう
に、ワード線とビット線との交点に配置される複数のメ
モリセルからなるメモリアレイ４と、このメモリアレイ
４のロウアドレスを指定するロウアドレスラッチ回路５
およびロウデコーダ６と、カラムアドレスを指定するカ
ラムアドレスラッチ回路７およびカラムデコーダ８と、
アドレス信号が入力されるアドレスバッファ９と、デー
タ入出力のためのセンスアンプ＆入出力バス１０、入力
バッファ１１および出力バッファ１２などとともに、テ
ストモードの制御信号を発生するテスト制御回路１３な
どから構成されている。
に、ワード線とビット線との交点に配置される複数のメ
モリセルからなるメモリアレイ４と、このメモリアレイ
４のロウアドレスを指定するロウアドレスラッチ回路５
およびロウデコーダ６と、カラムアドレスを指定するカ
ラムアドレスラッチ回路７およびカラムデコーダ８と、
アドレス信号が入力されるアドレスバッファ９と、デー
タ入出力のためのセンスアンプ＆入出力バス１０、入力
バッファ１１および出力バッファ１２などとともに、テ
ストモードの制御信号を発生するテスト制御回路１３な
どから構成されている。
【００１８】このメモリ部１は、論理回路部２から入力
されるクロック信号、コマンド信号などに基づいて内部
回路の動作が制御される。読み出し動作、書き込み動作
においては、論理回路部２からアドレスバッファ９に入
力されるアドレス信号に基づいて、ロウアドレス信号、
カラムアドレス信号がそれぞれロウアドレスラッチ回路
５、カラムアドレスラッチ回路７に入力され、ロウデコ
ーダ６、カラムデコーダ８を介してメモリアレイ４内の
任意のメモリセルが選択される。そして、読み出し動作
時には、メモリセルのデータがセンスアンプ＆入出力バ
ス１０を介して出力バッファ１２から出力され、また書
き込み動作時には書き込みデータが入力バッファ１１か
ら入力される。
されるクロック信号、コマンド信号などに基づいて内部
回路の動作が制御される。読み出し動作、書き込み動作
においては、論理回路部２からアドレスバッファ９に入
力されるアドレス信号に基づいて、ロウアドレス信号、
カラムアドレス信号がそれぞれロウアドレスラッチ回路
５、カラムアドレスラッチ回路７に入力され、ロウデコ
ーダ６、カラムデコーダ８を介してメモリアレイ４内の
任意のメモリセルが選択される。そして、読み出し動作
時には、メモリセルのデータがセンスアンプ＆入出力バ
ス１０を介して出力バッファ１２から出力され、また書
き込み動作時には書き込みデータが入力バッファ１１か
ら入力される。
【００１９】このメモリ部１において、特にテスト制御
回路１３には、テストモードの設定時に、論理回路部２
に対して割り当てられた制御信号の入出力端子３をＲＡ
Ｓ信号の入力端子３ａとして機能させ、この入力端子３
ａに入力されたＲＡＳ信号から一定時間後に内部ＣＡＳ
信号を自動生成する生成回路１４と、この自動生成され
た内部ＣＡＳ信号と論理回路部２から出力されたＣＡＳ
信号とのどちらか一方を切り替え信号により選択する切
り替え回路１５などが設けられている。
回路１３には、テストモードの設定時に、論理回路部２
に対して割り当てられた制御信号の入出力端子３をＲＡ
Ｓ信号の入力端子３ａとして機能させ、この入力端子３
ａに入力されたＲＡＳ信号から一定時間後に内部ＣＡＳ
信号を自動生成する生成回路１４と、この自動生成され
た内部ＣＡＳ信号と論理回路部２から出力されたＣＡＳ
信号とのどちらか一方を切り替え信号により選択する切
り替え回路１５などが設けられている。
【００２０】このテスト制御回路１３においては、テス
トモードに設定されることで、テストモード時のみに別
機能として割り当てられた入力端子３ａに入力されたＲ
ＡＳ信号とともに、このＲＡＳ信号から生成回路１４を
介して自動生成された内部ＣＡＳ信号が切り替え回路１
５によりメモリ部１の制御信号として選択され、ＲＡＳ
信号を用いてロウアドレス信号が取り込まれ、内部ＣＡ
Ｓ信号を用いてカラムアドレス信号が取り込まれる。な
お、通常動作モード時には、論理回路部２から出力され
たＲＡＳ信号およびＣＡＳ信号がそのままメモリ部１の
制御信号として用いられる。
トモードに設定されることで、テストモード時のみに別
機能として割り当てられた入力端子３ａに入力されたＲ
ＡＳ信号とともに、このＲＡＳ信号から生成回路１４を
介して自動生成された内部ＣＡＳ信号が切り替え回路１
５によりメモリ部１の制御信号として選択され、ＲＡＳ
信号を用いてロウアドレス信号が取り込まれ、内部ＣＡ
Ｓ信号を用いてカラムアドレス信号が取り込まれる。な
お、通常動作モード時には、論理回路部２から出力され
たＲＡＳ信号およびＣＡＳ信号がそのままメモリ部１の
制御信号として用いられる。
【００２１】次に、本実施の形態の作用について、図３
および図４によりメモリ部１に対する通常動作モードと
テストモードにおける動作を説明する。図３および図４
において、(a) は概略機能ブロック図、(b) はタイミン
グ図をそれぞれ示す。
および図４によりメモリ部１に対する通常動作モードと
テストモードにおける動作を説明する。図３および図４
において、(a) は概略機能ブロック図、(b) はタイミン
グ図をそれぞれ示す。
【００２２】(1).通常動作モード（図３(a),(b) ） この通常動作モードでは、図３(a) のような機能構成と
なり、入力端子３ａから入力される制御信号は論理回路
部２に入力され、また論理回路部２から出力される一方
の制御信号はＲＡＳ信号としてメモリ部１に入力され
る。なお、論理回路部２から出力される他方の制御信号
は、直接、ＣＡＳ信号としてメモリ部１に入力される。
なり、入力端子３ａから入力される制御信号は論理回路
部２に入力され、また論理回路部２から出力される一方
の制御信号はＲＡＳ信号としてメモリ部１に入力され
る。なお、論理回路部２から出力される他方の制御信号
は、直接、ＣＡＳ信号としてメモリ部１に入力される。
【００２３】この機能構成において、入力端子３ａから
制御信号を入力し、この制御信号により論理回路部２を
介してメモリ部１に対する読み出し動作および書き込み
動作を制御する。この読み出し動作、書き込み動作にお
いて、論理回路部２からＲＡＳ信号、ＣＡＳ信号をメモ
リ部１に対して出力する。メモリ部１では、これらの信
号を受けて、ＲＡＳ信号を用いてロウアドレス信号を取
り込み、ＣＡＳ信号を用いてカラムアドレス信号を取り
込む。
制御信号を入力し、この制御信号により論理回路部２を
介してメモリ部１に対する読み出し動作および書き込み
動作を制御する。この読み出し動作、書き込み動作にお
いて、論理回路部２からＲＡＳ信号、ＣＡＳ信号をメモ
リ部１に対して出力する。メモリ部１では、これらの信
号を受けて、ＲＡＳ信号を用いてロウアドレス信号を取
り込み、ＣＡＳ信号を用いてカラムアドレス信号を取り
込む。
【００２４】そして、ロウアドレス信号、カラムアドレ
ス信号によりメモリアレイ３内の指定されたメモリセル
を選択し、この選択されたメモリセルに対してデータの
読み出しまたは書き込みを行うことができる。
ス信号によりメモリアレイ３内の指定されたメモリセル
を選択し、この選択されたメモリセルに対してデータの
読み出しまたは書き込みを行うことができる。
【００２５】この際に、ＲＡＳ信号、ＣＡＳ信号は、た
とえばロジック混載メモリＬＳＩの動作仕様に基づくＣ
ＬＫ（Clock ）信号に同期して出力される。このＣＬＫ
信号に対して、図３(b) においては、ＲＡＳ信号が１ク
ロック目で活性化されて立ち下がり、４クロック目で立
ち上がり、またＣＡＳ信号が２クロック目で活性化され
て立ち下がり、４クロック目で立ち上がり、よって通常
動作モードでは１サイクル当たり４クロックが必要とな
る。
とえばロジック混載メモリＬＳＩの動作仕様に基づくＣ
ＬＫ（Clock ）信号に同期して出力される。このＣＬＫ
信号に対して、図３(b) においては、ＲＡＳ信号が１ク
ロック目で活性化されて立ち下がり、４クロック目で立
ち上がり、またＣＡＳ信号が２クロック目で活性化され
て立ち下がり、４クロック目で立ち上がり、よって通常
動作モードでは１サイクル当たり４クロックが必要とな
る。
【００２６】(2).テストモード（図４(a),(b) ） このテストモードでは、図４(a) のような機能構成とな
り、入力端子３ａから入力されるＲＡＳ信号はテストモ
ード信号による切り替えによりメモリ部１にＲＡＳ信号
として入力される。なお、このテストモードでは、論理
回路部２から出力されるＣＡＳ信号としての制御信号は
無視される。
り、入力端子３ａから入力されるＲＡＳ信号はテストモ
ード信号による切り替えによりメモリ部１にＲＡＳ信号
として入力される。なお、このテストモードでは、論理
回路部２から出力されるＣＡＳ信号としての制御信号は
無視される。
【００２７】この機能構成において、入力端子３ａから
ＲＡＳ信号を入力し、このＲＡＳ信号によりメモリ部１
に対する読み出し動作および書き込み動作を制御する。
この読み出し動作、書き込み動作において、メモリ部１
では、ＲＡＳ信号を受けて、このＲＡＳ信号をロウアド
レス信号の制御に用いるとともに、このＲＡＳ信号から
内部ＣＡＳ信号を自動生成し、ＲＡＳ信号を用いてロウ
アドレス信号を取り込み、内部ＣＡＳ信号を用いてカラ
ムアドレス信号を取り込む。
ＲＡＳ信号を入力し、このＲＡＳ信号によりメモリ部１
に対する読み出し動作および書き込み動作を制御する。
この読み出し動作、書き込み動作において、メモリ部１
では、ＲＡＳ信号を受けて、このＲＡＳ信号をロウアド
レス信号の制御に用いるとともに、このＲＡＳ信号から
内部ＣＡＳ信号を自動生成し、ＲＡＳ信号を用いてロウ
アドレス信号を取り込み、内部ＣＡＳ信号を用いてカラ
ムアドレス信号を取り込む。
【００２８】そして、通常動作モードと同様に、ロウア
ドレス信号、カラムアドレス信号によりメモリアレイ３
内の指定されたメモリセルを選択し、この選択されたメ
モリセルに対してデータの読み出しまたは書き込みを行
うことができる。
ドレス信号、カラムアドレス信号によりメモリアレイ３
内の指定されたメモリセルを選択し、この選択されたメ
モリセルに対してデータの読み出しまたは書き込みを行
うことができる。
【００２９】この際に、ＲＡＳ信号、内部ＣＡＳ信号
は、たとえばテスタの性能に基づく５０ＭＨｚのＣＬＫ
信号に同期して出力される。このＣＬＫ信号に対して、
図４(b) においては、ＲＡＳ信号が１クロック目で活性
化されて立ち下がった後に立ち上がり、また内部ＣＡＳ
信号が１クロック目で活性化されて立ち下がった後に立
ち上がり、よってテストモードでは１サイクル当たり１
クロックで動作させることができる。
は、たとえばテスタの性能に基づく５０ＭＨｚのＣＬＫ
信号に同期して出力される。このＣＬＫ信号に対して、
図４(b) においては、ＲＡＳ信号が１クロック目で活性
化されて立ち下がった後に立ち上がり、また内部ＣＡＳ
信号が１クロック目で活性化されて立ち下がった後に立
ち上がり、よってテストモードでは１サイクル当たり１
クロックで動作させることができる。
【００３０】従って、本実施の形態のロジック混載メモ
リＬＳＩによれば、メモリ部１のテスト制御回路１２と
して、テストモードの設定時に、制御信号の入出力端子
３をＲＡＳ信号の入力端子３ａとして機能させ、この入
力端子３ａに入力されたＲＡＳ信号から一定時間後に内
部ＣＡＳ信号を自動生成する生成回路１３が設けられる
ことにより、テスタの性能に依存してＣＬＫ信号の周波
数が下がっても、ＲＡＳ信号に引き続きＣＡＳ信号を自
動発生させ、テストモードの設定時に１クロックで動作
させることができるので、メモリ部１の試験時間を短く
することができる。
リＬＳＩによれば、メモリ部１のテスト制御回路１２と
して、テストモードの設定時に、制御信号の入出力端子
３をＲＡＳ信号の入力端子３ａとして機能させ、この入
力端子３ａに入力されたＲＡＳ信号から一定時間後に内
部ＣＡＳ信号を自動生成する生成回路１３が設けられる
ことにより、テスタの性能に依存してＣＬＫ信号の周波
数が下がっても、ＲＡＳ信号に引き続きＣＡＳ信号を自
動発生させ、テストモードの設定時に１クロックで動作
させることができるので、メモリ部１の試験時間を短く
することができる。
【００３１】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。たとえば、前記実施の形態においては、メモリ部と
してＳＤＲＡＭを搭載したロジック混載メモリＬＳＩに
ついて説明したが、ＤＲＡＭ、さらに他のメモリを搭載
するロジック混載メモリＬＳＩなどについても広く適用
可能である。
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。たとえば、前記実施の形態においては、メモリ部と
してＳＤＲＡＭを搭載したロジック混載メモリＬＳＩに
ついて説明したが、ＤＲＡＭ、さらに他のメモリを搭載
するロジック混載メモリＬＳＩなどについても広く適用
可能である。
【００３２】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００３３】(1).テストモードの設定時に、論理回路部
に対して割り当てられた入力端子をＲＡＳ信号の入力端
子として機能させ、この入力端子に入力されたＲＡＳ信
号から一定時間後に内部ＣＡＳ信号を自動生成する生成
回路を有することで、通常動作モードでは１サイクル当
たり数クロック必要なのに対して、テストモードに設定
されると１クロックで動作させることができるので、メ
モリ部の試験時間を短縮することが可能となる。
に対して割り当てられた入力端子をＲＡＳ信号の入力端
子として機能させ、この入力端子に入力されたＲＡＳ信
号から一定時間後に内部ＣＡＳ信号を自動生成する生成
回路を有することで、通常動作モードでは１サイクル当
たり数クロック必要なのに対して、テストモードに設定
されると１クロックで動作させることができるので、メ
モリ部の試験時間を短縮することが可能となる。
【００３４】(2).前記(1) により、ＤＲＡＭ、ＳＤＲＡ
Ｍなどのメモリ部と論理回路部とが搭載され、メモリ部
に独自のＲＡＳ信号およびＣＡＳ信号の入力端子を持た
ず、入出力端子数の制約があるロジック混載メモリＬＳ
Ｉにおいて、試験時間の短縮化を実現することが可能と
なる。
Ｍなどのメモリ部と論理回路部とが搭載され、メモリ部
に独自のＲＡＳ信号およびＣＡＳ信号の入力端子を持た
ず、入出力端子数の制約があるロジック混載メモリＬＳ
Ｉにおいて、試験時間の短縮化を実現することが可能と
なる。
【図１】本発明の一実施の形態である半導体装置を示す
概略機能ブロック図である。
概略機能ブロック図である。
【図２】本発明の一実施の形態の半導体装置において、
メモリ部を示す概略機能ブロック図である。
メモリ部を示す概略機能ブロック図である。
【図３】(a),(b) は本発明の一実施の形態の半導体装置
において、メモリ部の通常動作モードを示す概略機能ブ
ロック図とタイミング図である。
において、メモリ部の通常動作モードを示す概略機能ブ
ロック図とタイミング図である。
【図４】(a),(b) は本発明の一実施の形態の半導体装置
において、メモリ部のテストモードを示す概略機能ブロ
ック図とタイミング図である。
において、メモリ部のテストモードを示す概略機能ブロ
ック図とタイミング図である。
１ メモリ部 ２ 論理回路部 ３ 入出力端子 ３ａ 入力端子 ４ メモリアレイ ５ ロウアドレスラッチ回路 ６ ロウデコーダ ７ カラムアドレスラッチ回路 ８ カラムデコーダ ９ アドレスバッファ １０ センスアンプ＆入出力バス １１ 入力バッファ １２ 出力バッファ １３ テスト制御回路 １４ 生成回路 １５ 切り替え回路
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/34 ３７１Ｋ (72)発明者 宮岡 修一 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 横山 勇治 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 2G032 AA01 AA07 AC03 AE07 AE11 AG01 AG07 AK01 AK14 AK15 5B024 AA15 BA21 CA21 EA02 5F083 AD00 ZA12 ZA20 5L106 DD00 DD12 FF01 GG02 GG05 9A001 BB03 BB05 JJ45 KK37 LL05
Claims (3)
- 【請求項１】 メモリ部と論理回路部とが搭載され、前
記メモリ部は、通常動作モード時に前記論理回路部から
出力された２つの制御信号のそれぞれをＲＡＳ信号およ
びＣＡＳ信号として用いて動作し、独自に割り当てられ
たＲＡＳ信号およびＣＡＳ信号の入力端子を持たないロ
ジック混載メモリからなる半導体装置であって、 テストモードの設定時に、前記論理回路部に対して割り
当てられた入力端子を前記ＲＡＳ信号の入力端子として
機能させ、この入力端子に入力されたＲＡＳ信号から一
定時間後に内部ＣＡＳ信号を自動生成する生成回路を有
し、テストモードに設定されることで、前記入力端子に
入力されたＲＡＳ信号と、このＲＡＳ信号から前記生成
回路により自動生成された内部ＣＡＳ信号とを前記メモ
リ部の制御信号とすることを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置であって、前
記メモリ部は、前記自動生成された内部ＣＡＳ信号を用
いてカラムアドレス信号を取り込むことを特徴とする半
導体装置。 - 【請求項３】 請求項１または２記載の半導体装置であ
って、前記メモリ部は、クロック同期型ＤＲＡＭである
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11071164A JP2000268600A (ja) | 1999-03-17 | 1999-03-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11071164A JP2000268600A (ja) | 1999-03-17 | 1999-03-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000268600A true JP2000268600A (ja) | 2000-09-29 |
Family
ID=13452740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11071164A Withdrawn JP2000268600A (ja) | 1999-03-17 | 1999-03-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000268600A (ja) |
-
1999
- 1999-03-17 JP JP11071164A patent/JP2000268600A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060606 |