KR101020454B1 - 실시간 비교 동작을 이용하는 자동 주파수 교정 회로 및 이를 이용한 주파수 합성기 - Google Patents

실시간 비교 동작을 이용하는 자동 주파수 교정 회로 및 이를 이용한 주파수 합성기 Download PDF

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Abstract

주파수 비교에 소모되는 불필요한 시간과, 비교 주파수신호들간의 초기위상불일치에 의한 주파수고정시간의 편차를 줄인 자동주파수제어회로가 개시된다. 기준주파수신호를 입력받아 제 1 기준주파수신호와 제 1 기준주파수신호보다 소정의 위상 차이만큼 위상이 빠른 제 2 기준주파수신호를 생성하여 출력하는 기준 주파수 발생부, 출력주파수신호와 제 1 기준주파수신호 및 제 2 기준주파수신호를 입력받아, 출력주파수신호와 제 1 기준주파수신호간의 주파수 차이와 출력주파수신호와 제 2 기준주파수신호간의 주파수 차이를 실시간으로 동시에 비교하여 비교 결과를 출력하는 비교부 및 비교부가 출력하는 비교결과에 대응하여 전압제어발진기를 제어하는 제어값을 출력하는 상태 제어부를 포함하여 자동주파수제어회로를 구성한다. 따라서, 종래의 자동주파수제어회로과 비교하여 기준주파수신호와 출력주파수신호를 비교하는 과정에서 불필요하게 소모되는 시간을 줄일 수 있고, 기준주파수신호와 출력주파수신호의 초기위상불일치에 의한 주파수고정시간의 편차 문제를 줄이는 효과를 얻을 수 있다.
Figure R1020090002558
자동주파수교정, AFC, 주파수합성

Description

실시간 비교 동작을 이용하는 자동 주파수 교정 회로 및 이를 이용한 주파수 합성기{AUTOMATIC FREQUENCY CALIBRATION CIRCUIT BY USING REAL-TIME COMPARISION OPERATION AND FREQUENCY SYNTHESIZER USING THE SAME}
본 발명은 자동주파수교정회로(AFC: Automatic Frequency Calibration circuit)에 관한 것으로, 더욱 상세하게는 출력주파수신호와 기준주파수신호의 카운팅에서 불필요하게 소모되는 시간을 줄이고, 출력주파수신호와 기준주파수신호간의 초기 위상 불일치(initial phase uncertainty)에 의한 비교시간의 증가문제를 해결할 수 있는 자동주파수교정회로 및 이를 이용한 주파수 합성기에 관한 것이다.
이동통신이나 위성통신 등 무선통신 시스템에서 동기복조하는 경우는 수신단에서 반송파를 얼마나 정확하게 복원해내느냐에 따라 시스템의 성능이 좌우된다. 이러한 반송파 주파수를 생성하기 위해서 무선 통신 시스템에서는 수신기(receiver) 및 송신기(transmitter)에서 필요한 채널 주파수를 얻기 위한 주파수 합성기(frequency synthesizer)가 필수적으로 사용된다.
이러한 주파수 합성기는 위상 고정 루프(PLL; Phase Locked Loop)를 이용하여 소정의 기준 주파수(reference frequency)의 주파수 신호와 전압 제어 발진 기(VCO; Voltage Controlled Oscillator)의 발진 주파수를 필요한 분주율로 분주한 주파수 신호를 서로 위상 비교하는 방식으로 원하는 채널 주파수를 생성해낸다.
이때, 위상 고정 루프를 구성하는 위상검출기(Phase Detector: PD)가 기준 주파수 신호와 발진 주파수 신호의 위상을 비교하는 역할을 담당하는데, 이동통신 등에서는 도플러 효과나 다경로 페이딩 현상이 발생하여 위상검출기만으로는 반송파를 복원하기가 불가능하거나 복원을 하더라도 많은 시간이 소요되게 된다.
그러므로 위상검출기를 보조하여 이러한 상황에서 반송과 복원을 빠르게 수행할 수 있도록 자동주파수제어(Automatic frequency Control: AFC)회로를 추가로 이용하게 된다.
도1은 종래 기술의 자동주파수제어회로를 적용한 주파수 합성기의 구조를 예시한 블록도이다.
도 1에서 예시된 주파수 합성기는 "An 18mW 90 to 770MHz synthesizer with agile auto-tuning for digital TV-tuners" (IEEE ISSCC Dig. Tech. Papers, paper no. 11.1, Feb. 2006, M. Marutani et al)등에 개시되어 있는 일반적인 주파수 합성기의 구조를 예시한 것이다.
도1을 참조하면, 주파수합성기에는 위상고정루프가 포함되며, 위상 고정 루프는 양질 기준주파수신호(REF_CLK)를 출력하는 기준주파수발진기(XOSC, 통상적으로는 온도보상형수정발진기-Temperature Compensated Crystal Oscillator-가 이용됨; 10), 주파수신호를 출력하는 전압제어발진기(20), 전압제어발진기로부터 출력된 주파수신호를 분주(dividing)하여 출력주파수신호(DIV_CLK)를 생성하는 분주 기(divider, 30)로 구성된다. 참고적으로, 위상 고정 루프를 구성하는 위상 검출기(phase detector), 차지 펌프(charge pump) 및 루프 필터 등의 구성요소는 설명의 편의를 위해서 생략되었다. 또한, 도 1에서는 기준주파수발진기로부터 직접적으로 기준주파수신호(REF_CLK)가 출력되는 것으로 예시하고 있으나, 기준주파수발진기로부터 출력된 주파수 신호를 분주하는 기준분주기(reference divider)가 추가되고, 분주기로부터 기준주파수신호(REF_CLK)를 출력하는 구성도 가능하다. 즉, 분주기(30)과 기준분주기의 분주율을 조정하는 것에 의해서 전압제어발진기(20)가 최종적으로 외부로 출력하는 주파수 신호의 주파수가 조정된다.
또한 자동주파수제어회로(100, 이하 AFC 회로)는 기준주파수발진기(10)로부터 출력되는 기준주파수신호(REF_CLK)를 카운팅하는 카운터(110), 분주기(30)를 거쳐서 입력되는 출력주파수신호(DIV_CLK)를 카운팅하는 카운터(111), 비교기(120) 및 전압제어발진기를 제어하는 제어부(140)를 포함하여 구성된다.
카운터(110)와 카운터(111)는 각각 기준주파수신호와 출력주파수신호의 에지(통상적으로 rising edge)를 카운팅하여 카운팅된 값을 비교기(120)로 출력하며, 비교기(120)는 게이트 발생기(130)에서 지시하는 소정의 시점에서 카운터(110)와 카운터(111)로부터 출력된 카운팅값을 비교한다.
이때, 비교기(120)에서는 카운터(110)과 카운터(111)에서 비교된 양 주파수신호(출력주파수신호 및 기준주파수신호)의 에지 카운팅수의 차이가 2이상인 경우에 카운팅된 에지의 수가 작은 주파수신호를 상대적으로 주파수가 낮은 신호로 판단하여, 그 비교결과에 따른 결과신호를 제어부(140)로 넘겨주고, 제어부(140)는 비교결과에 따른 결과신호에 대응되는 제어신호를 생성하여 전압제어발진기(20)를 제어하게 된다.
즉, 제어부(140)가 발생하는 제어신호는 전압제어발진기(20)가 출력하는 출력주파수신호의 주파수값을 높이거나 낮추도록 하는 디지털 코드값이 될 수 있으며, 전압제어발진기의 구성에 따라서 달라지겠으나 전압제어발진기를 구성하는 캐피시터 어레이(cap array) 등의 캐피시터값을 디지털 코드값에 의해서 가변적으로 변화시키는 것에 의해서 전압제어발진기가 출력하는 출력주파수신호를 변화시킬 수 있다.
여기에서, 상기 언급된 논문에서는 게이트 발생기(140)에서 양주파수 신호의 비교 시점을 제어하는 방법으로서 소위 dynamic binary branch라는 기법을 제안하고 있다.
도 2a는 종래 기술에 따른 자동주파수제어회로에서 dynamic binary branch 기법을 설명하기 위한 개념도이다.
도 2a를 참조하면, 수평축은 시간축을 의미하며, 수평축상에 위치된 개개의 점들은 시간축상에 위치된 시점을 의미하게 된다. Dynamic binary branch 기법은 게이트 발생기(140)에서 양 카운터(110, 111)에서 출력주파수신호(DIV_CLK)와 기준주파수신호(REF_CLK)의 에지 수를 카운팅하는 시점을 매번 두배 단위를 증가시키는 방식으로 제어한다.
예컨대, 5비트의 디지털 코드값을 생성하기 위해서 전체 시간(160)을 5개의 구간(161, 162, 163, 164, 165)으로 나누고, 첫번째 카운팅 비교시점에서 양 카운 터(110, 111)의 카운터값을 비교하여 2이상의 차이가 있다면 1비트의 비교를 종료하고, 크기를 판단할 수 없다면 다음 비트의 판단으로 넘어가서 주기가 두배로 늘어난 두번째 카운팅 비교시점에서 양 카운터(110, 111)의 카운터값을 비교하게 된다. 즉, 첫번째 카운팅 비교시점에서 비교가 종료되었다면 양 주파수신호의 주파수 차이가 큰 것을 의미하고, 네번째, 다섯번째 카운팅 비교시점에서 비교가 종료되었다면 양 주파수신호의 주파수 차이가 적은 것을 의미하게 된다. 이와 같은 dynamic binary branch 기법이 적용될 경우 AFC 회로는 종래의 AFC 회로에 비해 평균적으로 1/2이상 주파수비교시간을 단축할 수 있는 것으로 알려져 있다.
그러나, 상술된 dynamic binary branch 기법이 적용된 AFC 회로 및 종래의 AFC 회로들은 두가지 문제점을 가지고 있다.
첫번째는, dynamic binary branch 기법이 적용될 경우에도 주파수신호의 카운팅에 소모되는 불필요한 시간이 존재한다는 점이다.
도 2b는 종래 기술에 따른 dynamic binary branch 기법에서 불필요한 비교 시간을 설명하기 위한 타이밍도이다.
도 2b를 참조하면, 기준주파수신호(REF_CLK)와 출력주파수신호(DIV_CLK)에 대한 카운팅 시작 시점(Start; 171)와 카운팅 완료 시점(End; 173)을 고려한다면, 종래의 dynamic binary branch 기법에서는 카운팅 시작 시점에서 양 주파수신호의 라이징 에지를 카운팅하기 시작하여, 카운팅 완료 시점(End; 173)에서 카운팅된 양 주파수신호의 라이징 에지수를 비교하게 된다.
그러나, 도 2b에서 예시된 경우에, 카운팅 완료 시점(End)에 훨씬 앞선 시 점(172)에서 이미 양 주파수신호의 에지 카운팅수는 2이상의 차이가 나기 시작함으로 알 수 있다. 즉, 시점(172)에서 이미 기준 주파수 신호(REF_CLK)가 출력주파수신호(DIV_CLK)에 비해서 주파수가 높다는 것을 알 수 있으나, 시점(172)에서 카운팅 완료 시점(173)까지의 시간이 낭비된다는 것을 알 수 있다.
두번째는, AFC 회로의 비교시간 소모의 가장 큰 원인이 되는 양 주파수신호간의 초기위상불일치(initial phase uncertainty)의 문제이다.
초기위상불일치는 에지 카운팅을 시작하는 시점에서 출력주파수신호(DIV_CLK)와 기준주파수신호(REF_CLK)의 위상차이를 의미하여, 이에 따라서 비교의 시간 차이가 커진다는 문제를 의미한다. 초기위상불일치는 출력주파수신호(DIV_CLK)이 기준주파수신호(REF_CLK)보다 주파수가 높은 경우나 낮은 경우 모두에서 문제가 된다.
도 2c는 기준주파수신호가 출력주파수신호보다 높은 경우의 위상불일치 문제를 설명하기 위한 타이밍도이며, 도 2d는 기준주파수신호가 출력주파수신호보다 높은 경우의 위상불일치 문제를 설명하기 위한 타이밍도이다.
도 2c를 참조하면, 기준주파수신호(REF_CLK)의 라이징 에지(181)가 출력주파수신호(DIV_CLK)의 라이징 에지(182)보다 근소하게 앞서 있어, 기준주파수신호(REF_CLK)의 라이징 에지(183)가 카운팅되기까지는 상당한 시간이 소요되며, 출력주파수신호(DIV_CLK)의 주파수를 높이는 과정을 통해서 출력주파수신호(DIV_CLK)의 라이징 에지(183)을 당겨서 기준주파수신호(REF_CLK)의 위상과 일치시킬 때까지는 상당한 시간이 소요됨을 알 수 있다.
마찬가지로, 도 2d를 참조하면, 기준주파수신호(REF_CLK)의 라이징 에지(184)가 출력주파수신호(DIV_CLK)의 라이징 에지(185)보다 앞서 있어, 기준주파수신호(REF_CLK)의 라이징 에지(186)가 카운팅되기까지는 상당한 시간이 소요되며, 출력주파수신호(DIV_CLK)의 주파수를 낮추는 과정을 통해서 출력주파수신호(DIV_CLK)의 라이징 에지(186)을 늦추어 기준주파수신호(REF_CLK)의 위상과 일치시킬 때까지는 상당한 시간이 소요됨을 알 수 있다.
따라서, 상술된 두가지 문제는 종래 기술의 AFC 회로나 dynamic binary branch 기법을 적용한 AFC 회로에서도 여전히 존재하는 문제점으로, AFC 회로의 주파수 비교 시간 소모의 원인이 될뿐아니라, AFC 회로가 적용된 주파수 합성기의 성능을 저해하는 원인이 될 수 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 출력주파수신호와 기준주파수신호의 카운팅에서 불필요하게 소모되는 시간을 줄이고, 출력주파수신호와 기준주파수신호간의 초기 위상 불일치(initial phase uncertainty)에 의한 비교시간의 증가문제를 해결할 수 있는 자동주파수교정회로 를 제공하는데 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 다른 목적은, 출력주파수신호와 기준주파수신호의 카운팅에서 불필요하게 소모되는 시간을 줄이고, 출력주파수신호와 기준주파수신호간의 초기 위상 불일치(initial phase uncertainty)에 의한 비교시간의 증가문제를 해결할 수 있는 자동주파수교정회로를 적용한 주파수 합성기를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명은, 기준발진기로부터 출력되거나, 기준발진기로부터 출력된 신호를 분주한 기준주파수신호를 입력받아 제 1 기준주파수신호와 상기 제 1 기준주파수신호보다 소정의 위상 차이만큼 위상이 빠른 제 2 기준주파수신호를 생성하여 출력하는 기준 주파수 발생부, 전압제어발진기로부터 출력되거나, 전압제어발진기로부터 출력된 신호를 분주한 출력주파수신호와 상기 제 1 기준주파수신호 및 제 2 기준주파수신호를 입력받아, 상기 출력주파수신호와 상기 제 1 기준주파수신호간의 주파수 차이와 상기 출력주파수신호와 상기 제 2 기준주파수신호간의 주파수 차이를 실시간으로 동시에 비교하여 비교 결과를 출력하는 비 교부 및 상기 비교부가 출력하는 비교결과에 대응하여 상기 전압제어발진기를 제어하는 제어값을 출력하는 상태 제어부를 포함하는 것을 특징으로 하는 자동주파수제어회로를 제공한다.
여기에서, 상기 제 1 기준주파수신호는 상기 출력주파수신호보다 위상이 늦으며, 상기 제 2 기준주파수신호는 상기 출력주파수신호보다 위상이 앞서도록 구성될 수 있다.
여기에서, 상기 기준 주파수 발생부가 출력하는 상기 제 1 기준주파수신호와 상기 제 2 기준주파수신호간의 소정의 위상 차이는 45도 이하인 것이 바람직하다.
여기에서, 상기 기준주파수신호는 상기 제 1 기준주파수신호 및 상기 제 2 기준주파수신호의 주파수의 4배 주파수를 가지는 정신호(Clk)와 부신호(Clkb)를 가지며, 상기 기준주파수 발생부는 상기 기준주파수 신호의 정신호와 부신호를 입력받는 하나의 2분주기와 상기 하나의 2분주기에 각각 직렬연결된 두개의 2 분주기로 구성되어, 상기 두개의 2분주기로부터 45도씩의 위상차이를 가지는 8개의 주파수신호를 생성하고, 상기 8개의 주파수신호 중 두개의 신호를 상기 제 1 기준주파수신호와 상기 제 2 기준주파수신호로 출력하도록 구성될 수 있다.
여기에서, 상기 비교부에서 상기 발진 주파수 신호와 상기 제 1 기준 주파수 신호간의 주파수 차이와 상기 발진 주파수 신호와 상기 제 2 기준 주파수 신호간의 주파수 차이를 실시간으로 동시에 비교하는 것은, 상기 발진 주파수 신호와 상기 제 1 기준 주파수 신호 및 상기 제 2 기준주파수 신호의 라이징 에지(rising edge) 또는 폴링 에지(falling edge)의 카운팅 수를 실시간으로 동시에 비교하도록 구성 될 수 있다. 이때, 상기 실시간으로 동시에 비교하는 것은, 상기 발진 주파수 신호의 라이징 에지 또는 폴링 에지 시점에서 상기 발진 주파수 신호와 상기 제 1 기준 주파수 신호 및 상기 제 2 기준주파수 신호의 라이징 에지(rising edge) 또는 폴링 에지(falling edge)의 카운팅 수를 비교하도록 구성될 수 있다. 또는, 상기 실시간으로 동시에 비교하는 것은, 상기 제 1 기준 주파수 신호 및 제 2 기준 주파수 신호의 라이징 에지 또는 폴링 에지 시점에서 상기 발진 주파수 신호와 상기 제 1 기준 주파수 신호 및 상기 제 2 기준주파수 신호의 라이징 에지(rising edge) 또는 폴링 에지(falling edge)의 카운팅 수를 비교하도록 구성될 수도 있다.
여기에서, 상기 비교부는 상기 제 1 기준주파수신호, 상기 제 2 기준주파수신호 및 상기 출력주파수신호를 각각 입력받는 2비트 레지스터로서, 제 1, 2, 3 레지스터 및 상기 제 1 레지스터와 상기 제 3 레지스터의 값을 비교하는 제 1 비교부 및 상기 제 2 레지스터와 상기 제 3 레지스터의 값을 비교하는 제 2 비교부를 포함하여 구성되고, 상기 제 1,2,3 레지스터의 비트값은 각각 상기 제 1 기준주파수신호, 상기 제 2 기준주파수신호 및 상기 출력주파수신호의 라이징 에지 또는 폴링 에지에서 00->01->11->10->00의 순서로 변화하고, 상기 제 1 비교부는 제 1 레지스터와 제 3 레스트터의 값이 2비트 차이가 날 경우에 제1,2 기준주파수신호의 주파수가 출력주파수신호의 주파수가 높은 것을 지시하는 비교결과를 출력하며, 상기 제 2 비교부는 제 2 레지스터와 제 3 레스트터의 값이 2비트 차이가 날 경우에 제1,2 기준주파수신호의 주파수가 출력주파수신호의 주파수가 낮은 것을 지시하는 비교결과를 출력하도록 구성될 수 있다.
여기에서, 상기 자동주파수제어회로의 내외부로부터 입력된 신호에 응답하여 상기 기준주파수발생부, 상기 비교부 및 상기 상태 제어부를 초기화시키는 리셋 신호를 발생하는 리셋 제어부를 추가로 포함하도록 구성될 수 있다. 이때, 상기 리셋 제어부에 입력되는 신호를 외부로부터 입력받아 펄스 형태로 상기 리셋 제어부에 공급하는 펄스 발생부를 추가로 포함하도록 구성될 수 있다.
상기 다른 목적을 달성하기 위한 본 발명은, 기준발진기 및 위상고정루프를 포함하여 구성된 주파수합성기로서, 상기 기준발진기로부터 출력되거나, 기준발진기로부터 출력된 신호를 분주한 기준주파수신호와 상기 위상고정루프에 포함되는 전압제어발진기로부터 출력되거나, 전압제어발진기로부터 출력된 신호를 분주한 출력주파수신호를 입력받아 양 주파수 신호의 주파수 차이에 따라 상기 전압제어발진기를 제어하는 상기 자동주파수제어회로를 포함한 것을 특징으로 하는 주파수 합성기를 제공한다.
상기와 같은 본 발명에 따른 자동주파수제어회로를 이용할 경우에는, 종래의 자동주파수제어회로에 적용된 dynamic binary branch 기법에 비해서도 기준주파수신호와 출력주파수신호를 비교하는 과정에서 불필요하게 소모되는 시간을 줄일 수 있을뿐만 아니라, 종래의 자동주파수제어회로에서 문제되는 기준주파수신호와 출력주파수신호의 초기위상불일치에 의한 주파수고정시간의 편차 문제를 줄일 수 있다.
따라서, 본 발명에 따른 자동주파수제어회로가 적용된 주파수 합성기가 이용될 경우에는, 종래의 자동주파수제어회로가 적용된 경우와 비교하여 더 빠른 속도 로 출력주파수신호를 기준주파수신호에 일치시킬 수 있어, 주파수 합성기가 적용된 유무선통신 시스템 등의 응용에서 전체적인 성능을 향상시킬 수 있다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접 속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 3은 본 발명에 따른 주파수자동제어회로의 실시예를 설명하기 위한 블록도이다.
도 3을 참조하면, 본 발명에 따른 자동주파수제어회로(300)는 기준주파수발생부(310), 비교부(320) 및 상태 제어부(330)를 포함하여 구성될 수 있다. 또한, 추가적으로 본 발명에 따른 자동주파수제어회로(300)는 리셋 제어부(350) 및 펄스 발생부(340)를 포함하여 구성될 수 있다.
먼저, 기준주파수발생부(310)는 기준발진기(도 3에서는 미도시)로부터 출력되거나, 기준발진기로부터 출력된 신호를 분주한 기준 주파수 신호(REF_CLK)를 입력받아 제 1 기준 주파수 신호(B_REF)와 상기 제 1 기준주파수신호보다 소정의 위상 차이만큼 위상이 빠른 제 2 기준 주파수 신호(F_REF)를 생성하여 출력하는 구성요소이다.
이때, 제 1 기준주파수신호(B_REF)의 라이징 에지는 출력 주파수 신호(DIV_CLK)의 라이징 에지에 비해서 뒤쳐지며, 제 2 기준주파수신호(F_REF)의 라이징 에지는 출력 주파수신호(DIV_CLK)의 라이징 에지에 비해서 앞서도록 구성되어야 하는데 이는 도면과 함께 후술될 기준주파수발생부 및 비교부의 설명에서 다시 자세히 다루도록 한다.
또한, 제 1 기준 주파수 신호(B_REF)와 제 2 기준 주파수신호(F_REF)가 가지는 소정의 위상 차이는 45도 이하인 것이 바람직하다.
제 1 기준주파수 신호와 제 2 기준주파수 신호가 가지도록 하는 소정의 위상 차이는 출력주파수신호와의 기준주파수신호간의 초기위상불일치 문제를 해결하기 위해서, 인위적으로 만들어내는 것이다.
이때, 제 1기준주파수신호와 제2기준주파수신호의 위상차이가 너무 크다면, 제1기준주파수신호와 제2기준주파수신호가 출력주파수신호에 대해서 가지는 초기위상불일치값이 커져서 위상차이가 있는 두개의 기준주파수신호를 이용하여 출력주파수신호와 비교하는 본 발명의 목적을 달성하기 어렵다. 따라서, 제 1 기준 주파수 신호(B_REF)와 제 2 기준 주파수신호(F_REF)가 가지는 소정의 위상 차이는 45도 이하인 것이 바람직하다.
즉, 제 1 기준주파수신호(B_REF)의 라이징 에지는 출력 주파수 신호(DIV_CLK)의 라이징 에지에 비해서 뒤쳐지며, 제 2 기준주파수신호(F_REF)의 라이징 에지는 출력 주파수신호(DIV_CLK)의 라이징 에지에 비해서 앞서도록 구성되므로, 제 1 기준주파수신호(B_REF)와 제 2 기준주파수(F_REF)가 출력주파수신호(DIV_CLK)의 위상을 근소하게 앞서거나 뒤서게 만들어 초기위상불일치 문제를 해결하도록 하는 것이 바람직하다.
도 4는 본 발명에 따른 자동주파수제어회로에 적용가능한 기준주파수발생부의 구성예를 설명하기 위한 회로도이다.
본 발명에 따른 기준주파수발생부는 다양하게 구현될 수 있으나, 기준주파수발생부의 한 실시예로서 도 4에서 예시된 구성을 설명하기로 한다.
도 4에 예시된 기준주파수발생부(310)의 구성은 제 1 기준주파수 신호 및 제 2 기준주파수 신호의 주파수의 4배 주파수를 가지는 기준주파수신호(REF_CLK)을 입력받아, 캐스케이드(cascade) 형태로 연결된 3개의 2분주기(divide by 2)를 거쳐서(결과적으로 4분주기-divide by 4-를 구성함) 서로 45도의 위상 차이를 가지는 8 개의 주파수 신호를 생성하는 구성에 해당한다. 예컨대, 제 1 및 2 기준주파수신호(B_REF, F_REF)를 생성하기 위해 소요되는 기준주파수신호(REF_CLK)은 목적하는 출력주파수신호(DIV_CLK)의 주파수에 대해 4배의 주파수를 가지는 것으로 선택되는 것을 의미한다.
먼저, 기준주파수신호(REF_CLK)은 정신호(Clk)와 부신호(Clkb)로 구성되어-일반적으로, 기준주파수발진기도 차동신호(differential signal)를 발생할 수 있도록 구성됨- 제1분주기(311)에 입력되고, 제1분주기에서 분주되어 출력된 신호는 제 2 분주기(312) 및 제 3 분주기(313)에 입력되어 0도에서 315도의 위상을 45도 간격으로 가지는 8개의 주파수신호를 출력한다.
도 4에서는, 본 발명에 따른 기준주파수발생부(310)에서 출력된 8개의 주파수 신호 중에서 0도의 위상을 가지는 주파수신호를 제1기준주파수신호(B_REF)로 선택하여 출력하고, 315도의 위상을 가지는 주파수신호를 제2기준주파수신호(F_REF)로 선택하여 출력하는 구성을 예시하고 있다. 이때, 제1기준주파수신호(B_REF)와 제2기준주파수신호(F_REF)간에 부여하는 소정의 위상차이가 45도가 아닌것으로 설정한다면 8개의 주파수신호중에서 임의적으로 45, 90, 135, 180도의 위상 차이를 가지는 두개의 주파수신호를 제1 및 제2 기준주파수신호로 선택하여 출력할 수 있을 것임이 자명하다.
한편, 도 4에서 예시된 기준주파수발생부(310)에서 출력된 8개의 주파수 신호중에서 2개의 주파수 신호를 선택하여 제1 및 제2 기준주파수신호로 출력하는 멀티플렉서(multiplexer) 또는 논리회로의 구성이 추가적으로 포함될 수도 있으며, 논리회로로 구성될 경우에는 제1및 제2기준주파수는 출력주파수신호(DIV_CLK)와 에지 카운팅 수만 비교되므로 제1 및 제2기준주파수의 듀티비율(duty ratio)는 출력주파수신호(DIV_CLK)의 듀티비율과 상이하여도 무관할 것이다.
도 5는 본 발명에 따른 자동주파수제어회로에 적용가능한 기준주파수발생부에 입출력되는 주파수 신호들을 설명하기 위한 타이밍도이다.
도 5를 참조하면, 목적하는 출력주파수신호(DIV_CLK)에 비해 4배 주파수를 가지는 기준주파수신호(REF_CLK)을 구성하는 정신호(Clk)와 부신호(Clkb), 출력주파수신호(DIV_CLK), 제1기준주파수신호(B_REF) 및 제2기준주파수신호(F_REF) 간의 타이밍 관계가 설명된다.
도 4에 도시된 리셋신호(RESET)는 출력주파수신호(DIV_CLK)의 라이징 에지에서 기준주파수발생부(310)에 입력되며, 리셋신호(RESET)의 입력에 의해서 기준주파수발생부(310)의 분주기들이 동작이 시작되어 제1기준주파수신호(B_REF)와 제2기준주파수신호(F_REF)의 출력이 개시되도록 한다. 이때, 제1기준주파수신호(B_REF)와 제2기준주파수신호(F_REF)의 에지는 기준주파수신호(Clk, Clkb)의 에지와 각각 일치되며 서로 45도의 위상 차이를 가지도록 구성됨을 알 수 있다.
또한, 제 1 기준주파수신호(B_REF)에 비해서 제 2 기준주파수신호(F_REF)의 위상이 45도 앞서고, 앞서 언급된 리셋신호(RESET) 신호에 의해 제 1,2 기준주파수신호의 출력이 개시됨에 따라서, 제 1 기준주파수신호(B_REF)의 라이징 에지는 출력 주파수 신호(DIV_CLK)의 라이징 에지에 비해서 뒤쳐지며, 제 2 기준주파수신 호(F_REF)의 라이징 에지는 출력 주파수신호(DIV_CLK)의 라이징 에지에 비해서 앞서도록 구성된다.
이하의 비교부의 동작 설명에서도 제 2 기준주파수신호(F_REF)가 제 1 기준주파수신호(B_REF)에 비해서 소정의 위상(예컨대 45도)만큼 앞선 경우를 상정한다.
다음으로, 비교부(320)는 전압제어발진기(도 3에서는 미도시)로부터 출력되거나, 전압제어발진기로부터 출력된 신호를 분주한 출력주파수신호(DIV_CLK)와 상기 제 1 기준주파수신호(B_REF) 및 제 2 기준주파수신호(F_REF)를 입력받아 상기 출력주파수신호와 상기 제 1 기준주파수신호간의 주파수 차이와 상기 출력주파수신호와 상기 제 2 기준주파수신호간의 주파수 차이를 실시간으로 동시에 비교하여 비교 결과를 출력하는 구성요소이다.
앞서 종래기술에서 언급된 두가지 문제 중에서, dynamic binary branch 기법에서 소요되는 불필요한 에지 카운팅 시간의 소모 문제는 제1기준주파수신호 및 제2기준주파수신호와 출력주파수신호의 주파수 차이를 실시간으로 비교하는 것에 의해서 해결될 수 있다.
또한, 앞서 종래기술에서 언급된 두가지 문제 중에서, 초기위상불일치에 의한 시간 소모 문제는 제 1 기준주파수신호와 제 1 기준주파수신호에 소정의 위상 차이를 가지는 제 2 기준주파수신호를 동시에 출력주파수신호와 비교하는 것에 의해서 해결될 수 있다.
여기에서, 주파수 차이를 실시간으로 비교하는 동작은, 비교부에서 상기 출력주파수신호와 상기 제 1 기준주파수신호 및 상기 제 2 기준주파수신호의 라이징 에지(rising edge)의 카운팅 결과를 실시간으로 동시에 비교하는 것을 의미한다.
예컨대, 에지 카운팅 수를 실시간으로 비교하는 동작에서 '실시간'의 의미는 상기 출력주파수신호의 매번 라이징 에지 또는 매번 폴링 에지 시점에서 상기 출력주파수신호와 상기 제 1 기준주파수신호 및 상기 제 2 기준주파수신호의 라이징 에지 또는 폴링 에지의 카운팅 수를 비교하거나, 상기 제 1 기준 주파수 신호 및 제 2 기준 주파수 신호의 매번 라이징 에지 시점 또는 매번 폴링 에지 시점에서 상기 출력주파수신호와 상기 제 1 기준주파수신호 및 상기 제 2 기준주파수신호의 라이징 에지 또는 폴링 에지의 카운팅 수를 비교하는 것에 의해서 이루어질 수 있다.
한편, 이하의 도면을 통한 설명에서, 상기 주파수 차이의 비교가 출력주파수신호(DIV_CLK) 및 제 1,2 기준주파수신호(B_REF, F_REF)의 라이징 에지(rising edge)를 기준으로 이루어지는 것으로 설명하고 있으나, 이는 설명의 편의일뿐, 라이징 에지가 아니 폴링 에지(falling edge)를 기준으로 하여 이루어질 수도 있음은 자명하다. 따라서, 본 발명의 구성이 라이징 에지(rising edge)를 기준으로 한 동작으로 한정되는 것이 아님에 유의하여야 한다.
도 6은 본 발명에 따른 자동주파수제어회로에 적용가능한 비교부의 구성예를 설명하기 위한 회로도이다.
도 6을 참조하면, 비교부(320)는 기준주파수발생부(310)로부터 제1기준주파수신호(B_REF)와 제 2 기준주파수신호(F_REF)를 입력받아 출력주파수신호(DIV_CLK)과 실시간으로 라이징 에지를 비교하여 비교결과를 출력한다.
이때, 비교결과는 "Fast", "Slow", "Freeze"의 세가지 신호로 구성되며, "Fast"는 출력주파수신호(DIV_CLK)가 제1기준주파수신호(B_REF) 또는 제2 기준주파수신호(F_REF)에 비해서 주파수가 낮다는 것(제 1 기준주파수신호 및 제 2 기준주파수신호가 주파수가 높다)을 의미하며, "Slow"는 출력주파수신호(DIV_CLK)가 제 2 기준주파수신호(B_REF) 또는 제 2 기준주파수신호(F_REF)에 비해서 주파수가 높다는 것(제 1기준주파수신호 및 제 2 기준주파수신호가 주파수나 낮다)을 의미한다. "Freeze"는 출력주파수신호(DIV_CLK)와 제 1 및 제 2 기준주파수신호의 주파수가 일치함을 의미한다.
도 6의 비교부(320)의 구성은 1개의 카운터(321)와 세개의 2비트 레지스터(322-1, 322-2, 322-3) 및 두개의 비교기(324, 325)를 포함하여 구성될 수 있다.
2비트 레지스터(322-1, 322-2, 322-3)는 각각 제1 기준주파수신호(B_REF), 제 2 기준주파수신호(F_REF), 출력주파수신호(DIV_CLK)를 입력받아 각각의 라이징 에지에서 값이 변화하게 된다. 2비트 레지스터(322-1, 322-2, 322-3)의 값 변화 순서는 00->01->11->10->00의 순서로 변화하게 되는데, 앞과 뒤의 코드가 1비트씩만 변화하는 그레이 코딩(gray coding)을 사용하였다. 만약 앞과 뒤의 코드에서 2비트가 동시에 변화하면 그 중간값에 의해서 글리치(glitch) 오류가 발생될 수 있기 때문이다.
레지스터(322-1)는 제1기준주파수신호(B_REF)에 따라서 00->01->11->10->11로 변화하는 BCNT 값을 제 1 비교기(324)로 출력하고, 레지스터(322-2)는 제 2 기준주파수신호(F_REF)에 따라서 00->01->11->10->00의 순서로 변화하는 FCNT값을 제 2 비교기(325)로 출력한다. 레지스터(322-3)는 출력주파수신호(DIV_CLK)에 따라서 00->01->11->10->00의 순서로 변화하는 DCNT값을 제 1 비교기(324)와 제 2 비교기(325)로 출력한다.
이때, 위상이 늦은 제 1 기준주파수신호(B_REF)가 입력되는 레지스터(322-1)의 경우에는 초기값이 01로 설정이 되며, 제 1 기준주파수신호(F_REF)에 비해서 위상이 빠른 제 2 기준주파수신호(F_REF)가 입력되는 레지스터(322-2)와 출력주파수신호(DIV_CLK)이 입력되는 레지스터(322-3)의 경우에는 초기값이 00으로 설정이 된다.
따라서, 제 1 비교기(324)에서는 두 레지스터(322-1, 322-3)의 값, 즉, BCNT값과 DCNT값을 비교하여 두 레지스터의 비트값들이 2비트가 모두 틀리다면, Fast 신호를 상태 제어부(34)로 출력한다. 역으로, 제 2 비교기(325)에서는 두 레지스터(322-2, 322-3)의 값, 즉, FCNT값과 DCNT값을 비교하여 두 레지스터의 비트값들이 2비트가 모두 틀리다면, Slow 신호를 상태 제어부(34)로 출력한다.
또한 제 1 또는 제 2 기준주파수신호를 입력받는 카운터(321)는 제 1 및 제 2 비교기(324, 325)에서 Fast 신호 또는 Slow 신호의 출력이 없는 경우에 제 1 또는 제 2 기준주파수신호에 따라 증가되다가 미리 설정한 값에 다다르면 주파수 고정 신호 Freeze를 상태 제어부(34)로 출력한다. 따라서, 카운터(321)의 최대값의 설정에 따라서 자동주파수제어회로(300)에 의해서 제어되어야 하는 주파수의 해상도가 결정될 수 있다.
Fast, Slow, Freeze 제어 신호에 대해서는 이하 도 7a 및 도 7b를 참조하여 보다 자세히 설명하기로 한다.
도 7a 및 도 7b는 본 발명에 따른 자동주파수제어회로에 적용가능한 비교부의 입출력 신호를 설명하기 위한 타이밍도이다.
즉, 도 7a는 기준주파수신호(REF_CLK)의 주파수가 출력주파수신호(DIV_CLK)의 주파수보다 높은 경우에 비교부의 입출력 신호를 설명하기 위한 타이밍도이며, 도 7b는 기준주파수신호(REF_CLK)의 주파수가 출력주파수신호(DIV_CLK)의 주파수보다 낮은 경우에 비교부의 입출력 신호를 설명하기 위한 타이밍도이다.
앞서 언급된 바와 같이, 제 1 기준주파수신호(B_REF)에 비해서 제 2 기준주파수신호(F_REF)의 위상이 45도 앞서고, 앞서 기준주파수발생부(310)에서 구성에서 언급된 리셋신호(RESET) 신호의 작용에 의해서 제 1 기준주파수신호(B_REF)의 라이징 에지는 출력 주파수 신호(DIV_CLK)의 라이징 에지에 비해서 뒤쳐지며, 제 2 기준주파수신호(F_REF)의 라이징 에지는 출력 주파수신호(DIV_CLK)의 라이징 에지에 비해서 앞서게 되는데, 도 6을 통하여 설명된 비교부(320)의 비교결과 출력은 이러한 특성을 이용한 것이다.
도 7a를 참조하면, 출력주파수신호(DIV_CLK)의 첫번째 라이징 에지(Start 시점)에서 제 1,2 기준주파수신호와 출력주파수신호(DIV_CLK)의 주파수차이의 실시간 비교가 시작된다.
상기 출력주파수신호(DIV_CLK)의 첫번째 라이징 에지(Start 시점) 이전에는 BCNT값, FCNT값, DCNT값이 각각 01, 00, 00으로 초기 설정되어있으며, 출력주파수 신호(DIV_CLK)의 첫번째 라이징 에지(Start 시점)에는 DCNT값이 01로 변화한다. 이후에, 제 1 기준주파수신호(B_REF), 제 2 기준주파수신호(F_REF), 출력주파수신호(DIV_CLK)의 라이징 에지마다 BCNT, FCNT, DCNT값들이 00->01->11->10->00의 순서대로 변화한다.
이후에, 제 1 기준주파수신호(B_REF)의 라이징 에지가 출력주파수신호(DIV_CLK)의 라이징 에지를 앞서는 시점(End)에서 주파수 차이의 실시간 비교가 종료된다. 즉, 원래 출력주파수신호(DIV_CLK)의 위상보다 늦었던 제 1 기준주파수신호(B_REF)의 위상이 출력주파수신호(DIV_CLK)의 위상을 앞서는 시점이 온다면(이는, End 시점에서 BCNT=00, DCNT=11로 레지스터의 2개 비트값이 모두 틀린 것으로 판별 가능) 제 1 비교기(324)에서 Fast 신호를 출력하게 된다.
도 7b를 참조하면, 마찬가지로 출력주파수신호(DIV_CLK)의 첫번째 라이징 에지(Start 시점)에서 제 1,2 기준주파수신호와 출력주파수신호(DIV_CLK)의 주파수차이의 실시간 비교가 시작된다.
상기 출력주파수신호(DIV_CLK)의 첫번째 라이징 에지(Start 시점) 이전에는 BCNT값, FCNT값, DCNT값이 각각 01, 00, 00으로 초기 설정되어있으며, 출력주파수신호(DIV_CLK)의 첫번째 라이징 에지(Start 시점)에는 DCNT값이 01로 변화한다. 이후에, 제 1 기준주파수신호(B_REF), 제 2 기준주파수신호(F_REF), 출력주파수신호(DIV_CLK)의 라이징 에지마다 BCNT, FCNT, DCNT값들이 00->01->11->10->00의 순서대로 변화한다.
이후에, 출력주파수신호(DIV_CLK)의 라이징 에지가 제 2 기준주파수신 호(F_REF)의 라이징 에지를 앞서는 시점(End)에서 주파수 차이의 실시간 비교가 종료된다. 즉, 원래 제 2 기준주파수신호(F_REF)의 위상보다 늦었던 출력주파수신호(DIV_CLK)의 위상이 제 2 기준주파수신호(F_REF)의 위상을 앞서는 시점이 온다면(이는, End 시점에서 FCNT=01, DCNT=10으로 레지스터의 2개 비트값이 모두 틀린 것으로 판별 가능) 제 2 비교기(325)에서 Slow 신호를 출력하게 된다.
다시 도 3을 참조하면, 마지막으로 상태 제어부(330)는 비교부(320)로부터 출력된 비교결과(Fast, Slow, Freeze)를 입력받아, 전압제어발진기를 제어하는 제어신호를 생성하여 출력하는 구성요소이다.
전압제어발진기를 제어하는 제어신호는 전압제어발진기가 출력하는 출력주파수신호의 주파수값을 높이거나 낮추도록 하는 디지털 코드값이 될 수 있으며, 전압제어발진기의 구성에 따라서 달리지겠으나 전압제어발진기를 구성하는 커패시터 어레이(cap array) 등의 캐피시터값을 디지털 코드값에 의해서 가변적으로 변화시키는 것에 의해서 전압제어발진기가 출력하는 출력주파수신호를 변화시킬 수 있다
상태 제어부(330)는 더 이상의 주파수 조정이 필요없을 경우에는 complete 신호를 출력하며, 다시 주파수 조정이 필요한 경우에는 change 신호를 출력한다. 여기에서 complete 신호와 change 신호는 후술될 리셋 제어부(350)로 입력되도록 구성될 수 있다.
다시 도 3을 참조하면, 본 발명에 따른 자동주파수제어회로(300)에 추가로 포함될 수 있는 리셋 제어부(350)는 내외부로부터 신호(예컨대, 외부로부터의 Power_on 신호 또는 상태 제어부로부터의 complete 신호)를 입력받아서 상기 기준주파수발생부(310), 상기 비교부(320) 및 상기 상태 제어부(330)를 초기화시키는 리셋 신호(BLK_RST 및 BS_RST)를 발생시켜 상기 구성요소들을 초기화시키는 역할을 수행하는 구성요소이다.
리셋 신호(BLK_RST)는 상기 기준주파수발생부(310)에 입력되어, 출력주파수신호(DIV_CLK)의 라이징 에지 시점에서 제 1 기준주파수신호(B_REF)와 제 2 기준주파수신호(F_REF)의 발생시점 및 초기위상을 결정하는 리셋신호(RESET)를 발생시키는 역할을 수행한다. 리셋 신호(BLK_RST)와 출력주파수신호(DIV_CLK)으로부터 리셋신호(RESET)을 발생시키는 회로 구성에 대한 설명은 생략된다.
리셋 신호(BLK_RST)는 또한 비교부(320)에 입력되어, 비교부내에 존재하는 레지스터들 및 카운터들의 초기값을 설정하도록 하는 역할을 수행한다. 예컨대, 도 6에서 예시된 비교부(320)의 구성을 예로 들면, 리셋 신호(BLK_RST)가 비교부(320)에 입력되면, 카운터(321)가 초기화되고, 제 1,2,3 레지스터(322-1, 322-2, 322-3)의 초기값이 각각 01, 00, 00으로 설정되도록 한다.
마지막으로, 리셋 신호(BS_RST)는 상태 제어부(330)에 입력되어 상태 제어부(330)에 저장되어 있는 전압제어발진기를 제어하기 위한 현재 제어 디지털 코드값을 초기화시키는 역할을 수행한다.
한편, 펄스 발생부(340)는 외부로부터 리셋 제어부(350)를 제어하기 위한 신호를 입력받아 전달하는 역할을 수행한다. 예컨대, 도 3에서는 외부로부터 신호를 입력받아 기준주파수신호(REF_CLK)를 이용하여 펄스형태의 신호로서 리셋 제어 부(350)에 대한 신호를 제공하는 역할을 수행한다.
도 8은 본 발명에 따른 자동주파수제어회로가 적용된 주파수 합성기의 실시예를 설명하기 위한 블록도이다.
도 8을 참조하면, 주파수 합성기(500)는 위상 고정 루프(PLL: Phase Locked Loop)와 본 발명에 따른 자동주파수제어회로(300)를 포함하여 구성될 수 있다.
위상 고정 루프는 크리스탈을 이용한 기준주파수발진기(XOSC; 510), 기준주파수발진기에서 발진된 주파수신호를 분주하는 기준분주기(reference divider; 520), 위상-주파수 검출기 및 차지 펌프(Phase Frequency Detector & Charge Pump; 530), 루프 필터(540), 출력주파수신호(OUT)을 생성하는 전압 제어 발진기(VCO; Voltage Controlled Oscillator; 550) 및 전압제어발진기에 출력된 주파수신호를 분주하는 분주기(560)를 포함하여 구성된다.
기준주파수발진기(510)에서 출력된 양질의 기준 주파수는 기준분주기(520)에서 분주되고, 분주기(560)에서 분주된 전압제어발진기(550)의 출력과 함께 위상-주파수 검출기 및 차지 펌프(530)에 입력된다. .
상기 분주기(560)가 출력한 전압제어발진기(550)의 주파수 신호와 기준분주기(520)에서 출력한 기준 주파수를 비교함으로 해서 상기 위상-주파수 검출기 및 차지 펌프(530)는 양 주파수의 위상 차이와 주파수 차이에 따른 결과를 토대로 제어 신호를 발생하고, 루프필터(540)에서는 상기 위상-주파수 검출기 및 차지 펌프(530)가 발생한 제어신호를 평활화하여 전압제어발진기(550)로 출력하게 된다.
이때, 본 발명에 따른 자동주파수제어회로(300) 역시 기준분주기(520)가 출력한 기준주파수신호와 분주기(560)가 출력한 출력주파수신호를 비교하여 전압제어발진기(550)를 보다 빠르게 제어하는 역할을 수행한다. 예컨대, 자동주파수제어회로(550)는 기준주파수신호와 출력주파수신호를 빠르게 일치시키고, 위상고정루프는 기준주파수신호와 출력주파수신호의 위상을 세밀하게 일치시키는 상호보완적인 역할을 수행할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도1은 종래 기술의 자동주파수제어회로를 적용한 주파수 합성기의 구조를 예시한 블록도이다.
도 2a는 종래 기술에 따른 자동주파수제어회로에서 dynamic binary branch 기법을 설명하기 위한 개념도이다.
도 2b는 종래 기술에 따른 dynamic binary branch 기법에서 불필요한 비교 시간을 설명하기 위한 타이밍도이다.
도 2c는 기준주파수신호가 출력주파수신호보다 높은 경우의 위상불일치 문제를 설명하기 위한 타이밍도이며, 도 2d는 기준주파수신호가 출력주파수신호보다 높은 경우의 위상불일치 문제를 설명하기 위한 타이밍도이다.
도 3은 본 발명에 따른 주파수자동제어회로의 실시예를 설명하기 위한 블록도이다.
도 4는 본 발명에 따른 자동주파수제어회로에 적용가능한 기준클록발생부의 구성예를 설명하기 위한 회로도이다.
도 5는 본 발명에 따른 자동주파수제어회로에 적용가능한 기준클록발생부에 입출력되는 주파수 신호들을 설명하기 위한 타이밍도이다.
도 6은 본 발명에 따른 자동주파수제어회로에 적용가능한 비교부의 구성예를 설명하기 위한 회로도이다.
도 7a 및 도 7b는 본 발명에 따른 자동주파수제어회로에 적용가능한 비교부의 입출력 신호를 설명하기 위한 타이밍도이다.
도 8은 본 발명에 따른 자동주파수제어회로가 적용된 주파수 합성기의 실시예를 설명하기 위한 블록도이다.
<도면부호에 대한 자세한 설명>
310: 기준주파수발생부 320: 비교부
330: 상태 제어부 340: 펄스 발생부
350: 리셋 제어부
REF_CLK: 기준주파수신호
B_REF: 제 1 기준주파수신호
F_REF: 제 2 기준주파수신호
DIV_CLK: 출력주파수신호

Claims (11)

  1. 기준발진기로부터 출력되거나, 기준발진기로부터 출력된 신호를 분주한 기준주파수신호를 입력받아 제 1 기준주파수신호와 상기 제 1 기준주파수신호보다 소정의 위상 차이만큼 위상이 빠른 제 2 기준주파수신호를 생성하여 출력하는 기준 주파수 발생부;
    전압제어발진기로부터 출력되거나, 전압제어발진기로부터 출력된 신호를 분주한 출력주파수신호와 상기 제 1 기준주파수신호 및 제 2 기준주파수신호를 입력받아, 상기 출력주파수신호와 상기 제 1 기준주파수신호간의 주파수 차이와 상기 출력주파수신호와 상기 제 2 기준주파수신호간의 주파수 차이를 실시간으로 동시에 비교하여 비교 결과를 출력하는 비교부; 및
    상기 비교부가 출력하는 비교결과에 대응하여 상기 전압제어발진기를 제어하는 제어값을 출력하는 상태 제어부를 포함하는 것을 특징으로 하는 자동주파수제어회로.
  2. 제 1 항에 있어서,
    상기 제 1 기준주파수신호는 상기 출력주파수신호보다 위상이 늦으며, 상기 제 2 기준주파수신호는 상기 출력주파수신호보다 위상이 앞서도록 구성되는 것을 특징으로 하는 자동주파수제어회로.
  3. 제 1 항에 있어서,
    상기 기준 주파수 발생부가 출력하는 상기 제 1 기준주파수신호와 상기 제 2 기준주파수신호간의 소정의 위상 차이는 45도 이하인 것을 특징으로 하는 자동주파수제어회로.
  4. 제 1 항에 있어서,
    상기 기준주파수신호는 상기 제 1 기준주파수신호 및 상기 제 2 기준주파수신호의 주파수의 4배 주파수를 가지는 정신호(Clk)와 부신호(Clkb)를 가지며,
    상기 기준주파수 발생부는 상기 기준주파수 신호의 정신호와 부신호를 입력받는 하나의 2분주기와 상기 하나의 2분주기에 각각 직렬연결된 두개의 2 분주기로 구성되어, 상기 두개의 2분주기로부터 45도씩의 위상차이를 가지는 8개의 주파수신호를 생성하고, 상기 8개의 주파수신호 중 두개의 신호를 상기 제 1 기준주파수신호와 상기 제 2 기준주파수신호로 출력하는 것을 특징으로 하는 자동주파수제어회로.
  5. 제 1 항에 있어서,
    상기 비교부에서 상기 발진 주파수 신호와 상기 제 1 기준 주파수 신호간의 주파수 차이와 상기 발진 주파수 신호와 상기 제 2 기준 주파수 신호간의 주파수 차이를 실시간으로 동시에 비교하는 것은, 상기 발진 주파수 신호와 상기 제 1 기준 주파수 신호 및 상기 제 2 기준주파수 신호의 라이징 에지(rising edge) 또는 폴링 에지(falling edge)의 카운팅 수를 실시간으로 동시에 비교하는 것을 특징으로 하는 자동주파수제어회로.
  6. 제 5 항에 있어서,
    상기 실시간으로 동시에 비교하는 것은, 상기 발진 주파수 신호의 라이징 에지 또는 폴링 에지 시점에서 상기 발진 주파수 신호와 상기 제 1 기준 주파수 신호 및 상기 제 2 기준주파수 신호의 라이징 에지(rising edge) 또는 폴링 에지(falling edge)의 카운팅 수를 비교하는 것을 특징으로 하는 자동주파수제어회로.
  7. 제 5 항에 있어서,
    상기 실시간으로 동시에 비교하는 것은, 상기 제 1 기준 주파수 신호 및 제 2 기준 주파수 신호의 라이징 에지 또는 폴링 에지 시점에서 상기 발진 주파수 신호와 상기 제 1 기준 주파수 신호 및 상기 제 2 기준주파수 신호의 라이징 에지(rising edge) 또는 폴링 에지(falling edge)의 카운팅 수를 비교하는 것을 특징으로 하는 자동주파수제어회로.
  8. 제 5 항에 있어서,
    상기 비교부는
    상기 제 1 기준주파수신호, 상기 제 2 기준주파수신호 및 상기 출력주파수신호를 각각 입력받는 2비트 레지스터로서, 제 1, 2, 3 레지스터; 및
    상기 제 1 레지스터와 상기 제 3 레지스터의 값을 비교하는 제 1 비교부 및 상기 제 2 레지스터와 상기 제 3 레지스터의 값을 비교하는 제 2 비교부를 포함하여 구성되고,
    상기 제 1,2,3 레지스터의 비트값은 각각 상기 제 1 기준주파수신호, 상기 제 2 기준주파수신호 및 상기 출력주파수신호의 라이징 에지 또는 폴링 에지에서 00->01->11->10->00의 순서로 변화하고, 상기 제 1 비교부는 제 1 레지스터와 제 3 레스트터의 값이 2비트 차이가 날 경우에 제1,2 기준주파수신호의 주파수가 출력주파수신호의 주파수가 높은 것을 지시하는 비교결과를 출력하며, 상기 제 2 비교부는 제 2 레지스터와 제 3 레스트터의 값이 2비트 차이가 날 경우에 제1,2 기준주파수신호의 주파수가 출력주파수신호의 주파수가 낮은 것을 지시하는 비교결과를 출력하는 것을 특징으로 하는 자동주파수제어회로.
  9. 제 1 항에 있어서,
    상기 자동주파수제어회로의 내외부로부터 입력된 신호에 응답하여 상기 기준주파수발생부, 상기 비교부 및 상기 상태 제어부를 초기화시키는 리셋 신호를 발생하는 리셋 제어부를 추가로 포함하는 것을 특징으로 하는 자동주파수제어회로.
  10. 제 9 항에 있어서,
    상기 리셋 제어부에 입력되는 신호를 외부로부터 입력받아 펄스 형태로 상기 리셋 제어부에 공급하는 펄스 발생부를 추가로 포함하는 것을 특징으로 하는 자동 주파수제어회로.
  11. 기준발진기 및 위상고정루프를 포함하여 구성된 주파수합성기로서,
    상기 기준발진기로부터 출력되거나, 기준발진기로부터 출력된 신호를 분주한 기준주파수신호와 상기 위상고정루프에 포함되는 전압제어발진기로부터 출력되거나, 전압제어발진기로부터 출력된 신호를 분주한 출력주파수신호를 입력받아 양 주파수 신호의 주파수 차이에 따라 상기 전압제어발진기를 제어하는 제 1 항에 기재된 자동주파수제어회로를 포함한 것을 특징으로 하는 주파수 합성기.
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