JPH041384B2 - - Google Patents
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- JPH041384B2 JPH041384B2 JP23246582A JP23246582A JPH041384B2 JP H041384 B2 JPH041384 B2 JP H041384B2 JP 23246582 A JP23246582 A JP 23246582A JP 23246582 A JP23246582 A JP 23246582A JP H041384 B2 JPH041384 B2 JP H041384B2
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- 238000010586 diagram Methods 0.000 description 6
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
- G06G7/161—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division with pulse modulation, e.g. modulation of amplitude, width, frequency, phase or form
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- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
≪発明の分野〓〓≫
この発明は、２つのアナログ入力ＸとＹの積に
比例したアナログ出力を得る時分割掛算回路の改
良に関する。
比例したアナログ出力を得る時分割掛算回路の改
良に関する。
≪従来技術とその問題点≫
従来、この種の時分割掛算回路としては第１図
および第２図に示す回路が知られている。第１図
に示す時分割掛算回路は、一方の入力電圧EXに
比例的にパルス幅が制御される周期的パルス列を
出力するパルス幅変調回路１と、地方の入力電圧
EYを受けて正負逆極性の電圧＋EYおよび−EYを
出力する増幅回路２および３と、パルス幅変調回
路１の出力ｂおよびｃに同期して増幅回路２およ
び３の出力＋EYおよび−EYを交互に切換えて低
域フイルタ５に入力する切換回路４とを有し、上
記低域フイルタ５にて上記入力を平均化して上記
２つの入力電圧EXとEYの積に比例した出力EZを
得るように構成されている。
および第２図に示す回路が知られている。第１図
に示す時分割掛算回路は、一方の入力電圧EXに
比例的にパルス幅が制御される周期的パルス列を
出力するパルス幅変調回路１と、地方の入力電圧
EYを受けて正負逆極性の電圧＋EYおよび−EYを
出力する増幅回路２および３と、パルス幅変調回
路１の出力ｂおよびｃに同期して増幅回路２およ
び３の出力＋EYおよび−EYを交互に切換えて低
域フイルタ５に入力する切換回路４とを有し、上
記低域フイルタ５にて上記入力を平均化して上記
２つの入力電圧EXとEYの積に比例した出力EZを
得るように構成されている。
第２図は第１図の回路の各部の動作波形を示し
ている。上記パルス幅変調回路１は抵抗Ｒ１とコ
ンデンサＣ１と演算増幅器Ａ１からなる積分回路
１０と、積分回路１０の出力電圧ａをヒステリシ
スをもつてレベル弁別する出力反転型のシユミツ
ト回路Ｇ１（ヒステリシスを持つインバータ）
と、シユミツト回路Ｇ１の出力ｂを論理反転して
その出力ｃを抵抗Ｒ２を介して積分回路１０に帰
還するインバータＧ２とからなる。
ている。上記パルス幅変調回路１は抵抗Ｒ１とコ
ンデンサＣ１と演算増幅器Ａ１からなる積分回路
１０と、積分回路１０の出力電圧ａをヒステリシ
スをもつてレベル弁別する出力反転型のシユミツ
ト回路Ｇ１（ヒステリシスを持つインバータ）
と、シユミツト回路Ｇ１の出力ｂを論理反転して
その出力ｃを抵抗Ｒ２を介して積分回路１０に帰
還するインバータＧ２とからなる。
なお、第１図の回路全体には接地電位に対して
絶対値が等しい正負の電源電圧V+およびV-が与
えられて動作する。そのため、シユミツト回路Ｇ
１の出力ｂおよびインバータＧ２の出力ｃは、Ｈ
レベル＝電圧V+とＬレベル＝電圧V-との論理状
態をとる。
絶対値が等しい正負の電源電圧V+およびV-が与
えられて動作する。そのため、シユミツト回路Ｇ
１の出力ｂおよびインバータＧ２の出力ｃは、Ｈ
レベル＝電圧V+とＬレベル＝電圧V-との論理状
態をとる。
このように構成されたパルス幅変調回路１で
は、第２図の波形図にも示すように、入力電圧
EXを積分する積分回路１０の動作方向がインバ
ータＧ２の出力ｃによつて正または負方向に反転
されるという一種の発振ループが形成され、シユ
ミツト回路Ｇ１の出力ｂおよびインバータＧ２の
出力ｃからは一定の周期のパルス列が得られ、か
つ、そのパルス列のデユーテイは次の関係を満た
す。
は、第２図の波形図にも示すように、入力電圧
EXを積分する積分回路１０の動作方向がインバ
ータＧ２の出力ｃによつて正または負方向に反転
されるという一種の発振ループが形成され、シユ
ミツト回路Ｇ１の出力ｂおよびインバータＧ２の
出力ｃからは一定の周期のパルス列が得られ、か
つ、そのパルス列のデユーテイは次の関係を満た
す。
T1−T2／T1＋T2∝EX
また、上記増幅回路２は抵抗Ｒ３，Ｒ４および
演算増幅器Ａ２からなるゲイン１の反転増幅器で
あり、その出力には入力電圧EYの極性を反転し
た電圧−EYが得られる。同様に、増幅回路３も
抵抗Ｒ５，Ｒ６および演算増幅器Ａ３で構成され
るゲイン１の反転増幅回路であり、増幅回路２の
出力電圧の極性を反転した電圧＋EYを出力する。
演算増幅器Ａ２からなるゲイン１の反転増幅器で
あり、その出力には入力電圧EYの極性を反転し
た電圧−EYが得られる。同様に、増幅回路３も
抵抗Ｒ５，Ｒ６および演算増幅器Ａ３で構成され
るゲイン１の反転増幅回路であり、増幅回路２の
出力電圧の極性を反転した電圧＋EYを出力する。
上記切換回路４は、増幅回路３の出力＋EYと
低域フイルタ５の入力側を結ぶFETからなるス
イツチング素子AS１と、増幅回路２の出力−EY
と低域フイルタ５の入力側を結ぶ同じくFETか
らなるスイツチング素子AS２とからなり、一方
のスイツチング素子AS１は上記パルス幅変調回
路１のシユミツト回路Ｇ１の出力ｂでもつてオ
ン・オフ制御されるとともに、他方のスイツチン
グ素子AS２は上記インバータＧ２の出力ｃでも
つてオン・オフ制御される。
低域フイルタ５の入力側を結ぶFETからなるス
イツチング素子AS１と、増幅回路２の出力−EY
と低域フイルタ５の入力側を結ぶ同じくFETか
らなるスイツチング素子AS２とからなり、一方
のスイツチング素子AS１は上記パルス幅変調回
路１のシユミツト回路Ｇ１の出力ｂでもつてオ
ン・オフ制御されるとともに、他方のスイツチン
グ素子AS２は上記インバータＧ２の出力ｃでも
つてオン・オフ制御される。
つまり、スイツチング素子AS１とAS２はパル
ス幅変調回路１の互いに逆相の出力信号ｂとｃに
より相補的に駆動され、増幅回路３の出力＋EY
と増幅回路２の出力−EYとを交互に切換えて低
域フイルタ５に入力する。
ス幅変調回路１の互いに逆相の出力信号ｂとｃに
より相補的に駆動され、増幅回路３の出力＋EY
と増幅回路２の出力−EYとを交互に切換えて低
域フイルタ５に入力する。
低域フイルタ５は、抵抗値の等しい２つの並列
入力抵抗Ｒ７とＲ８、コンデンサＣ２、抵抗Ｒ９
および演算増幅器Ａ４で構成されるアクテイブフ
イルタで、パルス幅変調回路１の出力に同期して
電圧＋EYと−EYが交互に印加される入力信号を
平均化してその直流分を抽出し、出力電圧EZと
する。良く知られているように、低域フイルタ５
の出力電圧EZは２つの入力電圧EXとEYの積に比
例する。
入力抵抗Ｒ７とＲ８、コンデンサＣ２、抵抗Ｒ９
および演算増幅器Ａ４で構成されるアクテイブフ
イルタで、パルス幅変調回路１の出力に同期して
電圧＋EYと−EYが交互に印加される入力信号を
平均化してその直流分を抽出し、出力電圧EZと
する。良く知られているように、低域フイルタ５
の出力電圧EZは２つの入力電圧EXとEYの積に比
例する。
以上のように構成された従来の時分割掛算回路
では、次に述べるような問題点があつた。スイツ
チング素子AS１、AS２としてFETのような半
導体スイツチング素子を用いた場合、第１図中に
点線で示すように、スイツチング素子の制御端子
（ゲート）と出力端子（ソース）との間に浮遊容
量Ｃ１０、Ｃ２０が存在する。そのために、素子
AS１、AS２のスイツチング動作に伴なつてその
出力側に微分信号が生じ、その微分信号が低域フ
イルタ５に入力されて出力誤差を生じる原因とな
る。スイツチング素子AS１の出力点ｄおよびス
イツチング素子AS２の出力点ｅの波形について
上述の微分信号を生じるようすを第３図に示して
いる。この図において点線で示すのが微分信号が
重畳された波形であり、実線は望ましいスイツチ
ング特性である。
では、次に述べるような問題点があつた。スイツ
チング素子AS１、AS２としてFETのような半
導体スイツチング素子を用いた場合、第１図中に
点線で示すように、スイツチング素子の制御端子
（ゲート）と出力端子（ソース）との間に浮遊容
量Ｃ１０、Ｃ２０が存在する。そのために、素子
AS１、AS２のスイツチング動作に伴なつてその
出力側に微分信号が生じ、その微分信号が低域フ
イルタ５に入力されて出力誤差を生じる原因とな
る。スイツチング素子AS１の出力点ｄおよびス
イツチング素子AS２の出力点ｅの波形について
上述の微分信号を生じるようすを第３図に示して
いる。この図において点線で示すのが微分信号が
重畳された波形であり、実線は望ましいスイツチ
ング特性である。
上記の微分信号の発生について詳述する。スイ
ツチング素子AS１の制御端子に出力ｂのV+が印
加され、スイツチング素子AS１が導通し、その
出力側に電圧＋EYが生じているとする。このと
き、スイツチング素子AS１の浮遊容量Ｃ１０に
はV+−EYなる電圧が充電される。その後、信号
ｂがV-に反転してスイツチング素子AS１がオフ
すると、スイツチング素子AS１の出力はV-−
（V+−EY）まで変化して浮遊容量Ｃ１０の電荷が
抵抗Ｒ８を介して放電する。これが第３図ｄに点
線で付加したような微分信号となる。同様にし
て、スイツチング素子AS２がオンからオフに変
化したときに、第３図のｅに点線で付加したよう
な微分信号が生ずる。
ツチング素子AS１の制御端子に出力ｂのV+が印
加され、スイツチング素子AS１が導通し、その
出力側に電圧＋EYが生じているとする。このと
き、スイツチング素子AS１の浮遊容量Ｃ１０に
はV+−EYなる電圧が充電される。その後、信号
ｂがV-に反転してスイツチング素子AS１がオフ
すると、スイツチング素子AS１の出力はV-−
（V+−EY）まで変化して浮遊容量Ｃ１０の電荷が
抵抗Ｒ８を介して放電する。これが第３図ｄに点
線で付加したような微分信号となる。同様にし
て、スイツチング素子AS２がオンからオフに変
化したときに、第３図のｅに点線で付加したよう
な微分信号が生ずる。
このようなスイツチング素子AS１、AS２の浮
遊容量Ｃ１０、Ｃ２０に起因する微分パルスによ
つて低域フイルタ５の出力EZに誤差を生ずるこ
ととなるが、この誤差は、掛算回路としての応答
性を高くすべくパルス幅変調回路１の周期Ｔ１＋
Ｔ２を小さくする程大きくなり、無視できない。
遊容量Ｃ１０、Ｃ２０に起因する微分パルスによ
つて低域フイルタ５の出力EZに誤差を生ずるこ
ととなるが、この誤差は、掛算回路としての応答
性を高くすべくパルス幅変調回路１の周期Ｔ１＋
Ｔ２を小さくする程大きくなり、無視できない。
また、第１図の従来回路では次のような問題も
あつた。スイツチング素子AS１とAS２を相補駆
動する２相の切換信号ｂとｃはパルス幅変調回路
１におけるインバータＧ２の入力側および出力側
からそれぞれ得られるが、入力信号ｂに対して出
力信号ｃはインバータＧ２の伝達時間のために多
少遅延される。このようすを第４図にある程度誇
張して示している。このように信号ｂに対して信
号ｃがΔT２だけ遅れていると、信号ｂの立上り
時点で両信号ｂ、ｃともＨレベルとなり、信号ｂ
の立下り時点で両信号ｂ、ｃともＬレベルとな
る。
あつた。スイツチング素子AS１とAS２を相補駆
動する２相の切換信号ｂとｃはパルス幅変調回路
１におけるインバータＧ２の入力側および出力側
からそれぞれ得られるが、入力信号ｂに対して出
力信号ｃはインバータＧ２の伝達時間のために多
少遅延される。このようすを第４図にある程度誇
張して示している。このように信号ｂに対して信
号ｃがΔT２だけ遅れていると、信号ｂの立上り
時点で両信号ｂ、ｃともＨレベルとなり、信号ｂ
の立下り時点で両信号ｂ、ｃともＬレベルとな
る。
ここで問題なのは、両信号ｂ、ｃが同時にＨレ
ベルになる期間が存在していることである。信号
ｂとｃがともにＨレベルになると、スイツチング
素子AS１とAS２が同時にオンすることとなる。
その結果、例えばスイツチング素子AS２がオフ
となつて増幅回路２と低域フイルタ５とを速やか
に遮断しなければいけないのに、スイツチング素
子AS２のオフタイミングが遅れたことによつて
出力誤差の原因となる。
ベルになる期間が存在していることである。信号
ｂとｃがともにＨレベルになると、スイツチング
素子AS１とAS２が同時にオンすることとなる。
その結果、例えばスイツチング素子AS２がオフ
となつて増幅回路２と低域フイルタ５とを速やか
に遮断しなければいけないのに、スイツチング素
子AS２のオフタイミングが遅れたことによつて
出力誤差の原因となる。
≪発明の目的≫
この発明の目的は、上述したスイツチング素子
の浮遊容量に起因する出力誤差、および２つのス
イツチング素子が同時にオンしてしまう期間が存
在することによる出力誤差を防止した高精度の時
分割掛算回路を提供することにある。
の浮遊容量に起因する出力誤差、および２つのス
イツチング素子が同時にオンしてしまう期間が存
在することによる出力誤差を防止した高精度の時
分割掛算回路を提供することにある。
≪発明の構成と効果≫
上記の目的を達成するために、この発明は、一
方の入力信号Ｘをシユミツト回路Ｇ１にてレベル
弁別して信号ｂを出力するとともに、この信号ｂ
をインバータＧ２にて論理反転して信号ｃを出力
し、入力信号Ｘに比例的にパルス幅が制御される
周期的パルス列信号ｂ、ｃを出力するパルス幅変
調回路と、他方の入力信号Ｙに比例した正負逆極
性の電圧＋EYおよび−EYを出力する増幅回路と、
上記パルス幅変調回路の出力信号ｂ、ｃに同期し
て上記増幅回路の出力＋EYおよび−EYを交互に
切換えて低域フイルタに入力する切換回路とを有
し、上記低域フイルタにて上記入力を平均化して
２つの入力信号ＸとＹの積に比例した出力を得る
時分割掛算回路において、 上記シユミツト回路Ｇ１の出力信号ｂが入力さ
れるANDゲートＧ４およびNORゲートＧ５と、
上記インバータＧ２の出力信号ｃが入力されるイ
ンバータＧ３とを備え、インバータＧ２を経るこ
とにより信号ｂよりΔT２だけ遅れを伴つた信号
ｃを、インバータＧ３を経てANDゲートＧ４お
よびNORゲートＧ５に入力することにより、
ANDゲートＧ４およびNORゲート５からは、互
いにほぼ逆相でかつすべての変化点で同時に
“０”となる微少時間を含んだ２相のパルス列か
らなる切換信号ｈおよびｉが出力されるタイミン
グ調整回路を有し、 上記切換回路は、上記増幅回路の出力＋EYと
上記低域フイルタの入力側とを結ぶスイツチング
素子AS１と、このスイツチング素子AS１の出力
側と接地電位点を結ぶスイツチング素子AS３と、
上記増幅回路の出力−EYと上記低域フイルタの
入力側とを結ぶスイツチング素子AS２と、この
スイツチング素子AS２の出力側と接地電位点を
結ぶスイツチング素子AS４とを有し、スイツチ
ング素子AS１とAS４とが上記ANDゲートＧ４
から出力される切換信号ｈにより同時にオン・オ
フされ、スイツチング素子AS２とAS３とが上記
NORゲートＧ５から出力される切換信号ｉによ
り同時にオン・オフされるように構成されている
ことを特徴とする。
方の入力信号Ｘをシユミツト回路Ｇ１にてレベル
弁別して信号ｂを出力するとともに、この信号ｂ
をインバータＧ２にて論理反転して信号ｃを出力
し、入力信号Ｘに比例的にパルス幅が制御される
周期的パルス列信号ｂ、ｃを出力するパルス幅変
調回路と、他方の入力信号Ｙに比例した正負逆極
性の電圧＋EYおよび−EYを出力する増幅回路と、
上記パルス幅変調回路の出力信号ｂ、ｃに同期し
て上記増幅回路の出力＋EYおよび−EYを交互に
切換えて低域フイルタに入力する切換回路とを有
し、上記低域フイルタにて上記入力を平均化して
２つの入力信号ＸとＹの積に比例した出力を得る
時分割掛算回路において、 上記シユミツト回路Ｇ１の出力信号ｂが入力さ
れるANDゲートＧ４およびNORゲートＧ５と、
上記インバータＧ２の出力信号ｃが入力されるイ
ンバータＧ３とを備え、インバータＧ２を経るこ
とにより信号ｂよりΔT２だけ遅れを伴つた信号
ｃを、インバータＧ３を経てANDゲートＧ４お
よびNORゲートＧ５に入力することにより、
ANDゲートＧ４およびNORゲート５からは、互
いにほぼ逆相でかつすべての変化点で同時に
“０”となる微少時間を含んだ２相のパルス列か
らなる切換信号ｈおよびｉが出力されるタイミン
グ調整回路を有し、 上記切換回路は、上記増幅回路の出力＋EYと
上記低域フイルタの入力側とを結ぶスイツチング
素子AS１と、このスイツチング素子AS１の出力
側と接地電位点を結ぶスイツチング素子AS３と、
上記増幅回路の出力−EYと上記低域フイルタの
入力側とを結ぶスイツチング素子AS２と、この
スイツチング素子AS２の出力側と接地電位点を
結ぶスイツチング素子AS４とを有し、スイツチ
ング素子AS１とAS４とが上記ANDゲートＧ４
から出力される切換信号ｈにより同時にオン・オ
フされ、スイツチング素子AS２とAS３とが上記
NORゲートＧ５から出力される切換信号ｉによ
り同時にオン・オフされるように構成されている
ことを特徴とする。
この構成によれば、スイツチング素子に浮遊容
量があつても有害な微分信号が生じなくなり、ま
たスイツチング素子の同時オン状態がなくなるの
で、上述したような従来の出力誤差を防止するこ
とができ、高精度の掛算動作を実現することがで
きる。
量があつても有害な微分信号が生じなくなり、ま
たスイツチング素子の同時オン状態がなくなるの
で、上述したような従来の出力誤差を防止するこ
とができ、高精度の掛算動作を実現することがで
きる。
≪実施例の説明≫
第５図はこの発明を適用した時分割掛算回路の
構成例を示す。第５図の回路において、パルス幅
変調回路１、増幅回路２および３、低域フイルタ
５の構成は第１図に示した従来のものと全く同じ
であり、同一部分に同一符号を付してその説明は
省略する。
構成例を示す。第５図の回路において、パルス幅
変調回路１、増幅回路２および３、低域フイルタ
５の構成は第１図に示した従来のものと全く同じ
であり、同一部分に同一符号を付してその説明は
省略する。
この発明に係る時分割掛算回路は以下の構成に
特徴を有する。まず、上記パルス幅変調回路１の
出力信号ｂおよびｃを受けてその変化点タイミン
グを微少に操作し、互いにほぼ逆相でかつすべて
の変化点で同時に“０”つまりＬレベルとなる微
少時間を含んだ２相のパルス列からなる切換信号
ｈおよびｉを作るタイミング調整回路６を設けて
いる。
特徴を有する。まず、上記パルス幅変調回路１の
出力信号ｂおよびｃを受けてその変化点タイミン
グを微少に操作し、互いにほぼ逆相でかつすべて
の変化点で同時に“０”つまりＬレベルとなる微
少時間を含んだ２相のパルス列からなる切換信号
ｈおよびｉを作るタイミング調整回路６を設けて
いる。
また、上記切換回路４は、上記増幅回路３の出
力＋EYと上記低域フイルタ５の入力側とを結ぶ
スイツチング素子AS１と、このスイツチング素
子AS１の出力側と接地電位点を結ぶスイツチン
グ素子AS３と、上記増幅回路２の出力−EYと上
記低域フイルタ５の入力側とを結ぶスイツチング
素子AS２と、このスイツチング素子AS２の出力
側と接地電位点を結ぶスイツチング素子AS４と
を有し、スイツチング素子AS１とAS４とが上記
一方の切換信号ｈにより同時にオン・オフされ、
スイツチング素子AS２とAS３とが上記他方の切
換信号ｉにより同時にオン・オフされるように構
成されている。
力＋EYと上記低域フイルタ５の入力側とを結ぶ
スイツチング素子AS１と、このスイツチング素
子AS１の出力側と接地電位点を結ぶスイツチン
グ素子AS３と、上記増幅回路２の出力−EYと上
記低域フイルタ５の入力側とを結ぶスイツチング
素子AS２と、このスイツチング素子AS２の出力
側と接地電位点を結ぶスイツチング素子AS４と
を有し、スイツチング素子AS１とAS４とが上記
一方の切換信号ｈにより同時にオン・オフされ、
スイツチング素子AS２とAS３とが上記他方の切
換信号ｉにより同時にオン・オフされるように構
成されている。
この実施例では、上記タイミング調整回路６は
インバータＧ３とANDゲートＧ４とNORゲート
Ｇ５とからなり、この回路の動作波形が第６図に
示されているが、以下に詳述するようにこの実施
例ではインバータＧ３やANDゲートＧ４および
NORゲートＧ５を通過する入力と出力の応答遅
れを利用してスイツチング素子AS１〜AS４が同
時にオンすることがないようにしている。
インバータＧ３とANDゲートＧ４とNORゲート
Ｇ５とからなり、この回路の動作波形が第６図に
示されているが、以下に詳述するようにこの実施
例ではインバータＧ３やANDゲートＧ４および
NORゲートＧ５を通過する入力と出力の応答遅
れを利用してスイツチング素子AS１〜AS４が同
時にオンすることがないようにしている。
パルス幅変調回路１からの出力信号ｂはAND
ゲートＧ４およびNORゲートＧ５にそれぞれ入
力される。また、信号ｂよりインバータＧ２を経
てΔT２だけ遅れを伴つた信号ｃは、インバータ
Ｇ３を経てANDゲートＧ４およびNORゲートＧ
５にそれぞれ入力される。そして、ANDゲート
Ｇ４からスイツチング素子AS１とAS４に印加さ
れる切換信号ｈが出力され、NORゲートＧ５か
らスイツチング素子AS２とAS３に印加される切
換信号ｉが出力される。
ゲートＧ４およびNORゲートＧ５にそれぞれ入
力される。また、信号ｂよりインバータＧ２を経
てΔT２だけ遅れを伴つた信号ｃは、インバータ
Ｇ３を経てANDゲートＧ４およびNORゲートＧ
５にそれぞれ入力される。そして、ANDゲート
Ｇ４からスイツチング素子AS１とAS４に印加さ
れる切換信号ｈが出力され、NORゲートＧ５か
らスイツチング素子AS２とAS３に印加される切
換信号ｉが出力される。
ここで、インバータＧ３の入出力ｃ→ｇには第
６図に示すようにΔT３の応答遅れを伴い、同じ
くANDゲートＧ４の入出力にはΔT４の応答遅
れを伴い、NORゲートＧ５の入出力にはΔT５の
応答遅れを伴う。これらの応答遅れを利用するこ
とにより、第６図のｈ，ｉに示すように、切換信
号ｈとｉはパルス幅変調回路１の出力ｂとｃにそ
れぞれ対応した信号であるが、両信号の立上りお
よび立下りタイミングが微少に操作されて、両信
号のすべての変化点でともにＬレベルとなる微少
期間ΔTが含まれ、両信号がともにＨレベルとな
る期間は全く含まれない信号となる。
６図に示すようにΔT３の応答遅れを伴い、同じ
くANDゲートＧ４の入出力にはΔT４の応答遅
れを伴い、NORゲートＧ５の入出力にはΔT５の
応答遅れを伴う。これらの応答遅れを利用するこ
とにより、第６図のｈ，ｉに示すように、切換信
号ｈとｉはパルス幅変調回路１の出力ｂとｃにそ
れぞれ対応した信号であるが、両信号の立上りお
よび立下りタイミングが微少に操作されて、両信
号のすべての変化点でともにＬレベルとなる微少
期間ΔTが含まれ、両信号がともにＨレベルとな
る期間は全く含まれない信号となる。
その結果、スイツチング素子AS１〜AS４が同
時にオンすることはなくなり、この点での出力誤
差を防止することができる。
時にオンすることはなくなり、この点での出力誤
差を防止することができる。
また、スイツチング素子AS１がオンからオフ
に変化すると、同時にスイツチング素子AS３が
オフからオンに変化し、スイツチング素子AS１
の出力側を速やかに接地電位に引き落とす。よつ
て、スイツチング素子AS１の浮遊容量Ｃ１０の
電荷放電も瞬時になされ、従来のような微分信号
が生じて低域フイルタ５側に入力されるという不
都合がなくなる。スイツチング素子AS２側の動
作についても同様で、スイツチング素子AS４の
働きで低域フイルタ５の抵抗Ｒ７を通して従来の
ような微分信号が入力されてしまうのを防止す
る。
に変化すると、同時にスイツチング素子AS３が
オフからオンに変化し、スイツチング素子AS１
の出力側を速やかに接地電位に引き落とす。よつ
て、スイツチング素子AS１の浮遊容量Ｃ１０の
電荷放電も瞬時になされ、従来のような微分信号
が生じて低域フイルタ５側に入力されるという不
都合がなくなる。スイツチング素子AS２側の動
作についても同様で、スイツチング素子AS４の
働きで低域フイルタ５の抵抗Ｒ７を通して従来の
ような微分信号が入力されてしまうのを防止す
る。
なお、スイツチング素子AS１〜AS４、シユミ
ツト回路Ｇ１、インバータＧ２，Ｇ３、ANDゲ
ートＧ４、NORゲートＧ５はＣ−MOSで構成す
るのが好ましい。この場合、Ｃ−MOSゲートの
入出力伝達時間が約50nsであることから、パルス
幅変調回路１の出力周期を100μsと充分小さくし
ても、タイミング調整回路６による上記ΔTの調
整による誤差は0.1％以下と非常に小さく無視で
きる程度におさえることができる。
ツト回路Ｇ１、インバータＧ２，Ｇ３、ANDゲ
ートＧ４、NORゲートＧ５はＣ−MOSで構成す
るのが好ましい。この場合、Ｃ−MOSゲートの
入出力伝達時間が約50nsであることから、パルス
幅変調回路１の出力周期を100μsと充分小さくし
ても、タイミング調整回路６による上記ΔTの調
整による誤差は0.1％以下と非常に小さく無視で
きる程度におさえることができる。
第１図は従来の時分割掛算回路を示す回路図、
第２図は第１図の回路の動作を示す波形図、第３
図および第４図は第１図の回路の問題点を示した
波形図、第５図はこの発明を適用した時分割掛算
回路の構成を示す回路図、第６図は第５図におけ
るタイミング調整回路６の動作波形図である。 １……パルス幅変調回路、２３……増幅回路、
４……切換回路、５……低域フイルタ、６……タ
イミング調整回路、AS１〜AS４……スイツチン
グ素子。
第２図は第１図の回路の動作を示す波形図、第３
図および第４図は第１図の回路の問題点を示した
波形図、第５図はこの発明を適用した時分割掛算
回路の構成を示す回路図、第６図は第５図におけ
るタイミング調整回路６の動作波形図である。 １……パルス幅変調回路、２３……増幅回路、
４……切換回路、５……低域フイルタ、６……タ
イミング調整回路、AS１〜AS４……スイツチン
グ素子。
Claims (1)
- 【特許請求の範囲】 １ 一方の入力信号Ｘをシユミツト回路Ｇ１にて
レベル弁別して信号ｂを出力するとともに、この
信号ｂをインバータＧ２にて論理反転して信号ｃ
を出力し、入力信号Ｘに比例的にパルス幅が制御
される周期的パルス列信号ｂ，ｃを出力するパル
ス幅変調回路と、他方の入力信号Ｙに比例した正
負逆極性の電圧＋EYおよび−EYを出力する増幅
回路と、上記パルス幅変調回路の出力信号ｂ，ｃ
に同期して上記増幅回路の出力＋EYおよび−EY
を交互に切換えて低域フイルタに入力する切換回
路とを有し、上記低域フイルタにて上記入力を平
均化して２つの入力信号ＸとＹの積に比例した出
力を得る時分割掛算回路において、 上記シユミツト回路Ｇ１の出力信号ｂが入力さ
れるANDゲートＧ４およびNORゲートＧ５と、
上記インバータＧ２の出力信号ｃが入力されるイ
ンバータＧ３とを備え、インバータＧ２を経るこ
とにより信号ｂよりΔT２だけ遅れを伴つた信号
ｃを、インバータＧ３を経てANDゲートＧ４お
よびNORゲートＧ５に入力することにより、
ANDゲートＧ４およびNORゲート５からは、互
いにほぼ逆相でかつすべての変化点で同時に
“０”となる微少時間を含んだ２相のパルス列か
らなる切換信号ｈおよびｉが出力されるタイミン
グ調整回路を有し、 上記切換回路は、上記増幅回路の出力＋EYと
上記低域フイルタの入力側とを結ぶスイツチング
素子AS１と、このスイツチング素子AS１の出力
側と接地電位点を結ぶスイツチング素子AS３と、
上記増幅回路の出力−EYと上記低域フイルタの
入力側とを結ぶスイツチング素子AS２と、この
スイツチング素子AS２の出力側と接地電位点を
結ぶスイツチング素子AS４とを有し、スイツチ
ング素子AS１とAS４とが上記ANDゲートＧ４
から出力される切換信号ｈにより同時にオン・オ
フされ、スイツチング素子AS２とAS３とが上記
NORゲートＧ５から出力される切換信号ｉによ
り同時にオン・オフされるように構成されている
ことを特徴とする時分割掛算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23246582A JPS59117668A (ja) | 1982-12-24 | 1982-12-24 | 時分割掛算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23246582A JPS59117668A (ja) | 1982-12-24 | 1982-12-24 | 時分割掛算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59117668A JPS59117668A (ja) | 1984-07-07 |
| JPH041384B2 true JPH041384B2 (ja) | 1992-01-10 |
Family
ID=16939711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23246582A Granted JPS59117668A (ja) | 1982-12-24 | 1982-12-24 | 時分割掛算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117668A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4860852B2 (ja) * | 2001-09-27 | 2012-01-25 | 新日鉄エンジニアリング株式会社 | 還元鉄塊成物の冷却方法。 |
| JP4783871B2 (ja) * | 2011-05-27 | 2011-09-28 | 新日鉄エンジニアリング株式会社 | 還元鉄塊成化物の冷却装置 |
-
1982
- 1982-12-24 JP JP23246582A patent/JPS59117668A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59117668A (ja) | 1984-07-07 |
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