JPS59116877A - 時分割掛算回路 - Google Patents
時分割掛算回路Info
- Publication number
- JPS59116877A JPS59116877A JP23392582A JP23392582A JPS59116877A JP S59116877 A JPS59116877 A JP S59116877A JP 23392582 A JP23392582 A JP 23392582A JP 23392582 A JP23392582 A JP 23392582A JP S59116877 A JPS59116877 A JP S59116877A
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- JP
- Japan
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- circuit
- switching element
- output
- switching
- input
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
- G06G7/161—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division with pulse modulation, e.g. modulation of amplitude, width, frequency, phase or form
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の分野）
この発明は、２つのアナログ入力ＸとＹの積に比例した
アナログ出力を得る時分割掛算回路の改良に関する。
アナログ出力を得る時分割掛算回路の改良に関する。
（従来技術とその問題点）
従来、この秤の時分割ｍ樟回路としては第１図および第
２図に示す回路が知られている。第１図に示す時分割掛
算回路は、一方の入力電圧Ｅｘに比例的にパルス幅が制
御される周期的パルス列を出力するパルス幅変調回路１
と、他方の入力電圧Ｅｖを受けて正負逆極性の電圧＋Ｅ
Ｙおよび−ＦＹを出力する増幅回路２および３ど、パル
ス幅変調回路１の出力１）およびＣに同期して増幅回路
２および３の出力＋［Ｙおにび−［Ｙを交互に切換えて
低域フィルタ５に入力する切換回路４とを有し１．に記
低賊フィルタ５にて上記入）〕を平均化して上記２つの
入力電圧「ＸとＦｖの積に比例した出力「７を１１する
ように構成されている。
２図に示す回路が知られている。第１図に示す時分割掛
算回路は、一方の入力電圧Ｅｘに比例的にパルス幅が制
御される周期的パルス列を出力するパルス幅変調回路１
と、他方の入力電圧Ｅｖを受けて正負逆極性の電圧＋Ｅ
Ｙおよび−ＦＹを出力する増幅回路２および３ど、パル
ス幅変調回路１の出力１）およびＣに同期して増幅回路
２および３の出力＋［Ｙおにび−［Ｙを交互に切換えて
低域フィルタ５に入力する切換回路４とを有し１．に記
低賊フィルタ５にて上記入）〕を平均化して上記２つの
入力電圧「ＸとＦｖの積に比例した出力「７を１１する
ように構成されている。
第２図は；ｖｔ １図の回路の各部の動作波形を示して
いる。上し１！パルス幅変調回路１は抵抗Ｒ１とコンデ
ンサＣ１ど演詐増幅器Δ１からなる積分回路１０と、積
分回路１０の出力電圧ａをヒステリシスをもって１ノベ
ル弁別する出力反転型のシュミット回路Ｇ１（ヒステリ
シスを持つインバータ）と、シュミット回路Ｇ１の出力
すを論理反転してその出力Ｃを抵１＋’ｊ Ｒ２を介し
て積分回路１０に帰還するインバータＧ２とからなる。
いる。上し１！パルス幅変調回路１は抵抗Ｒ１とコンデ
ンサＣ１ど演詐増幅器Δ１からなる積分回路１０と、積
分回路１０の出力電圧ａをヒステリシスをもって１ノベ
ル弁別する出力反転型のシュミット回路Ｇ１（ヒステリ
シスを持つインバータ）と、シュミット回路Ｇ１の出力
すを論理反転してその出力Ｃを抵１＋’ｊ Ｒ２を介し
て積分回路１０に帰還するインバータＧ２とからなる。
なお、第１図の回路全体には接地電位に対して絶対値が
等しいＷｏの電源電圧Ｖ＋およびＶ−が与えられて動作
する。イのため、シュミット回路Ｇ１の出力１）おにび
インバータＧ２の出力Ｃは、Ｈレベル−電圧Ｖ＋とルベ
ル−電圧Ｖ−との論理状態をとる。
等しいＷｏの電源電圧Ｖ＋およびＶ−が与えられて動作
する。イのため、シュミット回路Ｇ１の出力１）おにび
インバータＧ２の出力Ｃは、Ｈレベル−電圧Ｖ＋とルベ
ル−電圧Ｖ−との論理状態をとる。
このように構成されたパルス幅変調回路１では、第２図
の波形図にも示すように、入力電圧Ｆ×を積分する積分
回路１０の動作方向がインバータＧ２の出力Ｃによって
正または負方向に反転されるという一種の発振ループが
形成され、シコミット回路Ｇ１の出力すおよびインバー
タＧ２の出力Ｃからは一定の周期のパルス列が１４られ
、かつ、そのパルス列のデコーティは次の関係を満たす
。
の波形図にも示すように、入力電圧Ｆ×を積分する積分
回路１０の動作方向がインバータＧ２の出力Ｃによって
正または負方向に反転されるという一種の発振ループが
形成され、シコミット回路Ｇ１の出力すおよびインバー
タＧ２の出力Ｃからは一定の周期のパルス列が１４られ
、かつ、そのパルス列のデコーティは次の関係を満たす
。
Ｔ１→−Ｔ２
また、」１配増幅回路２は抵抗Ｒ３，Ｒ／Ｉおよび演算
増幅器Ａ２からなるゲイン１の反転増幅器であり、その
出力には入力電圧ＥＹの極性を反転した電圧−ＥＹが得
られる。同様に、増幅回路３も抵抗Ｒ５，Ｒ６および演
算増幅器Δ３で構成されるゲイン１の反転増幅回路であ
り、増幅回路２の出力電圧の極性を反転した電圧十［Ｙ
を出力する。
増幅器Ａ２からなるゲイン１の反転増幅器であり、その
出力には入力電圧ＥＹの極性を反転した電圧−ＥＹが得
られる。同様に、増幅回路３も抵抗Ｒ５，Ｒ６および演
算増幅器Δ３で構成されるゲイン１の反転増幅回路であ
り、増幅回路２の出力電圧の極性を反転した電圧十［Ｙ
を出力する。
上記切換回路４は、増幅回路３の出力子「Ｙと低域フィ
ルタ５の入力側を結ぶＦＥＴからなるスイッチング素子
ΔＳ１と、増幅回路２の出力−ＥＹと低域）Ｃシタ５の
入力側を結ぶ同じ＜ＦＥＴからなるスイッチング素子へ
８２とからなり、一方のスイッチング素子△Ｓ１は１記
パルス幅変調回路１のシコミット回路Ｇ１の出力すでも
ってオン・オフ制御されるととｂに、他方のスイッチン
グ素子ΔＳ Ｉｔ）は、１−配インバータＧ２の出ノ〕
Ｃでもってオン・Ａ゛フ制御れる。
ルタ５の入力側を結ぶＦＥＴからなるスイッチング素子
ΔＳ１と、増幅回路２の出力−ＥＹと低域）Ｃシタ５の
入力側を結ぶ同じ＜ＦＥＴからなるスイッチング素子へ
８２とからなり、一方のスイッチング素子△Ｓ１は１記
パルス幅変調回路１のシコミット回路Ｇ１の出力すでも
ってオン・オフ制御されるととｂに、他方のスイッチン
グ素子ΔＳ Ｉｔ）は、１−配インバータＧ２の出ノ〕
Ｃでもってオン・Ａ゛フ制御れる。
つまり、スイッチング素子△８１とＡＳ２はパルス幅変
調回路１のＨいに逆相の出力信号すとＣにより相補的に
駆動され、増幅回路３の出力子ＥＹと増幅器ｖ８２の出
力−［Ｙとを交互に切換えて低域フィル／１５に入力す
る。
調回路１のＨいに逆相の出力信号すとＣにより相補的に
駆動され、増幅回路３の出力子ＥＹと増幅器ｖ８２の出
力−［Ｙとを交互に切換えて低域フィル／１５に入力す
る。
低域フィルタ５は、１１（抗値の等しい２つの並列入力
抵抗Ｒ７とＲ８，コンデン１．ｔＣ２、抵抗Ｒ９および
演算増幅器Δ４で構成されるアクティブフィルタで、パ
ルス幅変調回路１の出力に同期して電圧＋「Ｙと−［Ｙ
が交互に印加される入力信号を平均化してその直流分を
抽出し、出力電圧ＥＺ５− とする。良く知られているように、低域フィルタ５の出
力電圧Ｆｚは２つの入力電圧ＥＸとＥＹの積に比例する
。
抵抗Ｒ７とＲ８，コンデン１．ｔＣ２、抵抗Ｒ９および
演算増幅器Δ４で構成されるアクティブフィルタで、パ
ルス幅変調回路１の出力に同期して電圧＋「Ｙと−［Ｙ
が交互に印加される入力信号を平均化してその直流分を
抽出し、出力電圧ＥＺ５− とする。良く知られているように、低域フィルタ５の出
力電圧Ｆｚは２つの入力電圧ＥＸとＥＹの積に比例する
。
以上のように構成された従来の時分割掛算回路では、次
に述べるような問題点があった。スイッチング素子ＡＳ
１．ＡＳ２としてＦＥＴのような半導体スイッチング素
子を用いた場合、第１図中に点線で示すように、スイッ
チング素子の制御端子（ゲート）と出力端子〈ソース）
との間に浮遊容１ｃ１０．Ｃ２０が存在しする。そのた
めに、素子ＡＳ１．ＡＳ２のスイッチング動作に伴なっ
てその出力側に微分信号が生じ、その微分信号が低域フ
ィルタ５に入力されて出力誤差を生じる原因となる。ス
イッチング素子ＡＳ１の出力点ｄおよびスイッチング素
子ΔＳ２の出力点ｅの波形について上述の微分信号を生
じるようすを第３図に示している。この図において点線
で示すのが微分信号が重畳された波形であり、実線は望
ましいスイッチング特性である。
に述べるような問題点があった。スイッチング素子ＡＳ
１．ＡＳ２としてＦＥＴのような半導体スイッチング素
子を用いた場合、第１図中に点線で示すように、スイッ
チング素子の制御端子（ゲート）と出力端子〈ソース）
との間に浮遊容１ｃ１０．Ｃ２０が存在しする。そのた
めに、素子ＡＳ１．ＡＳ２のスイッチング動作に伴なっ
てその出力側に微分信号が生じ、その微分信号が低域フ
ィルタ５に入力されて出力誤差を生じる原因となる。ス
イッチング素子ＡＳ１の出力点ｄおよびスイッチング素
子ΔＳ２の出力点ｅの波形について上述の微分信号を生
じるようすを第３図に示している。この図において点線
で示すのが微分信号が重畳された波形であり、実線は望
ましいスイッチング特性である。
上記の微分信号の発生について詳述する。スイ６−
ッチングＸＬＩ’ＡＳ１の制御端子に出力１）のＶ＋が
印加され、スイッチング素子ΔＳ１が導通し、その出力
側に’ｉｆｆ ＩＴ： −１−「Ｙが生じているとする
。このとぎ、スイッチング素子△Ｓ１の浮遊容量Ｃ１０
には’Ｊ ” −１−ｖ ＜ｒる電圧が充電される。そ
の後、信号１）がＶ−に１シ転ｌノでスイッチング素子
ＡＳ１がオフすると、スイッチング素子ΔＳ１の出力は
Ｖ−−（Ｖ”−ｒ（ｖ）：ｌ、で変化して浮遊容量Ｃ１
０の電荷が１１（Ｉｉｏｌ。Ｒ８を介して放電する。こ
れが第３図ｄに点ネｉにでイ」加したような微分信号と
なる。
印加され、スイッチング素子ΔＳ１が導通し、その出力
側に’ｉｆｆ ＩＴ： −１−「Ｙが生じているとする
。このとぎ、スイッチング素子△Ｓ１の浮遊容量Ｃ１０
には’Ｊ ” −１−ｖ ＜ｒる電圧が充電される。そ
の後、信号１）がＶ−に１シ転ｌノでスイッチング素子
ＡＳ１がオフすると、スイッチング素子ΔＳ１の出力は
Ｖ−−（Ｖ”−ｒ（ｖ）：ｌ、で変化して浮遊容量Ｃ１
０の電荷が１１（Ｉｉｏｌ。Ｒ８を介して放電する。こ
れが第３図ｄに点ネｉにでイ」加したような微分信号と
なる。
同様にして、スイッチング素子ΔＳ２がオンからオフに
変化しＩことぎに、第３図のＣに点線で付加したような
微分信号が牛り”る。
変化しＩことぎに、第３図のＣに点線で付加したような
微分信号が牛り”る。
このＪ：うなスイッチング素子△Ｓ１．ＡＳ２の浮遊容
量Ｃ１０，Ｃ２０に起因覆る微分パルスによって低域ノ
イルタ５の出力［ｌに誤差を生ずることとなるが、この
誤差は、掛棹回路としての応答性を高く４べくパルス幅
変調回路１の周期Ｔ１十Ｔ ２を小さり１１−る稈大き
くなり、無視できないものとなる。
量Ｃ１０，Ｃ２０に起因覆る微分パルスによって低域ノ
イルタ５の出力［ｌに誤差を生ずることとなるが、この
誤差は、掛棹回路としての応答性を高く４べくパルス幅
変調回路１の周期Ｔ１十Ｔ ２を小さり１１−る稈大き
くなり、無視できないものとなる。
（発明の目的）
この発明の目的は、上述したスイッチング素子の浮遊容
量に起因する出力誤差が生じないようにした時分割掛算
回路を提供することにある。
量に起因する出力誤差が生じないようにした時分割掛算
回路を提供することにある。
（発明の構成と効果）
」１記の目的を達成するために、この発明は、スイッチ
ング素子がオンからオフに変化したとき、速やかにその
出力側を接地電位に接続するように働くスイッチング素
子を追加し、従来のような微分信号が生じないようにし
たことを特徴とする。
ング素子がオンからオフに変化したとき、速やかにその
出力側を接地電位に接続するように働くスイッチング素
子を追加し、従来のような微分信号が生じないようにし
たことを特徴とする。
この構成によれば、スイッチング素子に浮遊容量があっ
ても有害な微分信号が生じなくなり、スイッチング素子
周期ＴＩ＋Ｔ２を充分小さくしても、高精度のｌト算動
作を実現することができる。
ても有害な微分信号が生じなくなり、スイッチング素子
周期ＴＩ＋Ｔ２を充分小さくしても、高精度のｌト算動
作を実現することができる。
（実施例の説明）
第４図はこの発明を適用した時分割掛算回路の構成例を
示す。第４図の回路において、パルス幅変調回路１．増
幅回路２おにび３．低域フィルタ５の構成は第１図に示
した従来のものと全く同じであり、同一部分に同一符号
な句してその説明は省略する。
示す。第４図の回路において、パルス幅変調回路１．増
幅回路２おにび３．低域フィルタ５の構成は第１図に示
した従来のものと全く同じであり、同一部分に同一符号
な句してその説明は省略する。
この発明１．１１力換回路４の構成に特徴を有する。
つまり、切操回路４が、上記増幅回路３の出力子「Ｙと
上４低域フィルタ５の入力側とを結ぶスイッチングＸ
ｒＡ Ｓ １ど、このスイッチング素子ＡＳ１の出力側
と接地電位点を結ぶスイッチング素子ＡＳ３と、上記増
幅回路２０出カーＥｖと上記低域フィルタ５の入力側と
を結ぶスイッチング素子ＡＳ２ど、このスイッチング素
子ＡＳ２の出力側と接地型１１°！点を結ぶスイッチン
グ素子ＡＳ４とを有し、スイッチング水子へ８１とＡＳ
４とが上記パルス幅変調回路１の出力桔）’３１）によ
り同時にオン・オフされ、スイッチング素子ＡＳ２とＡ
Ｓ３とが」−記（Ｐｉ舅りとは逆相の信号Ｃにより同時
にオン・オフ、＼れるように構成されていることを特徴
とする。
上４低域フィルタ５の入力側とを結ぶスイッチングＸ
ｒＡ Ｓ １ど、このスイッチング素子ＡＳ１の出力側
と接地電位点を結ぶスイッチング素子ＡＳ３と、上記増
幅回路２０出カーＥｖと上記低域フィルタ５の入力側と
を結ぶスイッチング素子ＡＳ２ど、このスイッチング素
子ＡＳ２の出力側と接地型１１°！点を結ぶスイッチン
グ素子ＡＳ４とを有し、スイッチング水子へ８１とＡＳ
４とが上記パルス幅変調回路１の出力桔）’３１）によ
り同時にオン・オフされ、スイッチング素子ＡＳ２とＡ
Ｓ３とが」−記（Ｐｉ舅りとは逆相の信号Ｃにより同時
にオン・オフ、＼れるように構成されていることを特徴
とする。
従って、スイッチング素子ΔＳ１がオンからオフに変化
すると、同時にスイッチング素子ＡＳ３がオフからオン
に変化し、スイッチング素子Ａｓ１の出力側を速やかに
Ｉ＆ Ｊ＋１１電位に引き落す。よつ９− て、スイッチング素子△Ｓ１の浮遊容ＭＣ１０の電荷放
電も１ｌｊｌ＠になされ、従来のような微分信号が生じ
て低域フィルタ５側に入力されるということがなくなる
。スイッチング素子ΔＳ２側の動作についても同様で、
スイッチング素子Δ８７１の働きで低域フィルタ５の抵
抗Ｒ７を通して従来のような微分信号が入力されるのを
防止する。
すると、同時にスイッチング素子ＡＳ３がオフからオン
に変化し、スイッチング素子Ａｓ１の出力側を速やかに
Ｉ＆ Ｊ＋１１電位に引き落す。よつ９− て、スイッチング素子△Ｓ１の浮遊容ＭＣ１０の電荷放
電も１ｌｊｌ＠になされ、従来のような微分信号が生じ
て低域フィルタ５側に入力されるということがなくなる
。スイッチング素子ΔＳ２側の動作についても同様で、
スイッチング素子Δ８７１の働きで低域フィルタ５の抵
抗Ｒ７を通して従来のような微分信号が入力されるのを
防止する。
なお、スイッチング索了ΔＳ１〜△Ｓ／ＩをＣ−ＭＯＳ
−ＦＥＴで構成し、また、シュミット回路Ｇ１およびイ
ンバータＧ２をＣ−ＭＯＳ−Ｉ Ｃで構成するのが望ま
しい。
−ＦＥＴで構成し、また、シュミット回路Ｇ１およびイ
ンバータＧ２をＣ−ＭＯＳ−Ｉ Ｃで構成するのが望ま
しい。
第１図は従来の時分割掛算回路を示す回路図、第２図は
第１図の回路の動作を示す波形図、第３図は第１図の回
路の問題点を示した波形図、第４図はこの発明を適用し
た時分割１１）算回路の構成を示す回路図である。 １・・・・・・・・・・・・・・・・・・・・・・・・
パルス幅変調回路２．３・・・・・・・・・・・・・・
・・・・増幅回路４・・・・・・・・・・・・・・・・
・・・・・・・・切換回路１０− ５・・・・・・・・・・・・・・・・・・・・・・・・
低Ｉ成フィルタΔＳ１〜Δ＋−”ｌ ４・・・・・・ス
イッヂング素子特許出願人 立石電機株式会社 １１− 第１図 ０ ロ ０ ℃ の℃
Φ
第１図の回路の動作を示す波形図、第３図は第１図の回
路の問題点を示した波形図、第４図はこの発明を適用し
た時分割１１）算回路の構成を示す回路図である。 １・・・・・・・・・・・・・・・・・・・・・・・・
パルス幅変調回路２．３・・・・・・・・・・・・・・
・・・・増幅回路４・・・・・・・・・・・・・・・・
・・・・・・・・切換回路１０− ５・・・・・・・・・・・・・・・・・・・・・・・・
低Ｉ成フィルタΔＳ１〜Δ＋−”ｌ ４・・・・・・ス
イッヂング素子特許出願人 立石電機株式会社 １１− 第１図 ０ ロ ０ ℃ の℃
Φ
Claims (1)
- （１）一方の入力信号Ｘに比例的にパルス幅が制御され
る周期的パルス列を出力するパルス幅変調回路と、他方
の入力信号Ｙに比例した正負逆極性の電圧＋Ｅｖおよび
−ＥＹを出力する増幅回路と、上記パルス幅変調回路の
出力に同期して上記増幅回路の出力＋ＥＹおよび−ＥＹ
を交互に切換えて低域フィルタに入力する切換回路とを
有し、上記低域フィルタで上記入力を平均化して上記２
つの入力信号ＸとＹの積に比例した出力を得る時分割掛
算回路において、 上記切換回路は、上記増幅回路の出力＋ＥＹと上記低域
フィルタの入力側とを結ぶスイッチング素子ＡＳ１と、
このスイッチング素子ＡＳ１の出力側と接地電位点を結
ぶスイッチング素子ＡＳ３と、上記増幅回路の出力−Ｅ
Ｙと上記低域フィルタの入力側とを結ぶスイッチング素
子ＡＳ２と、このスイッチング素子ＡＳ２の出力側と接
地電位点を結ぶスイッチング素子ＡＳ４とを有し、スイ
ッチング素子ＡＳＩとＡＳ４とが上記パルス幅変調回路
の出力信号すにより同時にオン・オフされ、スイッチン
グ素子ＡＳ２とＡＳ３とが上記信＠ｂとは逆相の信＠Ｃ
により同時にオン・オフされるように構成されているこ
とを特徴とする時分割掛算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23392582A JPS59116877A (ja) | 1982-12-23 | 1982-12-23 | 時分割掛算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23392582A JPS59116877A (ja) | 1982-12-23 | 1982-12-23 | 時分割掛算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59116877A true JPS59116877A (ja) | 1984-07-05 |
Family
ID=16962746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23392582A Pending JPS59116877A (ja) | 1982-12-23 | 1982-12-23 | 時分割掛算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59116877A (ja) |
-
1982
- 1982-12-23 JP JP23392582A patent/JPS59116877A/ja active Pending
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