JPS60236520A - 位相同期ループ - Google Patents
位相同期ループInfo
- Publication number
- JPS60236520A JPS60236520A JP60090469A JP9046985A JPS60236520A JP S60236520 A JPS60236520 A JP S60236520A JP 60090469 A JP60090469 A JP 60090469A JP 9046985 A JP9046985 A JP 9046985A JP S60236520 A JPS60236520 A JP S60236520A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- terminal
- switch
- capacity
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はスイッチと容量からなる位相比較器を用いる位
相同期ループ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ、
以下ＰＬＬと略記する）に関する。
相同期ループ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ、
以下ＰＬＬと略記する）に関する。
テレビジ曹ン信号処理装置等においては、入力信号に位
相同期した発振出力を得るためにＰＬＬがしばしば用い
られる。従来のＰＬＬは位相比較器に乗算器やディジタ
ル形位相比較器を用いており、これら″は多数のトラン
ジスタを使用し回路構成が複雑で消費電力も大きく、集
積化に適さないという難点があった。
相同期した発振出力を得るためにＰＬＬがしばしば用い
られる。従来のＰＬＬは位相比較器に乗算器やディジタ
ル形位相比較器を用いており、これら″は多数のトラン
ジスタを使用し回路構成が複雑で消費電力も大きく、集
積化に適さないという難点があった。
本発明は上記の欠点を解消し、構成が簡単で低消費電力
の集積化に適したＰＬＬを実現することを目的としたも
のである。
の集積化に適したＰＬＬを実現することを目的としたも
のである。
本発明においては上記目的を達成するため、スイッチと
容量により入力信号を標本化して位相比較を行ない、上
記容量に保持された位相差により、容量と抵抗の直列回
路で負帰還を施された演算増幅器を介して電圧制御発振
器（Ｖｏｌｔａｇｅ Ｃｏｎｔ−ｒｏｌｌｅｄ ０ｓｃ
ｉｌｌａｔｏｒ、以下ＶＣＯと略記する）を制御するよ
うに構成する。以下、図面を参照して本発明の詳細な説
明する。
容量により入力信号を標本化して位相比較を行ない、上
記容量に保持された位相差により、容量と抵抗の直列回
路で負帰還を施された演算増幅器を介して電圧制御発振
器（Ｖｏｌｔａｇｅ Ｃｏｎｔ−ｒｏｌｌｅｄ ０ｓｃ
ｉｌｌａｔｏｒ、以下ＶＣＯと略記する）を制御するよ
うに構成する。以下、図面を参照して本発明の詳細な説
明する。
第１図は本発明によるＰＬＬ回路の、入力信号に直流成
分が含まれない場合の回路の実施例を示し、端子１に加
えられた入力信号Ｖ１Ｎ−１４１、ＭＯＳトランジスタ
より構成されたスイッチ２が駆動されて端子３に接続さ
れたとき、容量４に入力信号電圧に対応した電圧の電荷
として蓄えられ、スイッチ２が切換わると端子５に伝え
られる。端子５に加えられた信号は、直列接続された抵
抗６と容量７を負帰還回路とする演算増幅器８の負側入
力端に加えられる。ここで、演算増幅器８の正側入力端
は接地されており、抵抗６．容量７．演算増幅器８はル
ープフィルタとして動作する。なお抵抗６は上記ループ
フィルタの高周波域にお龜する位相回転をなくし、ルー
プの安定性を確保するためのものである。演算増幅器８
の出力ζ±ＶＣＯ９へ加えられ、その出力信号Ｖ。６．
−１は端子ｌＯより送出される。
分が含まれない場合の回路の実施例を示し、端子１に加
えられた入力信号Ｖ１Ｎ−１４１、ＭＯＳトランジスタ
より構成されたスイッチ２が駆動されて端子３に接続さ
れたとき、容量４に入力信号電圧に対応した電圧の電荷
として蓄えられ、スイッチ２が切換わると端子５に伝え
られる。端子５に加えられた信号は、直列接続された抵
抗６と容量７を負帰還回路とする演算増幅器８の負側入
力端に加えられる。ここで、演算増幅器８の正側入力端
は接地されており、抵抗６．容量７．演算増幅器８はル
ープフィルタとして動作する。なお抵抗６は上記ループ
フィルタの高周波域にお龜する位相回転をなくし、ルー
プの安定性を確保するためのものである。演算増幅器８
の出力ζ±ＶＣＯ９へ加えられ、その出力信号Ｖ。６．
−１は端子ｌＯより送出される。
一方、出力信号Ｖ。ｕ、−１は分岐してＩ（−ス）ゲー
ト１１に加えられる。バーストゲ−）１１はテレビジー
ン信号のバースＦ期間中のみ信号Ｖ。Ｕ、−１をスイッ
チ切換＠号発生１１１２へ加える。なお、入力信号が７
に不連続なもの でなく連続信号の場合には、／り一ストゲー）１１は不
要である・ スイッチ切換信号発生器１２におり ′ｖｏｕｔ−ｔは第２図に示すように矩形波信号Ｖ。ｔ
ｌＴ−１’となり、モの立上りでパルス幅６丁、なる矩
形ノ＜Ｊレス信号へな、また立下りすなわちへからテだ
け遅れてパルス幅６丁２なる矩形ノくルス信号ヘナそれ
ぞれ発生する。なおスイッチ２は、パルス信号へ。
ト１１に加えられる。バーストゲ−）１１はテレビジー
ン信号のバースＦ期間中のみ信号Ｖ。Ｕ、−１をスイッ
チ切換＠号発生１１１２へ加える。なお、入力信号が７
に不連続なもの でなく連続信号の場合には、／り一ストゲー）１１は不
要である・ スイッチ切換信号発生器１２におり ′ｖｏｕｔ−ｔは第２図に示すように矩形波信号Ｖ。ｔ
ｌＴ−１’となり、モの立上りでパルス幅６丁、なる矩
形ノ＜Ｊレス信号へな、また立下りすなわちへからテだ
け遅れてパルス幅６丁２なる矩形ノくルス信号ヘナそれ
ぞれ発生する。なおスイッチ２は、パルス信号へ。
φの各ハイレベル時に接続状態となり、へがｌ＼イレベ
ルのときは端子３に接続され、φ、へがロー−ル ベルのときはオフとなり、へがノ＼イレベルのときは端
子５に接続される。６丁２．Δ−およびｆはφ１とへの
ハイレベルが重ならない範囲で特定の値とする必要はな
く、常に各一定値に保持されれば第１図において、入力
端子１に加えられた入力信号ｖ１Ｍ−１はスイッチ２に
より標本化され、容量４に電荷量Ｑと、して蓄えられる
。この場合１．第３図に示すようにもの立下りが、入力
信号ＶＩ Ｎ−１が負から正に転換する零線通過時点ｔ
、に合致すればＱ＝６となり、端子５に加えられる入力
も０となる。よって、演算増幅器８の出力電圧は変化せ
ず、従ってＶＣＯ９の出力にも変化はな５＜、結局系全
体として安定状態に保たれる。
ルのときは端子３に接続され、φ、へがロー−ル ベルのときはオフとなり、へがノ＼イレベルのときは端
子５に接続される。６丁２．Δ−およびｆはφ１とへの
ハイレベルが重ならない範囲で特定の値とする必要はな
く、常に各一定値に保持されれば第１図において、入力
端子１に加えられた入力信号ｖ１Ｍ−１はスイッチ２に
より標本化され、容量４に電荷量Ｑと、して蓄えられる
。この場合１．第３図に示すようにもの立下りが、入力
信号ＶＩ Ｎ−１が負から正に転換する零線通過時点ｔ
、に合致すればＱ＝６となり、端子５に加えられる入力
も０となる。よって、演算増幅器８の出力電圧は変化せ
ず、従ってＶＣＯ９の出力にも変化はな５＜、結局系全
体として安定状態に保たれる。
もし、パルスへが遅れてＱ＞０となれば演算増幅ｌ！８
の出力電圧は負の方向へ移動し、ＶＣＯ９の周波数は高
くなり、へ、へを進めさせる。また逆に％へが進んでＱ
（０となれば演算増幅器８の出力電圧は正の方向へ移動
し、ＶＣＯ９の周波数は低くなり、 ＄、、 ＊、を遅
らせる。従って、最初はφの位相すなわち入力信号ｖ１
Ｎ−１に対する出力信亀 号Ｖ。ＵＴ−１の位相に進み遅れがあっても、この位相
差は順次修正されて零となり、結局Ｑセ０の安定状態に
落ちつき、端子ｌに加えられた入力信号ｖ１Ｎ−□と端
子ｌＯから送出される出力信号Ｖ。ＬＩＴ−１とは位相
同期し、ＰＬＬとして動作する。
の出力電圧は負の方向へ移動し、ＶＣＯ９の周波数は高
くなり、へ、へを進めさせる。また逆に％へが進んでＱ
（０となれば演算増幅器８の出力電圧は正の方向へ移動
し、ＶＣＯ９の周波数は低くなり、 ＄、、 ＊、を遅
らせる。従って、最初はφの位相すなわち入力信号ｖ１
Ｎ−１に対する出力信亀 号Ｖ。ＵＴ−１の位相に進み遅れがあっても、この位相
差は順次修正されて零となり、結局Ｑセ０の安定状態に
落ちつき、端子ｌに加えられた入力信号ｖ１Ｎ−□と端
子ｌＯから送出される出力信号Ｖ。ＬＩＴ−１とは位相
同期し、ＰＬＬとして動作する。
次に、入力信号に直流分が含まれるときは直流分により
入力信号の位相がずれたように作用し、位相比較を行な
う上に誤差を生じる。このような場合にもＰＬＬとして
動作する回路の実施例を第４図に示す、同図において、
端子！、抵抗６．容量７．演算増幅器８ 、ＶＣＯ９、
端子１０．バーストゲ−）、ｊ ！、 、不イッチ切換
信号発生器１２゜およびスイッチ駆動用のパルス信号へ
、へは第１図のものと同じである。ただし１本実施例で
はスイッチ切換信号発生器１２′において、φ１とへの
立下りの位相差をほぼ１８０＠にすることが必要である
。
入力信号の位相がずれたように作用し、位相比較を行な
う上に誤差を生じる。このような場合にもＰＬＬとして
動作する回路の実施例を第４図に示す、同図において、
端子！、抵抗６．容量７．演算増幅器８ 、ＶＣＯ９、
端子１０．バーストゲ−）、ｊ ！、 、不イッチ切換
信号発生器１２゜およびスイッチ駆動用のパルス信号へ
、へは第１図のものと同じである。ただし１本実施例で
はスイッチ切換信号発生器１２′において、φ１とへの
立下りの位相差をほぼ１８０＠にすることが必要である
。
ＭＳ５図に示すように、入力値４＋ｖＩＮ−２がａなる
直流分を有し、かつ出力信号より得られたパルス信号へ
、へに対し図示のような位相差を有する場合、φの立・
下り時点の人力信号の振幅をｂとすると、入力信号ｖＩ
Ｎ−□のイーはａ十すとなる。これに対し、φ、の立下
りでの入力信号値は、φ、ともの位相が１８０°異なる
ので、ａ−ｂとなる。この関係を用いれば直流レベルの
除去が可能である。すなわち、東とへの各立下りでの入
力信号値の差をとれば直流分は打ち消し合って含まれな
いため。
直流分を有し、かつ出力信号より得られたパルス信号へ
、へに対し図示のような位相差を有する場合、φの立・
下り時点の人力信号の振幅をｂとすると、入力信号ｖＩ
Ｎ−□のイーはａ十すとなる。これに対し、φ、の立下
りでの入力信号値は、φ、ともの位相が１８０°異なる
ので、ａ−ｂとなる。この関係を用いれば直流レベルの
除去が可能である。すなわち、東とへの各立下りでの入
力信号値の差をとれば直流分は打ち消し合って含まれな
いため。
この差信号を演算増幅器に加えればよい。
第４図の回路では、ＭＯＳ）ランジスタよりなる４個の
スイッチおよび２個の容量により上記の作用を行なう。
スイッチおよび２個の容量により上記の作用を行なう。
すなわち１．パルス信号φのハイレベルの期間中、図示
のようにスイッチ２１は端子２５に、スイッチ２２は端
子２６に、スイッチ２３は端子２７に、スイッチ２４は
端子２８にそれぞれ接続され、ローレベルになると、ス
イッチはすべてオフとなる０次に、φのハイレベルの期
間中はφの場合とは反対にスイッチ２１は端子２９に、
スイッチ２２は端子３０に、スイッチ２３は端子３１に
、スイッチ２４は端子３２にそれぞれ接続され、ローレ
ベルになると、同じくスイッチはすべてオフとなる。
のようにスイッチ２１は端子２５に、スイッチ２２は端
子２６に、スイッチ２３は端子２７に、スイッチ２４は
端子２８にそれぞれ接続され、ローレベルになると、ス
イッチはすべてオフとなる０次に、φのハイレベルの期
間中はφの場合とは反対にスイッチ２１は端子２９に、
スイッチ２２は端子３０に、スイッチ２３は端子３１に
、スイッチ２４は端子３２にそれぞれ接続され、ローレ
ベルになると、同じくスイッチはすべてオフとなる。
これらのスイッチ動作により、まずφのハイレベル（図
示と反対のスイッチ位置）で容量３３は端子２９．３１
を介して入力信号により充電され、立下りでその時点の
入力信号値が容［１３３に蓄えられる０次に、φのハイ
レベル（図示のスイッチ位置）で容量３３に蓄えられた
電荷は極性を反転して端子２７に加えられが、同時に端
子２６により入力信号が容量３４を介して端子２８に加
わる。このため、φの立下り時点の入力信号値からちの
立下り時の入力信号値を減じたものが演算増幅器８に加
わることになり、入力信号に含まれた直流分は打ち消し
合い、その影響はなくなる。
示と反対のスイッチ位置）で容量３３は端子２９．３１
を介して入力信号により充電され、立下りでその時点の
入力信号値が容［１３３に蓄えられる０次に、φのハイ
レベル（図示のスイッチ位置）で容量３３に蓄えられた
電荷は極性を反転して端子２７に加えられが、同時に端
子２６により入力信号が容量３４を介して端子２８に加
わる。このため、φの立下り時点の入力信号値からちの
立下り時の入力信号値を減じたものが演算増幅器８に加
わることになり、入力信号に含まれた直流分は打ち消し
合い、その影響はなくなる。
かくして入力信号中の直流分に左右されないＰＬＬが得
られる。
られる。
なお上記第１図および第４図の回路において、ＶＣＯ９
の出力信号周波数が入力信号周波数のＮ倍（Ｎ：正の整
数）にする場合がある。このときは、ＶＣＯ９とバース
トゲ−）１１との間に分周器を設けて出力信号ｖ。ＵＴ
−１”０ＵＴ−２をＮ分周し、入力周波数と同一の周波
数をバーストゲ−）１１よりスイッチ切換信号発生器１
２に加えることができる。
の出力信号周波数が入力信号周波数のＮ倍（Ｎ：正の整
数）にする場合がある。このときは、ＶＣＯ９とバース
トゲ−）１１との間に分周器を設けて出力信号ｖ。ＵＴ
−１”０ＵＴ−２をＮ分周し、入力周波数と同一の周波
数をバーストゲ−）１１よりスイッチ切換信号発生器１
２に加えることができる。
以上説明したように本発明によるときは、スイッチと容
量により位相比較回路を構成し、ｖＣＯ出力により入力
信号を標本化することにより、簡単な構成で位相比較を
行なうことができ、上記スイッチをＭＯＳ）ランジスタ
技術により、ＭＯＳトランジスタで構成することにより
スイッチと同一工程により容量をも形成でき、さらにＭ
ＯＳ）ランジスタは高集積化が可能なことから小さなチ
ップ面積のＰＬＬを実現することができる。
量により位相比較回路を構成し、ｖＣＯ出力により入力
信号を標本化することにより、簡単な構成で位相比較を
行なうことができ、上記スイッチをＭＯＳ）ランジスタ
技術により、ＭＯＳトランジスタで構成することにより
スイッチと同一工程により容量をも形成でき、さらにＭ
ＯＳ）ランジスタは高集積化が可能なことから小さなチ
ップ面積のＰＬＬを実現することができる。
第１図および第４図は本発明の各実施例の回路を示す構
成図、第２図は出力信号とスイッチ駆動パルスφ、φと
の関係を示すタイムチャート、第２ ３図および第５図は入力信号とφ、φの関係を示 ２ すタイムチャートである。 ｌ・・・入力端子、２，２１，２２，２３．２４・」；
スイッチ、４，７，３３．３４・・・容量、６・・・抵
抗、８・・・演算増幅器、９・・・電圧制御発振器（Ｖ
ＣＯ）、１０・・・出力端子、１２・・・スイッチ切換
信号発生器。 矛 ｌ 図 オ え 凪 − を−論争 矛 ４ 図 矛 ５ 図 を−啼
成図、第２図は出力信号とスイッチ駆動パルスφ、φと
の関係を示すタイムチャート、第２ ３図および第５図は入力信号とφ、φの関係を示 ２ すタイムチャートである。 ｌ・・・入力端子、２，２１，２２，２３．２４・」；
スイッチ、４，７，３３．３４・・・容量、６・・・抵
抗、８・・・演算増幅器、９・・・電圧制御発振器（Ｖ
ＣＯ）、１０・・・出力端子、１２・・・スイッチ切換
信号発生器。 矛 ｌ 図 オ え 凪 − を−論争 矛 ４ 図 矛 ５ 図 を−啼
Claims (1)
- 互いに直列接続された抵抗と容量よりなる負帰還回路を
有する演算増幅器と、上記演算増幅器の出力を加えられ
出力端子との間に設けた電圧制御発振器と、上記電圧制
御発振器の出力信号を加えられ前記出力信号の位相が所
定値となったとき信号を出力するスイッチ切換信号発生
器と、上記信号により駆動されるスイッチならびに容量
よりなり入力端子より加えられる入力信号を標本化し上
記演算増幅器の負側入力端に加える手段とを具備するこ
とを特徴とする位相同期ループ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60090469A JPS60236520A (ja) | 1985-04-26 | 1985-04-26 | 位相同期ループ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60090469A JPS60236520A (ja) | 1985-04-26 | 1985-04-26 | 位相同期ループ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60236520A true JPS60236520A (ja) | 1985-11-25 |
Family
ID=13999453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60090469A Pending JPS60236520A (ja) | 1985-04-26 | 1985-04-26 | 位相同期ループ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60236520A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0390800A1 (en) * | 1987-11-18 | 1990-10-10 | Magellan Corp Australia | BUILT-IN PHASE LOCK LOOP. |
| WO2018140263A1 (en) * | 2017-01-25 | 2018-08-02 | Qualcomm Incorporated | Sampling phase-locked loop (pll) |
-
1985
- 1985-04-26 JP JP60090469A patent/JPS60236520A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0390800A1 (en) * | 1987-11-18 | 1990-10-10 | Magellan Corp Australia | BUILT-IN PHASE LOCK LOOP. |
| WO2018140263A1 (en) * | 2017-01-25 | 2018-08-02 | Qualcomm Incorporated | Sampling phase-locked loop (pll) |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7557622B2 (en) | Precision triangle waveform generator | |
| EP0829135B1 (en) | Phase shifting circuit and method for providing a phase shift | |
| US6614313B2 (en) | Precision oscillator circuits and methods with switched capacitor frequency control and frequency-setting resistor | |
| US3931588A (en) | Voltage controlled oscillator utilizing field effect transistors | |
| US6342817B1 (en) | Precision oscillator circuits and methods with switched capacitor frequency control and frequency-setting resistor | |
| US4675617A (en) | Stable voltage controlled oscillator | |
| KR101456966B1 (ko) | 비-중첩 클록 발생을 위한 방법 및 장치 | |
| US10523218B2 (en) | Track-and-hold charge pump and PLL | |
| KR20040015383A (ko) | 아날로그 ｆｉｒ 필터 | |
| JPH01129607A (ja) | 精密電圧−デューティサイクル・コンバータ及び低リプル高帯域幅電荷平衡復調器を含む絶縁増幅器 | |
| US4758801A (en) | Dynamic control system with switchable filter-function groups | |
| JPH06152399A (ja) | 電圧制御発振回路及び電圧制御発振方法 | |
| EP0534638B1 (en) | Low jitter clock phase adjust system | |
| JPH05211413A (ja) | 位相比較回路 | |
| CN111033274A (zh) | 低功率低占空比开关电容器分压器 | |
| JPS60236520A (ja) | 位相同期ループ | |
| Djemouai et al. | New circuit techniques based on a high performance frequency-to-voltage converter | |
| JP2890537B2 (ja) | 位相同期発振器 | |
| JPH1051272A (ja) | 同調制御方式 | |
| JPS62181523A (ja) | タイマ−回路 | |
| JP2862596B2 (ja) | 位相同期回路およびデジタル信号処理装置 | |
| JPH041384B2 (ja) | ||
| JPS59161119A (ja) | 位相比較器 | |
| JPH01117421A (ja) | 位相比較器 | |
| JPH02100509A (ja) | 発振回路 |