JPH0590922A - 二相クロツク発生回路 - Google Patents
二相クロツク発生回路Info
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- JPH0590922A JPH0590922A JP3273150A JP27315091A JPH0590922A JP H0590922 A JPH0590922 A JP H0590922A JP 3273150 A JP3273150 A JP 3273150A JP 27315091 A JP27315091 A JP 27315091A JP H0590922 A JPH0590922 A JP H0590922A
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Abstract
(57)【要約】
【目的】 トランジスタ製造時のロット間変動等により
生じるトランジスタの駆動能力のばらつきに起因するク
ロックスキューが生じない二相クロック発生回路。 【構成】 入力信号と同相の信号を出力する第１の差動
回路１ａと、入力信号と逆相の信号を出力する第２の差
動回路１ｂと、第２の論理回路６ｂの出力信号と前記第
１の差動回路１ａの出力信号を２入力とするＮＡＮＤ回
路またはＮＯＲ回路からなる第１の論理回路６ａと、こ
の第１の論理回路６ａの出力信号と前記第２の差動回路
１ｂの出力信号を２入力とするＮＡＮＤ回路またはＮＯ
Ｒ回路からなる第２の論理回路６ｂとから構成されてい
る。
生じるトランジスタの駆動能力のばらつきに起因するク
ロックスキューが生じない二相クロック発生回路。 【構成】 入力信号と同相の信号を出力する第１の差動
回路１ａと、入力信号と逆相の信号を出力する第２の差
動回路１ｂと、第２の論理回路６ｂの出力信号と前記第
１の差動回路１ａの出力信号を２入力とするＮＡＮＤ回
路またはＮＯＲ回路からなる第１の論理回路６ａと、こ
の第１の論理回路６ａの出力信号と前記第２の差動回路
１ｂの出力信号を２入力とするＮＡＮＤ回路またはＮＯ
Ｒ回路からなる第２の論理回路６ｂとから構成されてい
る。
Description
【０００１】
【産業上の利用分野】本発明は、二相クロック発生回路
に係り、とくにトランジスタの製造時の品質のバラツキ
により生じるクロックスキューを低減する二相クロック
発生回路に関する。
に係り、とくにトランジスタの製造時の品質のバラツキ
により生じるクロックスキューを低減する二相クロック
発生回路に関する。
【０００２】
【従来の技術】図４に従来例を示す。この図４の従来例
は入力信号を反転する第３のインバータ回路７ｃと、入
力信号と第２のＮＡＮＤ回路６ｂの出力信号を２入力と
する第１のＮＡＮＤ回路６ａと、第３のインバータ回路
７ｃの出力信号と第１のＮＡＮＤ回路６ａの出力信号を
２入力とする第２のＮＡＮＤ回路６ｂと、第１のＮＡＮ
Ｄ回路６ａの出力信号を反転する第１のインバータ回路
７ａと、第２のＮＡＮＤ回路６ｂの出力信号を反転する
第２のインバータ回路７ｂとを備えている。
は入力信号を反転する第３のインバータ回路７ｃと、入
力信号と第２のＮＡＮＤ回路６ｂの出力信号を２入力と
する第１のＮＡＮＤ回路６ａと、第３のインバータ回路
７ｃの出力信号と第１のＮＡＮＤ回路６ａの出力信号を
２入力とする第２のＮＡＮＤ回路６ｂと、第１のＮＡＮ
Ｄ回路６ａの出力信号を反転する第１のインバータ回路
７ａと、第２のＮＡＮＤ回路６ｂの出力信号を反転する
第２のインバータ回路７ｂとを備えている。
【０００３】次に、上記従来例の動作について図５を用
いて説明する。
いて説明する。
【０００４】（１）入力信号が「Ｈレベル」のときは、
第３のインバータ回路７ｃの出力信号は「Ｌレベル」と
なり、第２のＮＡＮＤ回路６ｂの出力信号は「Ｈレベ
ル」となり、第１のＮＡＮＤ回路６ａの出力信号は「Ｌ
レベル」となり、第１のインバータ回路７ａの出力信号
は「Ｈレベル」となり、第２のインバータ回路７ｂの出
力信号は「Ｌレベル」となる。
第３のインバータ回路７ｃの出力信号は「Ｌレベル」と
なり、第２のＮＡＮＤ回路６ｂの出力信号は「Ｈレベ
ル」となり、第１のＮＡＮＤ回路６ａの出力信号は「Ｌ
レベル」となり、第１のインバータ回路７ａの出力信号
は「Ｈレベル」となり、第２のインバータ回路７ｂの出
力信号は「Ｌレベル」となる。
【０００５】（２）入力信号が「Ｈレベル」から「Ｌレ
ベル」になると、第１のＮＡＮＤ回路６ａの出力信号は
「Ｈレベル」になり、第１のインバータ回路７ａの出力
信号は「Ｌレベル」になる。また、第２のＮＡＮＤ回路
６ｂの入力信号が２入力とも「Ｈレベル」になるので、
ＮＡＮＤ回路一段分の遅延時間後に第２のＮＡＮＤ回路
６ｂの出力信号は「Ｌレベル」となり、そして第２のイ
ンバータ回路７ｂの出力信号が「Ｈレベル」になる。
ベル」になると、第１のＮＡＮＤ回路６ａの出力信号は
「Ｈレベル」になり、第１のインバータ回路７ａの出力
信号は「Ｌレベル」になる。また、第２のＮＡＮＤ回路
６ｂの入力信号が２入力とも「Ｈレベル」になるので、
ＮＡＮＤ回路一段分の遅延時間後に第２のＮＡＮＤ回路
６ｂの出力信号は「Ｌレベル」となり、そして第２のイ
ンバータ回路７ｂの出力信号が「Ｈレベル」になる。
【０００６】（３）入力信号が「Ｌレベル」から「Ｈレ
ベル」になると、第２のＮＡＮＤ回路６ｂの出力信号は
「Ｈレベル」となり、第２のインバータ回路７ｂの出力
信号は「Ｌレベル」になる。また、ＮＡＮＤ回路一段分
の遅延時間後に第１のＮＡＮＤ回路６ａの出力信号は
「Ｌレベル」になり、そして第１のインバータ回路７ａ
の出力信号が「Ｈレベル」になる。
ベル」になると、第２のＮＡＮＤ回路６ｂの出力信号は
「Ｈレベル」となり、第２のインバータ回路７ｂの出力
信号は「Ｌレベル」になる。また、ＮＡＮＤ回路一段分
の遅延時間後に第１のＮＡＮＤ回路６ａの出力信号は
「Ｌレベル」になり、そして第１のインバータ回路７ａ
の出力信号が「Ｈレベル」になる。
【０００７】従って、図５に示されるように第１のイン
バータ回路７ａの出力信号と第２のインバータ回路７ｂ
の出力信号は、それぞれ重なりのない出力信号となる。
バータ回路７ａの出力信号と第２のインバータ回路７ｂ
の出力信号は、それぞれ重なりのない出力信号となる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来例においては、入力信号の立ち上がり時間と立ち下が
り時間がずれると、第１のインバータ回路７ａの出力信
号と第２のインバータ回路７ｂの出力信号間のスキュー
が増加するという不都合があった。また、第１のインバ
ータ回路７ａの出力信号波形と第２のインバータ回路７
ｂの出力信号波形は同じではなく、第１のインバータ回
路７ａの出力信号パルス幅は第２のインバータ回路７ｂ
の出力信号パルス幅よりも第３のインバータ回路７ｃの
遅延時間だけ小さくなるという問題もあった。
来例においては、入力信号の立ち上がり時間と立ち下が
り時間がずれると、第１のインバータ回路７ａの出力信
号と第２のインバータ回路７ｂの出力信号間のスキュー
が増加するという不都合があった。また、第１のインバ
ータ回路７ａの出力信号波形と第２のインバータ回路７
ｂの出力信号波形は同じではなく、第１のインバータ回
路７ａの出力信号パルス幅は第２のインバータ回路７ｂ
の出力信号パルス幅よりも第３のインバータ回路７ｃの
遅延時間だけ小さくなるという問題もあった。
【０００９】
【発明の目的】本発明の目的は、かかる従来例の有する
不都合を改善し、とくにトランジスタ製造時のロット間
変動等により生じるトランジスタの駆動能力のばらつき
に起因するクロックスキューが生じない二相クロック発
生回路を提供することにある。
不都合を改善し、とくにトランジスタ製造時のロット間
変動等により生じるトランジスタの駆動能力のばらつき
に起因するクロックスキューが生じない二相クロック発
生回路を提供することにある。
【００１０】
【課題を解決するための手段】そこで、本発明では、入
力信号と同相の信号を出力する第１の差動回路と、入力
信号と逆相の信号を出力する第２の差動回路と、第２の
論理回路の出力信号と前記第１の差動回路の出力信号を
２入力とするＮＡＮＤ回路またはＮＯＲ回路からなる第
１の論理回路と、この第１の論理回路の出力信号と前記
第２の差動回路の出力信号を２入力とするＮＡＮＤ回路
またはＮＯＲ回路からなる第２の論理回路とを具備する
という構成を採っている。これによって前述した目的を
達成しようとするものである。
力信号と同相の信号を出力する第１の差動回路と、入力
信号と逆相の信号を出力する第２の差動回路と、第２の
論理回路の出力信号と前記第１の差動回路の出力信号を
２入力とするＮＡＮＤ回路またはＮＯＲ回路からなる第
１の論理回路と、この第１の論理回路の出力信号と前記
第２の差動回路の出力信号を２入力とするＮＡＮＤ回路
またはＮＯＲ回路からなる第２の論理回路とを具備する
という構成を採っている。これによって前述した目的を
達成しようとするものである。
【００１１】
【作用】第１の入力端子に基準電圧を、第２の入力端子
に基準電圧よりも低い電圧が入力されると、第１の差動
回路から「Ｈレベル」信号が、第２の差動回路から「Ｌ
レベル」信号が出力される。すると、第１のＮＡＮＤ回
路からは直ちに「Ｈレベル」信号が出力されるが、第２
のＮＡＮＤ回路からはＮＡＮＤ回路１段分の遅延時間後
に「Ｌレベル」信号が出力される。次に、第２の入力端
子に基準電圧よりも高い電圧が入力されると、第１の差
動回路から「Ｌレベル」信号が、第２の差動回路から
「Ｈレベル」信号が出力される。すると、第２のＮＡＮ
Ｄ回路からは直ちに「Ｈレベル」信号が出力されるが、
第１のＮＡＮＤ回路からはＮＡＮＤ回路１段分の遅延時
間後に「Ｌレベル」信号が出力される。
に基準電圧よりも低い電圧が入力されると、第１の差動
回路から「Ｈレベル」信号が、第２の差動回路から「Ｌ
レベル」信号が出力される。すると、第１のＮＡＮＤ回
路からは直ちに「Ｈレベル」信号が出力されるが、第２
のＮＡＮＤ回路からはＮＡＮＤ回路１段分の遅延時間後
に「Ｌレベル」信号が出力される。次に、第２の入力端
子に基準電圧よりも高い電圧が入力されると、第１の差
動回路から「Ｌレベル」信号が、第２の差動回路から
「Ｈレベル」信号が出力される。すると、第２のＮＡＮ
Ｄ回路からは直ちに「Ｈレベル」信号が出力されるが、
第１のＮＡＮＤ回路からはＮＡＮＤ回路１段分の遅延時
間後に「Ｌレベル」信号が出力される。
【００１２】
【発明の実施例】以下、本発明の一実施例を図１ないし
図３に基づいて説明する。
図３に基づいて説明する。
【００１３】第１の実施例を図１に示す。図１の実施例
は、基準電圧を入力する第１の入力端子５ａと、基準電
圧を中心にして増減する電圧を入力する第２の入力端子
５ｂと、これら第１の入力端子５ａと第２の入力端子５
ｂからの信号を入力とし第２の入力端子５ｂからの入力
信号レベルが第１の入力端子５ａの基準電圧よりも低い
ときは「Ｈレベル」を出力し第２の入力端子５ｂからの
入力信号レベルが第１の入力端子５ａの基準電圧よりも
高いときは「Ｌレベル」を出力する第１のミラー型セン
スアンプ１ａと、第１の入力端子５ａと第２の入力端子
５ｂからの信号を入力とし第２の入力端子５ｂからの入
力信号レベルが第１の入力端子５ａの基準電圧よりも低
いときは「Ｌレベル」を出力し第２の入力端子５ｂから
の入力信号レベルが第１の入力端子５ａの基準電圧より
も高いときは「Ｈレベル」を出力する第２のミラー型セ
ンスアンプ１ｂと、第２のミラー型センスアンプ１ｂの
出力信号と第２のＮＡＮＤ回路６ｂの出力信号を２入力
とする第１のＮＡＮＤ回路６ａと、第１のミラー型セン
スアンプ１ａの出力信号と第１のＮＡＮＤ回路６ａの出
力信号を２入力とする第２のＮＡＮＤ回路６ｂと、第１
のＮＡＮＤ回路６ａの出力信号を反転する第１のインバ
ータ回路７ａと、第２のＮＡＮＤ回路６ｂの出力信号を
反転する第２のインバータ回路７ｂとから構成されてい
る。
は、基準電圧を入力する第１の入力端子５ａと、基準電
圧を中心にして増減する電圧を入力する第２の入力端子
５ｂと、これら第１の入力端子５ａと第２の入力端子５
ｂからの信号を入力とし第２の入力端子５ｂからの入力
信号レベルが第１の入力端子５ａの基準電圧よりも低い
ときは「Ｈレベル」を出力し第２の入力端子５ｂからの
入力信号レベルが第１の入力端子５ａの基準電圧よりも
高いときは「Ｌレベル」を出力する第１のミラー型セン
スアンプ１ａと、第１の入力端子５ａと第２の入力端子
５ｂからの信号を入力とし第２の入力端子５ｂからの入
力信号レベルが第１の入力端子５ａの基準電圧よりも低
いときは「Ｌレベル」を出力し第２の入力端子５ｂから
の入力信号レベルが第１の入力端子５ａの基準電圧より
も高いときは「Ｈレベル」を出力する第２のミラー型セ
ンスアンプ１ｂと、第２のミラー型センスアンプ１ｂの
出力信号と第２のＮＡＮＤ回路６ｂの出力信号を２入力
とする第１のＮＡＮＤ回路６ａと、第１のミラー型セン
スアンプ１ａの出力信号と第１のＮＡＮＤ回路６ａの出
力信号を２入力とする第２のＮＡＮＤ回路６ｂと、第１
のＮＡＮＤ回路６ａの出力信号を反転する第１のインバ
ータ回路７ａと、第２のＮＡＮＤ回路６ｂの出力信号を
反転する第２のインバータ回路７ｂとから構成されてい
る。
【００１４】ここで、各ミラー型センスアンプはＰチャ
ネルＭＯＳトランジスタとＮチャネルＭＯＳトランジス
タとから構成されるＣＭＯＳ回路である。
ネルＭＯＳトランジスタとＮチャネルＭＯＳトランジス
タとから構成されるＣＭＯＳ回路である。
【００１５】次に、第１の実施例の動作について説明す
る。
る。
【００１６】（１）第１の入力端子５ａに基準電圧を入
力し、第２の入力端子５ｂに基準電圧よりも低い電圧を
入力する。
力し、第２の入力端子５ｂに基準電圧よりも低い電圧を
入力する。
【００１７】（２）第１のミラー型センスアンプ１ａか
ら「Ｈレベル」信号が、第２のミラー型センスアンプ１
ｂから「Ｌレベル」信号が出力される。
ら「Ｈレベル」信号が、第２のミラー型センスアンプ１
ｂから「Ｌレベル」信号が出力される。
【００１８】（３）第１のＮＡＮＤ回路６ａから直ちに
「Ｈレベル」信号が出力され、そして、第１のインバー
タ回路７ａから「Ｌレベル」信号が出力される。
「Ｈレベル」信号が出力され、そして、第１のインバー
タ回路７ａから「Ｌレベル」信号が出力される。
【００１９】（４）第２のＮＡＮＤ回路６ｂからＮＡＮ
Ｄ回路１段分の遅延時間後に「Ｌレベル」信号が出力さ
れ、そして、第２のインバータ回路７ｂから「Ｈレベ
ル」信号が出力される。
Ｄ回路１段分の遅延時間後に「Ｌレベル」信号が出力さ
れ、そして、第２のインバータ回路７ｂから「Ｈレベ
ル」信号が出力される。
【００２０】（６）第２の入力端子５ｂに基準電圧より
も高い電圧を入力する。
も高い電圧を入力する。
【００２１】（７）第１のミラー型センスアンプ１ａか
ら「Ｌレベル」信号が、第２のミラー型センスアンプ１
ｂから「Ｈレベル」信号が出力される。
ら「Ｌレベル」信号が、第２のミラー型センスアンプ１
ｂから「Ｈレベル」信号が出力される。
【００２２】（８）第２のＮＡＮＤ回路６ｂから直ちに
「Ｈレベル」信号が出力され、そして、第２のインバー
タ回路７ｂから「Ｌレベル」信号が出力される。
「Ｈレベル」信号が出力され、そして、第２のインバー
タ回路７ｂから「Ｌレベル」信号が出力される。
【００２３】（９）第１のＮＡＮＤ回路６ａからＮＡＮ
Ｄ回路１段分の遅延時間後に「Ｌレベル」信号が出力さ
れ、そして、第１のインバータ回路７ａから「Ｈレベ
ル」信号が出力される。
Ｄ回路１段分の遅延時間後に「Ｌレベル」信号が出力さ
れ、そして、第１のインバータ回路７ａから「Ｈレベ
ル」信号が出力される。
【００２４】このように、第１のミラー型センスアンプ
１ａと第２のミラー型センスアンプ１ｂの出力信号の立
ち下がりにより、第１のインバータ回路７ａと第２のイ
ンバータ回路７ｂの出力信号が変化し、第１のミラー型
センスアンプ１ａと第２のミラー型センスアンプ１ｂの
出力信号の立ち下がり時間は影響しなくなる。
１ａと第２のミラー型センスアンプ１ｂの出力信号の立
ち下がりにより、第１のインバータ回路７ａと第２のイ
ンバータ回路７ｂの出力信号が変化し、第１のミラー型
センスアンプ１ａと第２のミラー型センスアンプ１ｂの
出力信号の立ち下がり時間は影響しなくなる。
【００２５】また、第１のインバータ回路７ａと第２の
インバータ回路７ｂの出力信号波形すなわち、クロック
パルス幅も等しくなる。
インバータ回路７ｂの出力信号波形すなわち、クロック
パルス幅も等しくなる。
【００２６】本実施例において、第１のＮＡＮＤ回路６
ａおよび第２のＮＡＮＤ回路６ｂをそれぞれＮＯＲ回路
と置き換えても同様に機能することができる。
ａおよび第２のＮＡＮＤ回路６ｂをそれぞれＮＯＲ回路
と置き換えても同様に機能することができる。
【００２７】次に、第２の実施例を図２に示す。
【００２８】図２の実施例は、それぞれ逆相の信号を入
力する第３の入力端子５ｃと第４の入力端子５ｄと、第
３の入力端子５ｃから入力される信号と同期し２分の１
の周波数を持つ信号を入力する第５の入力端子５ｅと、
第４の入力端子５ｄから入力される信号と同期し２分の
１の周波数を持つ信号を入力する第６の入力端子５ｆ
と、第３の入力端子５ｃと第４の入力端子５ｄからの信
号を入力し第３の入力端子５ｃからの信号レベルが第４
の入力端子５ｄからの信号レベルよりも高いときは「Ｈ
レベル」を第３の入力端子５ｃからの信号レベルが第４
の入力端子５ｄからの信号レベルよりも低いときは「Ｌ
レベル」を出力する第３のミラー型センスアンプ１ｃと
を備えている。
力する第３の入力端子５ｃと第４の入力端子５ｄと、第
３の入力端子５ｃから入力される信号と同期し２分の１
の周波数を持つ信号を入力する第５の入力端子５ｅと、
第４の入力端子５ｄから入力される信号と同期し２分の
１の周波数を持つ信号を入力する第６の入力端子５ｆ
と、第３の入力端子５ｃと第４の入力端子５ｄからの信
号を入力し第３の入力端子５ｃからの信号レベルが第４
の入力端子５ｄからの信号レベルよりも高いときは「Ｈ
レベル」を第３の入力端子５ｃからの信号レベルが第４
の入力端子５ｄからの信号レベルよりも低いときは「Ｌ
レベル」を出力する第３のミラー型センスアンプ１ｃと
を備えている。
【００２９】更に、第５の入力端子５ｅと第６の入力端
子５ｆからの信号を入力し第５の入力端子５ｅからの信
号レベルが第６の入力端子５ｆからの信号レベルよりも
高いときは「Ｈレベル」を第５の入力端子５ｅからの信
号レベルが第６の入力端子５ｆからの信号レベルよりも
低いときは「Ｌレベル」を出力する第４のミラー型セン
スアンプ１ｄと、第５の入力端子５ｅと第６の入力端子
５ｆからの信号を入力し第５の入力端子５ｅからの信号
レベルが第６の入力端子５ｆからの信号レベルよりも高
いときは「Ｌレベル」を第５の入力端子５ｅからの信号
レベルが第６の入力端子５ｆからの信号レベルよりも低
いときは「Ｈレベル」を出力する第５のミラー型センス
アンプ１ｅとを備えている。
子５ｆからの信号を入力し第５の入力端子５ｅからの信
号レベルが第６の入力端子５ｆからの信号レベルよりも
高いときは「Ｈレベル」を第５の入力端子５ｅからの信
号レベルが第６の入力端子５ｆからの信号レベルよりも
低いときは「Ｌレベル」を出力する第４のミラー型セン
スアンプ１ｄと、第５の入力端子５ｅと第６の入力端子
５ｆからの信号を入力し第５の入力端子５ｅからの信号
レベルが第６の入力端子５ｆからの信号レベルよりも高
いときは「Ｌレベル」を第５の入力端子５ｅからの信号
レベルが第６の入力端子５ｆからの信号レベルよりも低
いときは「Ｈレベル」を出力する第５のミラー型センス
アンプ１ｅとを備えている。
【００３０】また、第５のミラー型センスアンプ１ｅの
出力信号により第３のミラー型センスアンプ１ｃの出力
信号を２分の１に分周しデューティ比５０％の信号にす
る第１の分周回路２ａと、第４のミラー型センスアンプ
１ｄの出力信号により第３のミラー型センスアンプ１ｃ
の出力信号を２分の１に分周しデューティ比５０％の信
号にする第２の分周回路２ｂと、第１の分周回路２ａの
出力信号と第２のＮＡＮＤ回路６ｂの出力信号を２入力
とする第１のＮＡＮＤ回路６ａと、第２の分周回路２ｂ
の出力信号と第１のＮＡＮＤ回路６ａの出力信号を２入
力とする第２のＮＡＮＤ回路６ｂと、第１のＮＡＮＤ回
路６ａの出力信号を反転する第１のインバータ回路７ａ
と、第２のＮＡＮＤ回路６ｂの出力信号を反転する第２
のインバータ回路７ｂとから構成されている。
出力信号により第３のミラー型センスアンプ１ｃの出力
信号を２分の１に分周しデューティ比５０％の信号にす
る第１の分周回路２ａと、第４のミラー型センスアンプ
１ｄの出力信号により第３のミラー型センスアンプ１ｃ
の出力信号を２分の１に分周しデューティ比５０％の信
号にする第２の分周回路２ｂと、第１の分周回路２ａの
出力信号と第２のＮＡＮＤ回路６ｂの出力信号を２入力
とする第１のＮＡＮＤ回路６ａと、第２の分周回路２ｂ
の出力信号と第１のＮＡＮＤ回路６ａの出力信号を２入
力とする第２のＮＡＮＤ回路６ｂと、第１のＮＡＮＤ回
路６ａの出力信号を反転する第１のインバータ回路７ａ
と、第２のＮＡＮＤ回路６ｂの出力信号を反転する第２
のインバータ回路７ｂとから構成されている。
【００３１】各ミラー型センスアンプは、ＰチャネルＭ
ＯＳトランジスタとＮチャネルＭＯＳトランジスタとか
ら構成されるＣＭＯＳ回路である。
ＯＳトランジスタとＮチャネルＭＯＳトランジスタとか
ら構成されるＣＭＯＳ回路である。
【００３２】ここで、第１の分周回路２ａは、第３のミ
ラー型センスアンプ１ｃの出力信号をクロック端子入力
としクロック端子入力された信号を２分の１に分周し出
力する第１のフリップフロップ回路４ａと、第１のフリ
ップフロップ回路４ａの−Ｑ出力と第５のミラー型セン
スアンプ１ｅの出力信号との論理積をとり第１のフリッ
プフロップ回路４ａのセット端子Ｄに出力する第１のＡ
ＮＤ回路３ａとから構成されている。
ラー型センスアンプ１ｃの出力信号をクロック端子入力
としクロック端子入力された信号を２分の１に分周し出
力する第１のフリップフロップ回路４ａと、第１のフリ
ップフロップ回路４ａの−Ｑ出力と第５のミラー型セン
スアンプ１ｅの出力信号との論理積をとり第１のフリッ
プフロップ回路４ａのセット端子Ｄに出力する第１のＡ
ＮＤ回路３ａとから構成されている。
【００３３】また、第２の分周回路２ｂは、第３のミラ
ー型センスアンプ１ｃの出力信号をクロック端子入力と
しクロック端子入力された信号を２分の１に分周し出力
する第２のフリップフロップ回路４ｂと、第２のフリッ
プフロップ回路４ｂの−Ｑ出力と第４のミラー型センス
アンプ１ｄの出力信号との論理積をとり第２のフリップ
フロップ回路４ｂのセット端子Ｄに出力する第２のＡＮ
Ｄ回路３ｂとから構成されている。
ー型センスアンプ１ｃの出力信号をクロック端子入力と
しクロック端子入力された信号を２分の１に分周し出力
する第２のフリップフロップ回路４ｂと、第２のフリッ
プフロップ回路４ｂの−Ｑ出力と第４のミラー型センス
アンプ１ｄの出力信号との論理積をとり第２のフリップ
フロップ回路４ｂのセット端子Ｄに出力する第２のＡＮ
Ｄ回路３ｂとから構成されている。
【００３４】各フリップフロップ回路では、クロック端
子入力された信号の立ち上がり時に、セット端子Ｄ入力
された信号が「Ｈレベル」であればＱ出力端子から「Ｈ
レベル」信号を出力し、クロック端子入力された信号の
立ち上がり時に、セット端子Ｄ入力された信号が「Ｌレ
ベル」であればＱ出力端子から「Ｌレベル」信号を出力
する。
子入力された信号の立ち上がり時に、セット端子Ｄ入力
された信号が「Ｈレベル」であればＱ出力端子から「Ｈ
レベル」信号を出力し、クロック端子入力された信号の
立ち上がり時に、セット端子Ｄ入力された信号が「Ｌレ
ベル」であればＱ出力端子から「Ｌレベル」信号を出力
する。
【００３５】次に、第２の実施例の動作について図３を
用いて説明する。
用いて説明する。
【００３６】（１）第３の入力端子６ｃと第４の入力端
子６ｄにそれぞれお互いに逆相となるような信号を一定
周波数で入力する。
子６ｄにそれぞれお互いに逆相となるような信号を一定
周波数で入力する。
【００３７】（２）第３の入力端子５ｃから入力される
信号と同期し２分の１の周波数を持つ信号を第５の入力
端子５ｅから入力する。
信号と同期し２分の１の周波数を持つ信号を第５の入力
端子５ｅから入力する。
【００３８】（３）第４の入力端子５ｄから入力される
信号と同期し２分の１の周波数を持つ信号を第６の入力
端子５ｆから入力する。
信号と同期し２分の１の周波数を持つ信号を第６の入力
端子５ｆから入力する。
【００３９】（４）第３のミラー型センスアンプ１ｃか
ら図３に示されるように入力信号と同一周波数を有する
信号が出力される。
ら図３に示されるように入力信号と同一周波数を有する
信号が出力される。
【００４０】（５）第４のミラー型センスアンプ１ｄか
ら図３に示されるように第３のミラー型センスアンプ１
ｃの出力信号に同期し、入力信号と同一周波数すなわち
第３のミラー型センスアンプ１ｃの出力信号の２分の１
の周波数を持ち、第３のミラー型センスアンプ１ｃの出
力信号と逆相の信号が出力される。
ら図３に示されるように第３のミラー型センスアンプ１
ｃの出力信号に同期し、入力信号と同一周波数すなわち
第３のミラー型センスアンプ１ｃの出力信号の２分の１
の周波数を持ち、第３のミラー型センスアンプ１ｃの出
力信号と逆相の信号が出力される。
【００４１】（６）第５のミラー型センスアンプ１ｅか
ら図３に示されるように第３のミラー型センスアンプ１
ｃの出力信号に同期し、入力信号と同一周波数すなわち
第３のミラー型センスアンプ１ｃの出力信号の２分の１
の周波数を持ち、第４のミラー型センスアンプ１ｄの出
力信号と逆相すなわち第３のミラー型センスアンプ１ｃ
の出力信号と同相の信号が出力される。
ら図３に示されるように第３のミラー型センスアンプ１
ｃの出力信号に同期し、入力信号と同一周波数すなわち
第３のミラー型センスアンプ１ｃの出力信号の２分の１
の周波数を持ち、第４のミラー型センスアンプ１ｄの出
力信号と逆相すなわち第３のミラー型センスアンプ１ｃ
の出力信号と同相の信号が出力される。
【００４２】（７）第１の分周回路２ａでは、第５のミ
ラー型センスアンプ１ｅからの「Ｈレベル」信号により
第３のミラー型センスアンプ１ｃの出力信号が２分の１
に分周されデューティ比５０％の信号になる。
ラー型センスアンプ１ｅからの「Ｈレベル」信号により
第３のミラー型センスアンプ１ｃの出力信号が２分の１
に分周されデューティ比５０％の信号になる。
【００４３】（８）第２の分周回路２ｂでは、第４のミ
ラー型センスアンプ１ｄからの「Ｈレベル」信号により
第３のミラー型センスアンプ１ｃの出力信号が２分の１
に分周されデューティ比５０％の信号になる。ここで、
第４のミラー型センスアンプ１ｄの出力信号は第５のミ
ラー型センスアンプ１ｅの出力信号と逆相なので、図３
に示されるように、第２の分周回路２ｂの出力信号と第
１の分周回路２ａの出力信号はお互いに逆相となる。
ラー型センスアンプ１ｄからの「Ｈレベル」信号により
第３のミラー型センスアンプ１ｃの出力信号が２分の１
に分周されデューティ比５０％の信号になる。ここで、
第４のミラー型センスアンプ１ｄの出力信号は第５のミ
ラー型センスアンプ１ｅの出力信号と逆相なので、図３
に示されるように、第２の分周回路２ｂの出力信号と第
１の分周回路２ａの出力信号はお互いに逆相となる。
【００４４】（９）第１の分周回路２ａの出力信号が
「Ｈレベル」、第２の分周回路２ｂの出力信号が「Ｌレ
ベル」のときは、第１のＮＡＮＤ回路６ａの出力信号は
「Ｌレベル」となり、第１のインバータ回路７ａの出力
信号は「Ｈレベル」となる。一方、第２のＮＡＮＤ回路
６ｂの出力信号は「Ｈレベル」となり、第２のインバー
タ回路７ｂの出力信号は「Ｌレベル」となる。
「Ｈレベル」、第２の分周回路２ｂの出力信号が「Ｌレ
ベル」のときは、第１のＮＡＮＤ回路６ａの出力信号は
「Ｌレベル」となり、第１のインバータ回路７ａの出力
信号は「Ｈレベル」となる。一方、第２のＮＡＮＤ回路
６ｂの出力信号は「Ｈレベル」となり、第２のインバー
タ回路７ｂの出力信号は「Ｌレベル」となる。
【００４５】（１０）第１の分周回路２ａの出力信号が
「Ｌレベル」、第２の分周回路２ｂの出力信号が「Ｈレ
ベル」になると、即座に第１のＮＡＮＤ回路６ａの出力
信号は「Ｈレベル」となり、第１のインバータ回路７ａ
の出力信号は「Ｌレベル」となる。一方、第２のＮＡＮ
Ｄ回路６ｂの出力信号はＮＡＮＤ回路１段分の遅延時間
後に「Ｌレベル」となり、第２のインバータ回路７ｂの
出力信号は「Ｈレベル」となる。
「Ｌレベル」、第２の分周回路２ｂの出力信号が「Ｈレ
ベル」になると、即座に第１のＮＡＮＤ回路６ａの出力
信号は「Ｈレベル」となり、第１のインバータ回路７ａ
の出力信号は「Ｌレベル」となる。一方、第２のＮＡＮ
Ｄ回路６ｂの出力信号はＮＡＮＤ回路１段分の遅延時間
後に「Ｌレベル」となり、第２のインバータ回路７ｂの
出力信号は「Ｈレベル」となる。
【００４６】（１１）さらに、第１の分周回路２ａの出
力信号が「Ｈレベル」、第２の分周回路２ｂの出力信号
が「Ｌレベル」になると、第２のＮＡＮＤ回路６ｂの出
力信号は即座に「Ｈレベル」となり、第２のインバータ
回路７ｂの出力信号は「Ｌレベル」となる。一方、第１
のＮＡＮＤ回路６ａの出力信号はＮＡＮＤ回路１段分の
遅延時間後に「Ｌレベル」となり、第１のインバータ回
路７ａの出力信号は「Ｈレベル」となる。
力信号が「Ｈレベル」、第２の分周回路２ｂの出力信号
が「Ｌレベル」になると、第２のＮＡＮＤ回路６ｂの出
力信号は即座に「Ｈレベル」となり、第２のインバータ
回路７ｂの出力信号は「Ｌレベル」となる。一方、第１
のＮＡＮＤ回路６ａの出力信号はＮＡＮＤ回路１段分の
遅延時間後に「Ｌレベル」となり、第１のインバータ回
路７ａの出力信号は「Ｈレベル」となる。
【００４７】本実施例において、第１のＮＡＮＤ回路６
ａおよび第２のＮＡＮＤ回路６ｂをそれぞれＮＯＲ回路
と置き換えても同様に機能することができる。
ａおよび第２のＮＡＮＤ回路６ｂをそれぞれＮＯＲ回路
と置き換えても同様に機能することができる。
【００４８】第１の実施例では、入力信号のデューティ
比が変化すれば、第１のインバータ回路７ａと第２のイ
ンバータ回路７ｂの信号間にスキューが生じたが、第２
の実施例では、入力信号のデューティ比が変化してもス
キューが生じない。
比が変化すれば、第１のインバータ回路７ａと第２のイ
ンバータ回路７ｂの信号間にスキューが生じたが、第２
の実施例では、入力信号のデューティ比が変化してもス
キューが生じない。
【００４９】すなわち、各ミラー型センスアンプにおい
て、製造プロセスのばらつきによりＰチャネルＭＯＳト
ランジスタとＮチャネルＭＯＳトランジスタの駆動能力
がばらついても第１のインバータ回路７ａと第２のイン
バータ回路７ｂの出力信号間のスキューは増加しない。
て、製造プロセスのばらつきによりＰチャネルＭＯＳト
ランジスタとＮチャネルＭＯＳトランジスタの駆動能力
がばらついても第１のインバータ回路７ａと第２のイン
バータ回路７ｂの出力信号間のスキューは増加しない。
【００５０】
【発明の効果】本発明は以上のように構成され機能する
ので、これによると、各差動回路の出力信号が立ち下が
るときのみ、各論理回路の出力信号を変化させることが
でき、これがため、ＣＭＯＳ回路において、製造プロセ
スのばらつきによりＰチャネルＭＯＳトランジスタとＮ
チャネルＭＯＳトランジスタの駆動能力がばらついても
クロック間スキューが生じないという従来にない優れた
二相クロック発生回路を提供することができる。
ので、これによると、各差動回路の出力信号が立ち下が
るときのみ、各論理回路の出力信号を変化させることが
でき、これがため、ＣＭＯＳ回路において、製造プロセ
スのばらつきによりＰチャネルＭＯＳトランジスタとＮ
チャネルＭＯＳトランジスタの駆動能力がばらついても
クロック間スキューが生じないという従来にない優れた
二相クロック発生回路を提供することができる。
【図１】本発明の第１の実施例を示した構成図である。
【図２】本発明の第２の実施例を示した構成図である。
【図３】本発明の第２の実施例の各構成要素部の出力波
形図である。
形図である。
【図４】従来例を示した構成図である。
【図５】従来例の各構成要素部の出力波形図である。
１ａ 第１のミラー型センスアンプ １ｂ 第２のミラー型センスアンプ １ｃ 第３のミラー型センスアンプ １ｄ 第４のミラー型センスアンプ １ｅ 第５のミラー型センスアンプ ２ａ 第１の分周回路 ２ｂ 第２の分周回路 ３ａ 第１のＡＮＤ回路 ３ｂ 第２のＡＮＤ回路 ４ａ 第１のフリップフロップ回路 ４ｂ 第２のフリップフロップ回路 ５ａ 第１の入力端子 ５ｂ 第２の入力端子 ５ｃ 第３の入力端子 ５ｄ 第４の入力端子 ５ｅ 第５の入力端子 ５ｆ 第６の入力端子 ６ａ 第１のＮＡＮＤ回路 ６ｂ 第２のＮＡＮＤ回路 ７ａ 第１のインバータ回路 ７ｂ 第２のインバータ回路
Claims (1)
- 【請求項１】 入力信号と同相の信号を出力する第１の
差動回路と、入力信号と逆相の信号を出力する第２の差
動回路と、第２の論理回路の出力信号と前記第１の差動
回路の出力信号を２入力とするＮＡＮＤ回路またはＮＯ
Ｒ回路からなる第１の論理回路と、この第１の論理回路
の出力信号と前記第２の差動回路の出力信号を２入力と
するＮＡＮＤ回路またはＮＯＲ回路からなる第２の論理
回路とから構成されていることを特徴とする二相クロッ
ク発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03273150A JP3130592B2 (ja) | 1991-09-25 | 1991-09-25 | 二相クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03273150A JP3130592B2 (ja) | 1991-09-25 | 1991-09-25 | 二相クロック発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0590922A true JPH0590922A (ja) | 1993-04-09 |
| JP3130592B2 JP3130592B2 (ja) | 2001-01-31 |
Family
ID=17523812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03273150A Expired - Fee Related JP3130592B2 (ja) | 1991-09-25 | 1991-09-25 | 二相クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3130592B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011004182A (ja) * | 2009-06-18 | 2011-01-06 | Fujitsu Semiconductor Ltd | 差動受信回路 |
-
1991
- 1991-09-25 JP JP03273150A patent/JP3130592B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011004182A (ja) * | 2009-06-18 | 2011-01-06 | Fujitsu Semiconductor Ltd | 差動受信回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3130592B2 (ja) | 2001-01-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990126 |
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