JPH05152907A - 発振回路 - Google Patents
発振回路Info
- Publication number
- JPH05152907A JPH05152907A JP31667591A JP31667591A JPH05152907A JP H05152907 A JPH05152907 A JP H05152907A JP 31667591 A JP31667591 A JP 31667591A JP 31667591 A JP31667591 A JP 31667591A JP H05152907 A JPH05152907 A JP H05152907A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- signals
- output signal
- circuit
- inverted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 本発明は発振回路に関し、論理回路により２
倍の周波数に逓倍した出力信号のデューティを一定とす
る発振回路を提供することを目的としている。 【構成】 基本となる第１信号ｆ1 と同じ周波数で所定
の位相差を有する第２信号ｆ2 との排他的論理和をとる
ことで該第１信号及び第２信号の２倍の周波数の信号ｆ
x2を生成する発振回路１であって、前記第１信号ｆ1 と
前記第２信号ｆ2 の反転信号である第２反転信号ｆ2 'と
を入力信号とする第１ナンドゲートＧ 3 と、前記第２信
号ｆ2 と前記第１信号ｆ1 の反転信号である第１反転信
号ｆ1 'とを入力信号する第２ナンドゲートＧ4 と、該第
１ナンドゲートＧ3 、及び該第２ナンドゲートＧ4 の各
出力信号を入力信号とする第３ナンドゲートＧ5とを備
え、前記第１，２信号ｆ1 ，ｆ2 、及び前記第１，２反
転信号ｆ1 '，ｆ2 'を同時に前記第１，２ナンドゲートＧ
3 ，Ｇ4 に入力するように構成する。
倍の周波数に逓倍した出力信号のデューティを一定とす
る発振回路を提供することを目的としている。 【構成】 基本となる第１信号ｆ1 と同じ周波数で所定
の位相差を有する第２信号ｆ2 との排他的論理和をとる
ことで該第１信号及び第２信号の２倍の周波数の信号ｆ
x2を生成する発振回路１であって、前記第１信号ｆ1 と
前記第２信号ｆ2 の反転信号である第２反転信号ｆ2 'と
を入力信号とする第１ナンドゲートＧ 3 と、前記第２信
号ｆ2 と前記第１信号ｆ1 の反転信号である第１反転信
号ｆ1 'とを入力信号する第２ナンドゲートＧ4 と、該第
１ナンドゲートＧ3 、及び該第２ナンドゲートＧ4 の各
出力信号を入力信号とする第３ナンドゲートＧ5とを備
え、前記第１，２信号ｆ1 ，ｆ2 、及び前記第１，２反
転信号ｆ1 '，ｆ2 'を同時に前記第１，２ナンドゲートＧ
3 ，Ｇ4 に入力するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、発振回路に係り、詳し
くは、例えば、クロックジェネレータ等の分野に用いて
好適な、発振周波数の設定回路を有する発振回路に関す
る。近年、クロックジェネレータとして、例えば、ディ
レイ回路を用いた発振回路が数多く開発されており、基
準となる発振周波数をディレイ回路によって設定するも
のである。
くは、例えば、クロックジェネレータ等の分野に用いて
好適な、発振周波数の設定回路を有する発振回路に関す
る。近年、クロックジェネレータとして、例えば、ディ
レイ回路を用いた発振回路が数多く開発されており、基
準となる発振周波数をディレイ回路によって設定するも
のである。
【０００２】しかし、ディレイ回路で発振周波数を上げ
るためには、バイアス電流を増やす必要性からクロック
ジェネレータの消費電力が大きくなり、また、回路に用
いる素子（特に、トランジスタ）特性に高性能な素子が
要求されるため、低消費電力のクロックジェネレータを
得るためには高コストとなってしまう。そこで、ディレ
イ回路での発振周波数はある程度に抑え、ディレイ回路
から位相の異なる２つの信号を取り出し、それら２つの
信号を論理回路（例えば、排他的論理和回路）によって
周波数を逓倍することが考えられる。
るためには、バイアス電流を増やす必要性からクロック
ジェネレータの消費電力が大きくなり、また、回路に用
いる素子（特に、トランジスタ）特性に高性能な素子が
要求されるため、低消費電力のクロックジェネレータを
得るためには高コストとなってしまう。そこで、ディレ
イ回路での発振周波数はある程度に抑え、ディレイ回路
から位相の異なる２つの信号を取り出し、それら２つの
信号を論理回路（例えば、排他的論理和回路）によって
周波数を逓倍することが考えられる。
【０００３】
【従来の技術】従来のこの種の発振回路としては、例え
ば、図４（ａ），（ｂ）に示すようなものがある。この
発振回路は、図４（ａ）に示すように、互いに９０°の
位相差を持つ２つの信号ｆ1 ，ｆ2 を２入力とする排他
的論理和回路ＥＯＲから構成されている。
ば、図４（ａ），（ｂ）に示すようなものがある。この
発振回路は、図４（ａ）に示すように、互いに９０°の
位相差を持つ２つの信号ｆ1 ，ｆ2 を２入力とする排他
的論理和回路ＥＯＲから構成されている。
【０００４】以上の構成において、例えば、互いに９０
°の位相差を持つ２つの信号ｆ1 ，ｆ2 が排他的論理和
回路ＥＯＲに入力されると、信号ｆ1 ，ｆ2 はそれぞれ
９０°の位相差を持つことから、図４（ｂ）に示すよう
に、信号ｆ1 ，ｆ2 の２倍の周波数の信号ｆx2が生成さ
れる。
°の位相差を持つ２つの信号ｆ1 ，ｆ2 が排他的論理和
回路ＥＯＲに入力されると、信号ｆ1 ，ｆ2 はそれぞれ
９０°の位相差を持つことから、図４（ｂ）に示すよう
に、信号ｆ1 ，ｆ2 の２倍の周波数の信号ｆx2が生成さ
れる。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の発振回路にあっては、互いに９０°の位相差
を持つ２つの信号ｆ1 ，ｆ2 を２入力とする排他的論理
和回路ＥＯＲによって信号ｆ1 ，ｆ2 の２倍の周波数の
信号ｆx2を生成するという構成となっていたため、以下
に述べるような問題点があった。
うな従来の発振回路にあっては、互いに９０°の位相差
を持つ２つの信号ｆ1 ，ｆ2 を２入力とする排他的論理
和回路ＥＯＲによって信号ｆ1 ，ｆ2 の２倍の周波数の
信号ｆx2を生成するという構成となっていたため、以下
に述べるような問題点があった。
【０００６】すなわち、排他的論理和回路ＥＯＲは、図
５に示すように、２個のインバータＧ1 ，Ｇ2 、３個の
ナンドゲートＧ3 〜Ｇ5 から構成されており、インバー
タＧ 1 によって信号ｆ1 から反転信号ｆ1 'が、インバー
タＧ2 によって信号ｆ2 から反転信号ｆ2'が生成される
ため、信号ｆx2の変化がインバータＧ1 ，Ｇ2 を通る信
号によるか通らない信号によるかでインバータ１段分の
時間差が生じることとなり、このため出力信号ｆx2のデ
ューティが設計値と異なってくるという問題点があっ
た。
５に示すように、２個のインバータＧ1 ，Ｇ2 、３個の
ナンドゲートＧ3 〜Ｇ5 から構成されており、インバー
タＧ 1 によって信号ｆ1 から反転信号ｆ1 'が、インバー
タＧ2 によって信号ｆ2 から反転信号ｆ2'が生成される
ため、信号ｆx2の変化がインバータＧ1 ，Ｇ2 を通る信
号によるか通らない信号によるかでインバータ１段分の
時間差が生じることとなり、このため出力信号ｆx2のデ
ューティが設計値と異なってくるという問題点があっ
た。
【０００７】これを図６に基づいて詳しく説明すると、
まず、Ｔａ時においては、ナンドゲートＧ3 ，Ｇ5 分の
遅延が生じ、Ｔｂ時にはインバータＧ2 、ナンドゲート
Ｇ3 ，Ｇ5 分の遅延、Ｔｃ時にはインバータＧ1 、ナン
ドゲートＧ4 ，Ｇ5 分の遅延、Ｔｄ時にはナンドゲート
Ｇ4 ，Ｇ5 分の遅延が生じており、出力信号ｆx2はデュ
ーティが一定ではなくなる。
まず、Ｔａ時においては、ナンドゲートＧ3 ，Ｇ5 分の
遅延が生じ、Ｔｂ時にはインバータＧ2 、ナンドゲート
Ｇ3 ，Ｇ5 分の遅延、Ｔｃ時にはインバータＧ1 、ナン
ドゲートＧ4 ，Ｇ5 分の遅延、Ｔｄ時にはナンドゲート
Ｇ4 ，Ｇ5 分の遅延が生じており、出力信号ｆx2はデュ
ーティが一定ではなくなる。
【０００８】したがって、設計時に意図した出力信号ｆ
x2が得られないという問題点があった。 ［目的］そこで本発明は、論理回路により２倍の周波数
に逓倍した出力信号のデューティを一定とする発振回路
を提供することを目的としている。
x2が得られないという問題点があった。 ［目的］そこで本発明は、論理回路により２倍の周波数
に逓倍した出力信号のデューティを一定とする発振回路
を提供することを目的としている。
【０００９】
【課題を解決するための手段】本発明による発振回路は
上記目的達成のため、その原理図を図１に示すように、
基本となる第１信号ｆ1 と同じ周波数で所定の位相差を
有する第２信号ｆ2 との排他的論理和をとることで該第
１信号及び第２信号の２倍の周波数の信号ｆx2を生成す
る発振回路１であって、前記第１信号ｆ1 と前記第２信
号ｆ2 の反転信号である第２反転信号ｆ2 'とを入力信号
とする第１ナンドゲートＧ3 と、前記第２信号ｆ2 と前
記第１信号ｆ1の反転信号である第１反転信号ｆ1 'とを
入力信号する第２ナンドゲートＧ4 と、該第１ナンドゲ
ートＧ3 、及び該第２ナンドゲートＧ4 の各出力信号を
入力信号とする第３ナンドゲートＧ5 とを備え、前記第
１，２信号ｆ1 ，ｆ2 、及び前記第１，２反転信号
ｆ1 '，ｆ2 'を同時に前記第１，２ナンドゲートＧ3 ，Ｇ
4 に入力するように構成している。
上記目的達成のため、その原理図を図１に示すように、
基本となる第１信号ｆ1 と同じ周波数で所定の位相差を
有する第２信号ｆ2 との排他的論理和をとることで該第
１信号及び第２信号の２倍の周波数の信号ｆx2を生成す
る発振回路１であって、前記第１信号ｆ1 と前記第２信
号ｆ2 の反転信号である第２反転信号ｆ2 'とを入力信号
とする第１ナンドゲートＧ3 と、前記第２信号ｆ2 と前
記第１信号ｆ1の反転信号である第１反転信号ｆ1 'とを
入力信号する第２ナンドゲートＧ4 と、該第１ナンドゲ
ートＧ3 、及び該第２ナンドゲートＧ4 の各出力信号を
入力信号とする第３ナンドゲートＧ5 とを備え、前記第
１，２信号ｆ1 ，ｆ2 、及び前記第１，２反転信号
ｆ1 '，ｆ2 'を同時に前記第１，２ナンドゲートＧ3 ，Ｇ
4 に入力するように構成している。
【００１０】なお、前記第１信号ｆ1 、第１反転信号ｆ
1 '、及び前記第２信号ｆ2 、第２反転信号ｆ2 'はそれぞ
れフリップフロップによって生成するように構成するこ
とが好ましい。
1 '、及び前記第２信号ｆ2 、第２反転信号ｆ2 'はそれぞ
れフリップフロップによって生成するように構成するこ
とが好ましい。
【００１１】
【作用】本発明では、第１信号ｆ1 、第２信号ｆ2 、及
び第１反転信号ｆ1 '、第２反転信号ｆ2 'が同時に第１ナ
ンドゲート、及び第２ナンドゲートに入力されるように
することで、入力から出力までの経路は一定数のゲート
を介するため、第１信号及び第２信号の２倍の周波数の
信号となる出力信号ｆx2には一定したゲート遅延しかか
からない。
び第１反転信号ｆ1 '、第２反転信号ｆ2 'が同時に第１ナ
ンドゲート、及び第２ナンドゲートに入力されるように
することで、入力から出力までの経路は一定数のゲート
を介するため、第１信号及び第２信号の２倍の周波数の
信号となる出力信号ｆx2には一定したゲート遅延しかか
からない。
【００１２】すなわち、論理回路により２倍の周波数に
逓倍した出力信号ｆx2のデューティが一定に保たれる。
逓倍した出力信号ｆx2のデューティが一定に保たれる。
【００１３】
【実施例】以下、本発明を図面に基づいて説明する。図
２，３は本発明に係る発振回路の一実施例を示す図であ
り、図２は本実施例の要部構成を示す概略回路図、図３
は本実施例の動作を説明するためのタイミングチャート
である。
２，３は本発明に係る発振回路の一実施例を示す図であ
り、図２は本実施例の要部構成を示す概略回路図、図３
は本実施例の動作を説明するためのタイミングチャート
である。
【００１４】まず、構成を説明する。なお、図２におい
て、図５に示した従来例に付された番号と同一番号は同
一部分を示す。本実施例の発振回路１は、大別して、デ
ィレイ回路２、レベルシフタ３，４、フリップフロップ
５，６、ナンドゲートＧ3 〜Ｇ5 から構成されている。
て、図５に示した従来例に付された番号と同一番号は同
一部分を示す。本実施例の発振回路１は、大別して、デ
ィレイ回路２、レベルシフタ３，４、フリップフロップ
５，６、ナンドゲートＧ3 〜Ｇ5 から構成されている。
【００１５】なお、Ｏ3 ，Ｏ4 はそれぞれナンドゲート
Ｇ3 ，Ｇ4 の出力信号を示す。次に作用を説明する。ま
ず、ディレイ回路２により、所定の発振信号から位相差
が９０°の２信号ｆ D1，ｆD2が生成され、この２信号ｆ
D1，ｆD2はレベルシフタ３，４を介してフリップフロッ
プ５，６のクロック端子に入力される。
Ｇ3 ，Ｇ4 の出力信号を示す。次に作用を説明する。ま
ず、ディレイ回路２により、所定の発振信号から位相差
が９０°の２信号ｆ D1，ｆD2が生成され、この２信号ｆ
D1，ｆD2はレベルシフタ３，４を介してフリップフロッ
プ５，６のクロック端子に入力される。
【００１６】フリップフロップ５では出力端子から第１
信号である出力信号ｆ1 、第１反転信号である出力信号
ｆ1 'が同時に出力され、同様にして、フリップフロップ
６では出力端子から第２信号である出力信号ｆ2 、第２
反転信号である出力信号ｆ2 'が同時に出力される。ナン
ドゲートＧ3 ，Ｇ4 ではこれらの信号ｆ1 ，ｆ2 ，
ｆ1 '，ｆ2 'が同時に入力されるので、一定したデューテ
ィで信号ｆx2が出力される。
信号である出力信号ｆ1 、第１反転信号である出力信号
ｆ1 'が同時に出力され、同様にして、フリップフロップ
６では出力端子から第２信号である出力信号ｆ2 、第２
反転信号である出力信号ｆ2 'が同時に出力される。ナン
ドゲートＧ3 ，Ｇ4 ではこれらの信号ｆ1 ，ｆ2 ，
ｆ1 '，ｆ2 'が同時に入力されるので、一定したデューテ
ィで信号ｆx2が出力される。
【００１７】すなわち、図３に示すように、Ｔａ時にお
いて、信号ｆ1 は“Ｌ”から“Ｈ”、信号ｆ2 は“Ｌ”
から“Ｌ”（したがって、反転信号ｆ1 'は“Ｈ”から
“Ｌ”、反転信号ｆ2 'は“Ｈ”から“Ｈ”）が入力さ
れ、アンドゲート３，４からの出力Ｏ3 ，Ｏ4 はそれぞ
れ“Ｈ”から“Ｌ”、“Ｈ”から“Ｈ”となり、出力ｆ
x2は“Ｈ”から“Ｌ”へ変化する。
いて、信号ｆ1 は“Ｌ”から“Ｈ”、信号ｆ2 は“Ｌ”
から“Ｌ”（したがって、反転信号ｆ1 'は“Ｈ”から
“Ｌ”、反転信号ｆ2 'は“Ｈ”から“Ｈ”）が入力さ
れ、アンドゲート３，４からの出力Ｏ3 ，Ｏ4 はそれぞ
れ“Ｈ”から“Ｌ”、“Ｈ”から“Ｈ”となり、出力ｆ
x2は“Ｈ”から“Ｌ”へ変化する。
【００１８】以上の動作において、入力から出力までは
ナンドゲート２段分の遅延が生じる。同様にして、Ｔｂ
時、Ｔｃ時、Ｔｄ時においても、入力から出力までの遅
延は、Ｔａ時と同じくナンドゲート２段分の遅延とな
る。このように本実施例では、入力信号ｆ1 ，ｆ2 の変
化に対し、出力信号ｆx2の遅延時間はナンドゲート２段
分で一定であり、入力信号の立ち上がり、立ち下がり時
についても等しくすることができる。
ナンドゲート２段分の遅延が生じる。同様にして、Ｔｂ
時、Ｔｃ時、Ｔｄ時においても、入力から出力までの遅
延は、Ｔａ時と同じくナンドゲート２段分の遅延とな
る。このように本実施例では、入力信号ｆ1 ，ｆ2 の変
化に対し、出力信号ｆx2の遅延時間はナンドゲート２段
分で一定であり、入力信号の立ち上がり、立ち下がり時
についても等しくすることができる。
【００１９】したがって、２倍周波数信号ｆx2のデュー
ティを一定に保つことができる。
ティを一定に保つことができる。
【００２０】
【発明の効果】本発明では、第１信号ｆ1 、第２信号ｆ
2 、及び第１反転信号ｆ1 '、第２反転信号ｆ2 'を同時に
第１ナンドゲート、及び第２ナンドゲートに入力するよ
うにすることで、入力から出力までの経路中のゲート数
を一定とし、第１信号及び第２信号の２倍の周波数の信
号となる出力信号ｆx2にかかるゲート遅延を一定とする
ことができる。
2 、及び第１反転信号ｆ1 '、第２反転信号ｆ2 'を同時に
第１ナンドゲート、及び第２ナンドゲートに入力するよ
うにすることで、入力から出力までの経路中のゲート数
を一定とし、第１信号及び第２信号の２倍の周波数の信
号となる出力信号ｆx2にかかるゲート遅延を一定とする
ことができる。
【００２１】したがって、論理回路により２倍の周波数
に逓倍した出力信号ｆx2のデューティを一定に保つこと
ができ、予め設定したデューティが変化するのを防止で
きる。
に逓倍した出力信号ｆx2のデューティを一定に保つこと
ができ、予め設定したデューティが変化するのを防止で
きる。
【図１】本発明の発振回路の原理図である。
【図２】本実施例の要部構成を示す概略回路図である。
【図３】本実施例の動作を説明するためのタイミングチ
ャートである。
ャートである。
【図４】従来例の概略動作を説明するための図である。
【図５】従来例の要部構成を示す概略回路図である。
【図６】従来例の動作を説明するためのタイミングチャ
ートである。
ートである。
１ 発振回路 ２ ディレイ回路 ３，４ レベルシフタ ５，６ フリップフロップ Ｇ1 ，Ｇ2 インバータ Ｇ3 〜Ｇ5 ナンドゲート
Claims (2)
- 【請求項１】基本となる第１信号ｆ1 と同じ周波数で所
定の位相差を有する第２信号ｆ2 との排他的論理和をと
ることで該第１信号及び第２信号の２倍の周波数の信号
ｆx2を生成する発振回路であって、 前記第１信号ｆ1 と前記第２信号ｆ2 の反転信号である
第２反転信号ｆ2 'とを入力信号とする第１ナンドゲート
と、 前記第２信号ｆ2 と前記第１信号ｆ1 の反転信号である
第１反転信号ｆ1 'とを入力信号する第２ナンドゲート
と、 該第１ナンドゲート、及び該第２ナンドゲートの各出力
信号を入力信号とする第３ナンドゲートと、 を備え、 前記第１，２信号ｆ1 ，ｆ2 、及び前記第１，２反転信
号ｆ1 '，ｆ2 'を同時に前記第１，２ナンドゲートに入力
することを特徴とする発振回路。 - 【請求項２】前記第１信号ｆ1 、第１反転信号ｆ1 '、及
び前記第２信号ｆ2 、第２反転信号ｆ2 'はそれぞれフリ
ップフロップによって生成することを特徴とする請求項
１記載の発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31667591A JPH05152907A (ja) | 1991-11-29 | 1991-11-29 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31667591A JPH05152907A (ja) | 1991-11-29 | 1991-11-29 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05152907A true JPH05152907A (ja) | 1993-06-18 |
Family
ID=18079662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31667591A Withdrawn JPH05152907A (ja) | 1991-11-29 | 1991-11-29 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05152907A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009063408A (ja) * | 2007-09-06 | 2009-03-26 | Sharp Corp | 光学式エンコーダおよびそれを備えた電子機器 |
-
1991
- 1991-11-29 JP JP31667591A patent/JPH05152907A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009063408A (ja) * | 2007-09-06 | 2009-03-26 | Sharp Corp | 光学式エンコーダおよびそれを備えた電子機器 |
| US7612327B2 (en) | 2007-09-06 | 2009-11-03 | Sharp Kabushiki Kaisha | Optical encoder and electronic equipment having the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4309392B2 (ja) | 遅延同期ループ及びこれを具備した半導体メモリー装置 | |
| US7944316B2 (en) | Multi-phase oscillator | |
| JP4049511B2 (ja) | 位相合成回路およびタイミング信号発生回路 | |
| US6750692B2 (en) | Circuit and method for generating internal clock signal | |
| KR101995389B1 (ko) | 위상 혼합 회로, 이를 포함하는 반도체 장치 및 반도체 시스템 | |
| US20140002167A1 (en) | Differential clock signal generator | |
| JP5277694B2 (ja) | 半導体集積回路 | |
| JP2000156635A (ja) | セルフ・タイミング制御回路 | |
| KR19980080109A (ko) | 위상 보간법을 이용한 클록 신호 배수 방법 및 그 장치 | |
| US6049236A (en) | Divide-by-one or divide-by-two qualified clock driver with glitch-free transitions between operating frequencies | |
| US7952413B2 (en) | Clock generating circuit and clock generating method thereof | |
| JP2611034B2 (ja) | 遅延回路 | |
| US11106237B2 (en) | Shift registers | |
| KR102580172B1 (ko) | 정밀한 듀티 사이클 제어를 구현하는 더블 데이터 레이트 회로 및 데이터 생성 방법 | |
| JPH05152907A (ja) | 発振回路 | |
| JPH0746121A (ja) | クロック信号を同期する回路および方法 | |
| JPH09326689A (ja) | クロック発生回路 | |
| JP2000049595A (ja) | Ｄｌｌ回路 | |
| KR20000026573A (ko) | 클럭 주파수 배주 회로 | |
| JP3783072B2 (ja) | 基準パルス発生回路 | |
| JPH0583089A (ja) | 発振回路 | |
| JP2008294492A (ja) | 多相クロック生成回路 | |
| KR19980056983A (ko) | 고정밀 전압 제어 발진기 | |
| US6667646B2 (en) | Small-sized digital generator producing clock signals | |
| JP2007081656A (ja) | 周期パルス発生回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |