JPH01110758A - 基板バイアス発生回路 - Google Patents
基板バイアス発生回路Info
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- JPH01110758A JPH01110758A JP62268637A JP26863787A JPH01110758A JP H01110758 A JPH01110758 A JP H01110758A JP 62268637 A JP62268637 A JP 62268637A JP 26863787 A JP26863787 A JP 26863787A JP H01110758 A JPH01110758 A JP H01110758A
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- Japan
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- output
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- circuit
- substrate
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- 239000000758 substrate Substances 0.000 title claims abstract description 43
- 239000000872 buffer Substances 0.000 claims abstract description 24
- 239000003990 capacitor Substances 0.000 claims abstract description 7
- 238000001514 detection method Methods 0.000 claims description 7
- 238000000605 extraction Methods 0.000 claims description 4
- 230000000295 complement effect Effects 0.000 claims description 3
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
- H01L27/0222—Charge pumping, substrate bias generation structures
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、基板バイアヌ発生回路に関するものである。
従来の技術
基板バイアス発生回路は、特にダイナミックＲＡＭ（以
下ＤＲＡＭ）に使用されるが、ＤＲＡＭの待機時の消費
電力の殆んどを占める為、基板バイアス発生回路の低消
費電力化が要求されている。
下ＤＲＡＭ）に使用されるが、ＤＲＡＭの待機時の消費
電力の殆んどを占める為、基板バイアス発生回路の低消
費電力化が要求されている。
第２図に従来の技術による基板バイアス発生回路の回路
図を示す。１０は基板電位を与える電源線、１はリング
発振器である。リング発振器１の出力は、キャパシタ５
を介して、ＭＯＳトランジスタロ、７からなる基板電荷
引き抜き回路に入力され、常に基板電位を与えている。
図を示す。１０は基板電位を与える電源線、１はリング
発振器である。リング発振器１の出力は、キャパシタ５
を介して、ＭＯＳトランジスタロ、７からなる基板電荷
引き抜き回路に入力され、常に基板電位を与えている。
ＤＲＡＭが動作していない状態でも基板バイアス発生回
路は、動作している為、待機時の消費電力の大部分を占
めるという欠点がある。
路は、動作している為、待機時の消費電力の大部分を占
めるという欠点がある。
発明が解決しようとする問題点
以上述べてきた様に基板バイアス発生回路は、常に動作
している為にＤＲＡＭの待機時における消費電力の大部
分を占めている。しだがって、基板バイアス発生回路の
消費電力をさげてやれば、即、ＤＲＡＭの待機時の低消
費電力化が図れる。
している為にＤＲＡＭの待機時における消費電力の大部
分を占めている。しだがって、基板バイアス発生回路の
消費電力をさげてやれば、即、ＤＲＡＭの待機時の低消
費電力化が図れる。
それで、基板バイアス発生回路の低消費電力化が要求さ
れている。
れている。
問題点を解決するための手段
本発明は、上記問題点を解決する為に以下の構成をとる
ものである。すなわち、第１の電源電圧と基板電位との
間に接続された基板電位変動検出回路の出力とＲＡＳ信
号とを入力信号とするＮＡＮＤ回路の出力と、前記ＮＡ
ＮＤ回路の出力の反転信号で、第１．第２のクロック型
バッファを相補に制御し、前記第１のクロック型バッフ
ァの入力にリング発振器の出力を、前記第２のクロック
型バッファの入力にリング発振器の出力を分周器を介し
て入力し、前記第１．第２のクロック型バッファの出力
をキャパシタを介して、前記基板電位と第２の電源電圧
の間に直列に接続された第１．第２のＭＯＳ）ランジヌ
タから成る基板電荷引き抜き回路に入力する構造を有す
る基板バイアス発生回路。
ものである。すなわち、第１の電源電圧と基板電位との
間に接続された基板電位変動検出回路の出力とＲＡＳ信
号とを入力信号とするＮＡＮＤ回路の出力と、前記ＮＡ
ＮＤ回路の出力の反転信号で、第１．第２のクロック型
バッファを相補に制御し、前記第１のクロック型バッフ
ァの入力にリング発振器の出力を、前記第２のクロック
型バッファの入力にリング発振器の出力を分周器を介し
て入力し、前記第１．第２のクロック型バッファの出力
をキャパシタを介して、前記基板電位と第２の電源電圧
の間に直列に接続された第１．第２のＭＯＳ）ランジヌ
タから成る基板電荷引き抜き回路に入力する構造を有す
る基板バイアス発生回路。
作 用
本発明は、上記の構成によシ、ＤＲＡＭの待機時におい
て、基板バイアヌ発生回路内のリング発振器の出力信号
の周波数を低くする事が出きる為、ＤＲＡＭの待機時に
おける、基板バイアス発生回路の消費電力を下げる事が
可能になり、待機時のＤＲＡＭの低消費電力化が可能に
なる。
て、基板バイアヌ発生回路内のリング発振器の出力信号
の周波数を低くする事が出きる為、ＤＲＡＭの待機時に
おける、基板バイアス発生回路の消費電力を下げる事が
可能になり、待機時のＤＲＡＭの低消費電力化が可能に
なる。
実施例
本発明による基板バイアス発生回路の実施例の回路図を
第１図に示す。第１図に示す様に、基板電位変動検出回
路３ｏを第１の電源線１４と、基板電位１００間に設け
、基板電位変動検出回路３０の出力を２人力ＮＡＮＤ回
路１７の入力信号とし、この２人力ＮＡＮＤ回路１７の
他方の入力には、ＲＡＳ信号が入力される。２人力ＮＡ
ＮＤ回路１７の出力は、この反転信号と共に、第１のク
ロック型バッファ３．第２のクロック型バッファ４を相
補に制御し、また、第１のクロック型バッファ３の入力
にはリング発振器１の出力を分周期２を介して入力し、
第２のクロック型バッフ１４の入力にはリング発振器１
の出力を入力する。さらに、第１のクロック型バッファ
３．第２のクロック型バッファ４の出力をキャパシタ５
を介して、ＭＯＳトランジスタ６．７から成る電荷引き
抜き回路に入力している。
第１図に示す。第１図に示す様に、基板電位変動検出回
路３ｏを第１の電源線１４と、基板電位１００間に設け
、基板電位変動検出回路３０の出力を２人力ＮＡＮＤ回
路１７の入力信号とし、この２人力ＮＡＮＤ回路１７の
他方の入力には、ＲＡＳ信号が入力される。２人力ＮＡ
ＮＤ回路１７の出力は、この反転信号と共に、第１のク
ロック型バッファ３．第２のクロック型バッファ４を相
補に制御し、また、第１のクロック型バッファ３の入力
にはリング発振器１の出力を分周期２を介して入力し、
第２のクロック型バッフ１４の入力にはリング発振器１
の出力を入力する。さらに、第１のクロック型バッファ
３．第２のクロック型バッファ４の出力をキャパシタ５
を介して、ＭＯＳトランジスタ６．７から成る電荷引き
抜き回路に入力している。
以上の様な構成をとる事によって、基板バイアス発生回
路の待機時の低消費電力化が可能になる。
路の待機時の低消費電力化が可能になる。
すなわち、ＲＡＳが入力された動作時や、基板の電位が
浅くなった場合には、クロック型バッファ４が動作し、
リング発振器１の出力を高い周波数のまま、電荷引き抜
き回路に入力される為、基板電圧の安定を高め、待機時
は、クロック型バッファ３が動作し、リング発振器１の
出力が分周器２で周波数を下げてから、電荷引き抜き回
路に入力される為消費電力を低く押えられる。
浅くなった場合には、クロック型バッファ４が動作し、
リング発振器１の出力を高い周波数のまま、電荷引き抜
き回路に入力される為、基板電圧の安定を高め、待機時
は、クロック型バッファ３が動作し、リング発振器１の
出力が分周器２で周波数を下げてから、電荷引き抜き回
路に入力される為消費電力を低く押えられる。
なお、基板電位変動検出回路３０は、第３図に示す様な
構成になる。
構成になる。
発明の効果
以上述べてきた様に本発明により基板バイアス発生回路
の低消費電力化が可能になり、ＤＲＡＭの待機時におけ
る消費電力の低減化が可能になった訳だが、従来からあ
る基板バイアス発生回路に若干の回路を付は足すだけで
あるので、設計も容易であり、チップ全体に対する基板
バイアス発生回路の面積もさほど増加しないという効果
もある。
の低消費電力化が可能になり、ＤＲＡＭの待機時におけ
る消費電力の低減化が可能になった訳だが、従来からあ
る基板バイアス発生回路に若干の回路を付は足すだけで
あるので、設計も容易であり、チップ全体に対する基板
バイアス発生回路の面積もさほど増加しないという効果
もある。
第１図は本発明による実施例の基板バイアス発生回路の
回路ブロック図、第２図は従来の基板バイアス発生回路
の回路ブロック図、第３図は基板電位変動検出回路の回
路図である。 １・・・・・・リング発振器、２・・・・・・分周器、
３・・・・・・第１のクロック型バッファ、４・・・・
・・第２のクロック型バッファ、５・・・・・・キャパ
シタ、６・・・・・・ＭＯＳトランジスタ、７・・・・
・・Ｎ型ＭＯ５トランジスタ、８・・・・・・キャパシ
タ、９・・・・・・第２の電源線、１ｏ・・・・・・基
板電位を与える電源線、１４・・・・・・第１の電源線
、１６・・・・・・インバータ、１７・・・・・・２
人力Ｎ Ａ Ｎ Ｄ。 １８・・・・・・入力端子、３ｏ・・・・・・基板電位
変動検出回路、４１・・・・・・出力端子、４２，４３
，４４，４５・・・・・・Ｐ形ＭＯ５トランジスタ、４
６・・団・Ｎ形ＭＯＳトランジスタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 第３図
回路ブロック図、第２図は従来の基板バイアス発生回路
の回路ブロック図、第３図は基板電位変動検出回路の回
路図である。 １・・・・・・リング発振器、２・・・・・・分周器、
３・・・・・・第１のクロック型バッファ、４・・・・
・・第２のクロック型バッファ、５・・・・・・キャパ
シタ、６・・・・・・ＭＯＳトランジスタ、７・・・・
・・Ｎ型ＭＯ５トランジスタ、８・・・・・・キャパシ
タ、９・・・・・・第２の電源線、１ｏ・・・・・・基
板電位を与える電源線、１４・・・・・・第１の電源線
、１６・・・・・・インバータ、１７・・・・・・２
人力Ｎ Ａ Ｎ Ｄ。 １８・・・・・・入力端子、３ｏ・・・・・・基板電位
変動検出回路、４１・・・・・・出力端子、４２，４３
，４４，４５・・・・・・Ｐ形ＭＯ５トランジスタ、４
６・・団・Ｎ形ＭＯＳトランジスタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 第３図
Claims (2)
- （１）第１の電源電圧と基板電位との間に接続された基
板電位変動検出回路の出力とＲＡＳ信号とを入力信号と
するＮＡＮＤ回路の出力と、前記ＮＡＮＤ回路の出力の
反転信号で、第１、第２のクロック型バッファを相補に
制御し、前記第１のクロック型バッファの入力にリング
発振器の出力を、前記第２のクロック型バッファの入力
に、リング発振器の出力を分周器を介して入力し、前記
第１、第２のクロック型バッファの出力をキャパシタを
介して、前記基板電位と第２の電源電圧の間に直列に接
続された第１、第２のＭＯＳトランジスタから成る基板
電荷引き抜き回路に入力する構造を特徴とする基板バイ
アス発生回路。 - （２）第１、第２のクロック型バッファのかわりにＭＯ
Ｓトランジスタをトランスファーゲートとして設ける事
を特徴とする特許請求の範囲第１項記載の基板バイアス
発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62268637A JPH01110758A (ja) | 1987-10-23 | 1987-10-23 | 基板バイアス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62268637A JPH01110758A (ja) | 1987-10-23 | 1987-10-23 | 基板バイアス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01110758A true JPH01110758A (ja) | 1989-04-27 |
Family
ID=17461316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62268637A Pending JPH01110758A (ja) | 1987-10-23 | 1987-10-23 | 基板バイアス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01110758A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04341996A (ja) * | 1991-05-20 | 1992-11-27 | Mitsubishi Electric Corp | 半導体集積回路 |
| WO2002047243A1 (fr) * | 2000-12-06 | 2002-06-13 | Sony Corporation | Circuit de conversion d'une tension de source, procede de commande de ce circuit, affichage, et terminal portatif |
| JP2002176764A (ja) * | 2000-12-07 | 2002-06-21 | Sony Corp | 電源電圧変換回路およびその制御方法、ならびに表示装置および携帯端末 |
| WO2004040544A1 (ja) * | 2002-10-29 | 2004-05-13 | Toshiba Matsushita Display Technology Co., Ltd. | 電圧生成回路 |
| CN100444239C (zh) * | 2000-12-06 | 2008-12-17 | 索尼公司 | 显示器 |
-
1987
- 1987-10-23 JP JP62268637A patent/JPH01110758A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04341996A (ja) * | 1991-05-20 | 1992-11-27 | Mitsubishi Electric Corp | 半導体集積回路 |
| WO2002047243A1 (fr) * | 2000-12-06 | 2002-06-13 | Sony Corporation | Circuit de conversion d'une tension de source, procede de commande de ce circuit, affichage, et terminal portatif |
| US7148886B2 (en) | 2000-12-06 | 2006-12-12 | Sony Corporation | Power supply voltage converting circuit, control method thereof, display apparatus, and portable terminal |
| US7205989B2 (en) | 2000-12-06 | 2007-04-17 | Sony Corporation | Power supply voltage converting circuit control method thereof display apparatus and portable terminal |
| US7336273B2 (en) | 2000-12-06 | 2008-02-26 | Sony Corporation | Power supply voltage converting circuit, control method thereof, display apparatus, and portable terminal |
| CN100444239C (zh) * | 2000-12-06 | 2008-12-17 | 索尼公司 | 显示器 |
| US7528828B2 (en) | 2000-12-06 | 2009-05-05 | Sony Corporation | Power supply voltage converting circuit, control method thereof, display apparatus, and portable terminal |
| JP2002176764A (ja) * | 2000-12-07 | 2002-06-21 | Sony Corp | 電源電圧変換回路およびその制御方法、ならびに表示装置および携帯端末 |
| JP4654509B2 (ja) * | 2000-12-07 | 2011-03-23 | ソニー株式会社 | 電源電圧変換回路およびその制御方法、ならびに表示装置および携帯端末 |
| WO2004040544A1 (ja) * | 2002-10-29 | 2004-05-13 | Toshiba Matsushita Display Technology Co., Ltd. | 電圧生成回路 |
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