CN1254956A - 降低绝缘体上硅晶体管寄生双极电流的方法和装置 - Google Patents
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Abstract
在降低绝缘体场效应晶体管(“FET”)中的寄生双极电流的方法和装置中,对于n型FET,响应于NFET的开启,绝缘体NFET的体被电隔离。这使电荷能够结合NFET的开启而积累在体上,临时降低了绝缘体NFET的阈值电压。响应于绝缘体NFET的关断,体上的至少一部分电荷被放电。这一体放电降低了若体在NFET被关断期间已经被充电而重新开启NFET时可能产生的寄生双极电流。
Description
本发明涉及到绝缘体上硅场效应晶体管，更确切地说是涉及到降低这种FET中的寄生双极电流。
绝缘体上硅(“SOI”)场效应晶体管(“FET”)，特别是传输门应用中的宽SOI FET，有寄生双极电流的问题，当电路长期待机之后初次被开启时，亦即在毫秒范围的时间内，其影响最为严重。这是由于SOI FET的浮置体会随时间产生体电荷。此体电荷的量依赖于SOI FET的源、漏、栅电极处的电位。当栅被完全关断且源和漏电极都被偏置于最高电位vdd时，出现最大的充电量。在SOI FET的源和漏电极的后续开关过程中，所积累的体电荷将借助于瞬时双极电流而放电。这一寄生电流使包括噪声和时间性能的性能下降。例如见此处列为参考的C.Chuang，P.Lu，and C.Anderson，SOI for Digital CMOS VLSI：Design Considerations and Advances，Proceedings of the IEEE，v.86，No.4，April 1998，p.689-720(结合其中图1和2的描述而讨论寄生电流的性质和原因)以及C.Hsieh et al.，Methods to Enhance SOI SRAMCell Stability，U.S.Patent No.5774411(在本发明的背景部分中，对由源、漏和沟道，亦即FET浮置体区域形成的寄生横向双极晶体管进行讨论)。由于在传输门应用中，传输门的源和漏经常都是被驱动到较高的电压电平，并且传输门通常比较宽，故传输门对寄生双极电流特别敏感。
在各种各样的文献中，有减轻此问题的大量电路结构。例如，对于包括传输门的大量应用，在前述p.706中已知将SOI NFET体连接到NFET的栅。这对于尽量降低Vt损耗(即“动态Vt控制”)、改善驱动和抑制漏电具有有利的作用，但从面积增大和与体设计不兼容性看，是有缺点的。
在前述p.709中，还已知将驱动器倒相输出级中的SOI NFET和PFET器件的体主动地偏置(示出了响应SOI输出级的输入和输出的FET网络)。这种安排还具有尽量减小Vt损耗、改善驱动和抑制漏电的有利作用，但其缺点是制造成本更高、额外的二极管和电容器的明显更大的面积和输入电容更大(使电路速度降低)。还已知响应定时出现于刚刚要选定FET的栅之前的信号(以下称为“预放电信号”)即响应体上积累的电荷而使SOI FET的体放电。倘若放电足够早，或放电器件相对于体上的电荷大得足以在栅被选定之前的放电过程中充分地放电，则这一放电可能有利于降低工作初始开关过程中的寄生双极电流。除了这些限制之外，同样不利的是要求为预放电信号产生时间信号。
因此，虽然有一些已知的减轻绝缘体FET中的寄生双极电流的电路和方法，但由于上述的和其它的各种缺点，仍然需要用来减轻这种寄生双极电流的改进的方法和结构。
在第一情况下，降低场效应晶体管(“FET”)中的寄生双极电流的装置包括绝缘体NFET，它的体的至少一部分位于该绝缘体NFET的栅电极下方。体电荷控制电路被耦合到NFET的栅和耦合到体。体电荷控制电路包括具有第一和第二导电电极以及栅电极的体电荷控制FET，其第一导电电极电耦合到绝缘体NFET的体，而其第二导电电极电耦合到电汇集点。体电荷控制电路还包括反相器，其输入电耦合到绝缘体NFET的栅，而其输出电耦合到体电荷控制NFET的栅，致使当加于绝缘体NFET栅的电压高于某个第一电压电平时，反相器输出电压倾向于关断体电荷控制FET并使体电绝缘于电汇集点，从而使电荷能够积累在体上。相反，当加于绝缘体NFET栅电极的电压低于某个第二电压电平时，反相器输出电压倾向于开启体电荷控制FET并使体电耦合于电汇集点，从而使至少部分积累在体上的电荷放电。
在另一种情况下，此装置包括SOI PFET。若SOI PFET对寄生双极电流敏感，则此装置包括PFET的第二体电荷控制电路。第二体电荷控制电路在PFET开通时隔离PFET体，并在PFET关断时使体放电。(注意：在绝缘体PFET的情况下，此处使用的术语“放电”不同于绝缘体NFET所使用的情况。对于PFET，当体被隔离时，负电荷可以积累在绝缘体上；而对于NFET，当NFET体被隔离时，可以积累正电荷。因此，对于PFET，负电荷被放电。但对于NFET，正电荷被放电。)
在另一种情况下，此方法包括降低具有绝缘体的NFET中的寄生双极电流的步骤，此体至少一部分位于NFET的栅电极下方。在一个步骤中，响应于加于绝缘体NFET栅电极的高于某个第一电压电平的电压，绝缘体NFET的体被电隔离。这使电荷能够在体上积累，降低了绝缘体NFET的阈值电压。
在另一个步骤中，响应于加于绝缘体NFET栅电极的低于某个第二电压电平的电压，绝缘体NFET的体上的至少部分电荷被放电。这一放电降低了NFET被关断期间若体已经被充电而在NFET被重新开启时可能出现的寄生双极电流。
在另一种情况下，放电包括将绝缘的NFET的体电耦合到电压电平低于所积累的电荷的电汇集点。而且，一旦SOI FET栅电极电压低于某个第二电压电平，SOI FET体就被耦合到电汇集点。
在另一种情况下，此方法包括降低具有绝缘体的PFET中的寄生双极电流的步骤，此体至少部分位于PFET的栅电极下方。响应于加于绝缘体PFET栅电极的高于某个第一电压电平的电压，绝缘体PFET的体被放电。而且，响应于加于绝缘体PFET栅电极的低于某个第二电压电平的电压，绝缘体PFET的体被电隔离。PFET被关断时的这一PFET放电降低了PFET被关断期间若出现某种情况而在PFET被重新开启时可能出现的寄生双极电流。
虽然参照其特定的实施例已经描述了本发明，但本技术领域熟练人员可以理解，可以作出形式和细节方面的上述的和其它的改变而不超越本发明的构思与范围。
图1是SOI NFET的剖面图。
图2是本发明实施例的示意图，它具有单个的受控的NFET以及用来控制NFET体的放电的电路。
图2a是本发明实施例的示意图，它具有单个的受控的PFET以及用来控制PFET体的放电的电路。
图3-5是多个不同的电路结构的电压响应。
图6是本发明的双栅实施例的示意图。
图7是本发明的不同的双栅实施例的示意图。
参照图1，示出了SOI CMOS NFET的剖面图。此SOI NFET具有体接触(图1中未示出)。已知有各种各样的制作这种CMOS FET的体接触的方法。例如见此处列为参考的Beyer，et al.，Method ofForming a SOI Transistor Having a Self-Aligned Body Contact，U.S.Pat.No.5405795以及Beyer，et al.，SOI Transistor Having a Self-Aligned Body Contact，U.S.Pat.5729039。
现参照图2，SOI NFET 210具有在节点“net1”处电连接于电路元件220的源电极以及在节点“net2”处电连接于电路元件230的漏。电路元件220和230代表诸如其它FET、电阻器、终端设备之类的其它电路。例如，FET 210可以是传输门，或可以是NOR电路一个支路或多路复用器电路的一个分支中的逻辑器件。FET 210在被激活时可以被用来将电路220中的管脚短路到电路230中的管脚。
CMOS NFET 210的体在节点240处被连接到CMOS NFET 250的漏电极。NFET 250的源接地。其栅被连接到CMOS反相器260的输出。反相器260的输入被连接到也被连接于“选择”线的NFET 210的栅，其上施加有电压以控制栅210。当加于NFET 210的栅和反相器260的输入的“选择”电压升高时，倾向于使反相器260的输出低。反相器的输出降低时，倾向于关断NFET 250。借助于体电荷控制NFET250的这种关断倾向，就倾向于隔离NFET 210的体，使得能够积累电荷，从而降低FET 210的阈值电压。
当施加于选择线上的电压降低时，NFET 210未被选择，且反相器260的输出升高，倾向于开启NFET 250。借助于体电荷控制NFET 250的开启倾向，就倾向于将SOI NFET 210的体接地。NFET 210体的这一体电荷控制防止了若NFET 210的源和漏上的电压高而可能出现的体上电荷的形成。电荷不易形成就倾向于防止若体上已经形成电荷而在将大信号施加到NFET 210的选择线时可能出现的初始阶段寄生电流。
于是，所述实施例提供了在NFET的激活过程和过渡到激活的过程中降低浮置体SOI FET的阈值电压的有利作用，同时还获得了在激活过程和去激活与激活之间的过渡过程中不在接地的体FET中建立电荷的好处。而且，这些好处是用比较少量的元件例如反相器260和NFET250得到的。再者，这些好处是用仅仅响应于加于NFET 210的栅的电压的反相器260和NFET 250获得的，亦即无需用来产生定时在NFET 210栅激活之前出现的预放电信号的电路。
由于在FET 210的栅未被选择的基本上整个期间内FET 210的体被放电，故还有一个优点，即放电不局限于仅仅发生在栅被选择之前的比较短的预放电期间。于是，本发明的优点就在于对体接触的制造质量比较不灵敏。同样，放电(也称为体电荷控制)FET 250可以远比短放电时间所要求的小。例如，已经经验确定，反相器260和体电荷控制FET 250的FET的尺寸分别可以是绝缘体FET 210的十分之一。
现参照图2A，示出了绝缘体FET 270的另一个实施例，其中的FET是p型FET。控制电路被耦合到绝缘体PFET的体和栅，用来响应于加于栅电极的电压而控制体上的电荷。此控制电路包括体电荷控制PFET 280。PFET 280的第一导电电极被电耦合到绝缘体PFET 270的体。体电荷控制PFET 280的第二导电电极被电耦合到电源。
控制电路还包括反相器260。反相器的输入被电耦合到体电荷控制PFET 280的栅电极。反相器的输出被电耦合到绝缘体PFET 270的栅电极，致使当加于电荷控制PFET 280的栅电极的电压高于高电压电平时，倾向于关断体电荷控制PFET 280，并使PFET 270的体与源电隔离，从而使电荷能够在体上积累。当加于体电荷控制PFET 280的栅电极的电压低于低的电压电平时，倾向于开启体电荷控制PFET280，并将体电耦合到源，从而使至少一部分积累在体上的电荷放电。
图3-5示出了模拟结果。
在图3中，示作“受控体传输门”的曲线的电压是从图2电路的net1到地测量的。对于标为“简单传输门”的曲线，所示的电压是诸如图2的电路中net1到地的电压，但其中略去了反相器260和体电荷控制FET 250，且FET 210的体被浮置。对于此二个曲线，FET 210都未被选择，且net1处的下降电压由电路区220内部的开关引起。同样在二种情况下，假设net1和net2在开关之前的某些时间都高，从而加大了FET 210的寄生电流。这一比较表明受控体传输门的开关速度得到了改善。亦即，简单传输门开关由于寄生双极电流而变坏。
在图4中，示作“受控体传输门”的曲线的电压是从图2电路的net2到地测量的。对于标为“体接地的传输门”的曲线，所示的电压是诸如图2的电路中net2到地的电压，但其中略去了反相器260和体电荷控制FET 250，且FET 210的体被直接接地。对于此二个曲线，net2处的下降电压由开关FET 210引起。高到低的过渡从net1到net2传播。同样在二种情况下，假设net1和net2在开关之前的某些时间都高，从而加大了FET 210的寄生电流。这一比较表明受控体传输门提供了稍许更快的开关速度而没有使过冲变坏。
在图5中，示作“受控体传输门”的曲线的电压是从图2电路的net2到地测量的。对于标为“体浮置的传输门”的曲线，所示的电压是诸如图2的电路中net2到地的电压，但其中略去了反相器260和体电荷控制FET 250，且FET 210的体被浮置。对于此二个曲线，net2处的下降电压由开关FET 210引起。同样在二种情况下，假设net1和net2在开关之前的某些时间都高，从而加大了FET 210的寄生电流。这一比较表明了可比拟的开关速度以及受控体传输门过冲的改善。
图6示出了相似于图2单个传输门/体控制电路的具有体电荷控制电路的由传输门610和670组成的PFET/NFET对。在PFET/NFET传输门对的常规应用中，反相器被用来对PFET的栅进行选择控制。通常用于PFET栅选择控制的这一反相器(图6中的反相器660)，也可以用于体电荷控制电路，致使比之常规双传输门/传输门控制电路，体电荷控制电路仅仅要求对每个分立的传输门FET 610和670增加一个体电荷控制FET 650和680。
图7示出了相似于图6的双传输门/体控制电路的具有体电荷控制电路的由传输门710和770组成的PFET/NFET对。图7实施例是用于为了降低PFET对寄生双极电流的敏感性而制造PFET传输门770的情况。在这种情况下，可以略去图6的体电荷控制FET 680。正如前面所述，注意在PFET/NFET传输门对的常规应用中，反相器被用来对PFET的栅进行选择控制。通常用于PFET栅选择控制的这一反相器(图7中的反相器760)，也可以用于体电荷控制电路，致使比之常规双传输门/传输门控制电路，图7的体电荷控制电路仅仅要求对传输门FET 710增加一个体电荷控制FET 750。
Claims (12)
1.一种降低场效应晶体管(“FET”)中寄生双极电流的装置，它包含：
绝缘体FET，它的体至少部分位于该绝缘体FET的栅电极附近；
耦合到绝缘体FET的体和栅的用来响应加于栅电极上的电压而控制体上的电荷的控制电路。
2.权利要求1的装置，其中的控制电路包含：
具有第一和第二导电电极以及栅电极的体电荷控制FET，其中的体电荷控制FET第一导电电极被电耦合到绝缘体FET的体，而体电荷控制FET第二导电电极被电耦合到电汇集点(electrical sink)；以及
反相器，它具有电耦合到绝缘体FET栅电极的反相器输入和电耦合到体电荷控制FET栅电极的反相器输出，致使加于绝缘体FET栅电极的高于某个第一电压电平的电压倾向于使反相器输出电压低、关断体电荷控制FET并使体电隔离于电汇集点，从而使电荷能够在体上积累，而加于绝缘体FET栅电极的低于某个第二电压电平的电压倾向于使反相器输出电压高、开启体电荷控制FET并使体电耦合到电汇集点，从而至少使部分积累在体上的电荷放电。
3.权利要求2的装置，其中的绝缘体FET将第一电路耦合到第二电路。
4.权利要求3的装置，其中的绝缘体FET是逻辑电路一个分支中的逻辑器件。
5.权利要求3的装置，其中的绝缘体FET是多路复用器电路一个支路中的逻辑器件。
6.权利要求2的装置，其中的绝缘体FET是NFET，此装置包含：
第二绝缘体FET，它的体至少部分位于该第二绝缘体FET的栅电极附近，其中该第二绝缘体FET是PFET；以及
耦合到第二绝缘体FET的体的用来响应加于第二绝缘体FET的栅电极上的电压而控制其上的电荷的第二控制电路。
7.权利要求6的装置，其中的第二控制电路包含第二体电荷控制FET，此第二体电荷控制FET是具有第一和第二导电电极以及栅电极的PFET，其中的第二体电荷控制FET第一导电电极被电耦合到第二绝缘体FET的体，而第二体电荷控制FET第二导电电极被电耦合到电源，且第二体电荷控制FET栅电极被耦合到第一绝缘体FET的栅电极，致使加于第二绝缘体FET栅电极的高于某个第一电压电平的电压倾向于开启第二体电荷控制FET并使第二绝缘体FET的体电耦合到源，从而倾向于使体放电，而加于第二绝缘体FET栅电极的低于某个第二电压电平的电压倾向于关断第二体电荷控制FET并使第二绝缘体FET的体电隔离于源，从而使电荷能够在体上积累。
8.一种降低具有绝缘体的n型场效应晶体管(“NFET”)中的寄生双极电流的方法，该体的至少一部分位于该NFET的栅电极附近，该方法包含下列步骤：
a)响应于加于绝缘体NFET栅电极的高于某个第一电压电平的电压，使绝缘体NFET的体电隔离，从而使电荷能够在体上积累；以及
b)响应于加于绝缘体NFET栅电极的低于某个第二电压电平的电压，使绝缘体NFET的体上的至少一部分电荷放电。
9.权利要求8的方法，其中步骤b)包含将绝缘体NFET的体电耦合到电汇集点，此电汇集点具有低于所积累的电荷的电压电平的电压，其中一旦绝缘体NFET栅电极电压低于某个第二电压电平时，绝缘体NFET的体就被耦合到电汇集点。
10.一种降低具有绝缘体的p型场效应晶体管(“PFET”)中的寄生双极电流的方法，该体的至少一部分位于该PFET的栅电极附近，该方法包含下列步骤：
a)响应于加于绝缘体PFET栅电极的高于某个第一电压电平的电压，使绝缘体NFET的体放电；以及
b)响应于加于绝缘体PFET栅电极的低于某个第二电压电平的电压，使绝缘体PFET的体电隔离。
11.权利要求10的方法，其中步骤a)包含一旦绝缘体PFET栅电极电压高于某个第一电压电平时，就将绝缘体PFET的体电耦合到电源。
12.一种降低场效应晶体管(“FET”)中的寄生双极电流的装置，它包含：
绝缘体FET，此FET是p型FET，它的体的至少一部分位于该绝缘体PFET的栅电极附近；
耦合到绝缘体PFET的体和栅的用来响应加于栅电极上的电压而控制体上的电荷的控制电路，其中的控制电路包含：
具有第一和第二导电电极以及栅电极的体电荷控制PFET，其中的体电荷控制PFET第一导电电极被电耦合到绝缘体PFET的体，而体电荷控制PFET第二导电电极被电耦合到电源；以及
反相器，它具有电耦合到体电荷控制PFET栅电极的反相器输入和电耦合到绝缘体PFET栅电极的反相器输出，致使加于电荷控制PFET栅电极的高于某个第一电压电平的电压倾向于关断体电荷控制PFET并使体电隔离于源，从而使电荷能够在体上积累，而加于体电荷控制PFET栅电极的低于某个第二电压电平的电压倾向于开启体电荷控制PFET并使体电耦合到源，从而至少使部分积累在体上的电荷放电。
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