JPS634713A - 論理回路 - Google Patents
論理回路Info
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- JPS634713A JPS634713A JP61146961A JP14696186A JPS634713A JP S634713 A JPS634713 A JP S634713A JP 61146961 A JP61146961 A JP 61146961A JP 14696186 A JP14696186 A JP 14696186A JP S634713 A JPS634713 A JP S634713A
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- 239000002131 composite material Substances 0.000 claims description 12
- 239000002699 waste material Substances 0.000 abstract description 2
- 238000005516 engineering process Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、デジタル回路技術、さらにはバイポーラ−
ＭＯＳ複合型の論理回路に適用して有効な技術に関する
もので、たとえば、ＰＬＤ＜プログラマブル・ロジック
・アレイ）におけ−る論理アレイ駆動用ドライバに利用
して有効な技術に関するものである。
ＭＯＳ複合型の論理回路に適用して有効な技術に関する
もので、たとえば、ＰＬＤ＜プログラマブル・ロジック
・アレイ）におけ−る論理アレイ駆動用ドライバに利用
して有効な技術に関するものである。
［従来の技術］
バイポーラ・トランジスタか′らなる出力段をＭＯＳト
ランジスタで駆動するバイポーラ−Ｍ ＯＳ複合型の論
理回路は、たとえば日経マグロウピル社刊行［日経エレ
クトロニクス １９８５年８月１２日号（ｎｏ、３７５
）Ｊ １８７〜２０８頁に記載されているように、バイ
ポーラ素子の高駆動性とＭ ＯＳ素子の低消費電力性を
兼ね備え、高速かつ低消費電力の論理回路として期待さ
れている。
ランジスタで駆動するバイポーラ−Ｍ ＯＳ複合型の論
理回路は、たとえば日経マグロウピル社刊行［日経エレ
クトロニクス １９８５年８月１２日号（ｎｏ、３７５
）Ｊ １８７〜２０８頁に記載されているように、バイ
ポーラ素子の高駆動性とＭ ＯＳ素子の低消費電力性を
兼ね備え、高速かつ低消費電力の論理回路として期待さ
れている。
ここで、本発明者らは、そのバイポーラ−Ｍ○Ｓ複合型
論理回路について検討した。以下は、公知とされた技術
ではないが、本発明者によって検討された技術であり、
その概要は次のとおりである。
論理回路について検討した。以下は、公知とされた技術
ではないが、本発明者によって検討された技術であり、
その概要は次のとおりである。
第３図は本発明者らによって検討されたバイポーラ−Ｍ
ＯＳ複合型論理回路の構成例を示す。
ＯＳ複合型論理回路の構成例を示す。
同図に示す論理回路はインバータとして構成され、その
出力段がバイポーラ・トランジスタＱｌ。
出力段がバイポーラ・トランジスタＱｌ。
Ｑ２によって構成される一方、その前段側がｐチャンネ
ルＭ ＯＳ ）ランジスタＭｐｌ、Ｍｐ２およびｎチャ
ンネルＭＯＳトランジスタＭｎｌ、Ｍｎ２を用いて構成
されている。ｉｎは論理入力、０１１ ｔは論理出力を
それぞれ示す。また、ＶＣＣは正側電源電位、Ｇ Ｎ
Ｄは接地電位を示す。そのほか、Ｄｌはショットキー・
バリア・ダイオード、Ｒ１゜Ｒ２は抵抗をそれぞれ示す
。
ルＭ ＯＳ ）ランジスタＭｐｌ、Ｍｐ２およびｎチャ
ンネルＭＯＳトランジスタＭｎｌ、Ｍｎ２を用いて構成
されている。ｉｎは論理入力、０１１ ｔは論理出力を
それぞれ示す。また、ＶＣＣは正側電源電位、Ｇ Ｎ
Ｄは接地電位を示す。そのほか、Ｄｌはショットキー・
バリア・ダイオード、Ｒ１゜Ｒ２は抵抗をそれぞれ示す
。
第３図に示したバイポーラ−ＭＯＳ複合型論理回路では
、入力ｉｎの論理状態をＨ（高レベル）にすると、ｎチ
ャンネルＭＯＳトランジスタＭ ｎｌとＭｎ２がオン（
ＯＮ）状態になる一方、ｐチャンネルＭＯＳトランジス
タＭｐ２がオフ（ＯＦＦ）状態になる。これにより、接
地電位Ｇ Ｎ Ｄ Ｆ、１のバイポーラ・トランジスタ
Ｑ２がオンくＯＮ）状態になる一方、電源電位ＶＣＣ側
のバイポーラ・トランジスタＱ２がオフ（ＯＦＦ＞状態
になって、出力ｏｕｔは接地電位ＧＮＤ側すなわちＬ（
低レベル）の論理状態に引き下げられる。
、入力ｉｎの論理状態をＨ（高レベル）にすると、ｎチ
ャンネルＭＯＳトランジスタＭ ｎｌとＭｎ２がオン（
ＯＮ）状態になる一方、ｐチャンネルＭＯＳトランジス
タＭｐ２がオフ（ＯＦＦ）状態になる。これにより、接
地電位Ｇ Ｎ Ｄ Ｆ、１のバイポーラ・トランジスタ
Ｑ２がオンくＯＮ）状態になる一方、電源電位ＶＣＣ側
のバイポーラ・トランジスタＱ２がオフ（ＯＦＦ＞状態
になって、出力ｏｕｔは接地電位ＧＮＤ側すなわちＬ（
低レベル）の論理状態に引き下げられる。
反対に、入力ｉｎをＬ（低レベル）にすると、Ｍｎｌ、
Ｍｎ２がオフ（ＯＦＦ）状態で、Ｍｐｌがオン（ＯＮ）
状態になることにより、Ｑｌがオン（ＯＮ）状態で、Ｑ
２がオフ（ＯＦＦ＞状態となる。これにより、出力ｏｕ
ｔは電源電位ＶＣＣ側すなわちＨ（高レベル）の論理状
態に引き上げられる。
Ｍｎ２がオフ（ＯＦＦ）状態で、Ｍｐｌがオン（ＯＮ）
状態になることにより、Ｑｌがオン（ＯＮ）状態で、Ｑ
２がオフ（ＯＦＦ＞状態となる。これにより、出力ｏｕ
ｔは電源電位ＶＣＣ側すなわちＨ（高レベル）の論理状
態に引き上げられる。
ここで、ｐチャンネルＭＯＳ）ランジスタＭｐ１は、そ
のゲートが固定電位（接地電位）に接続されることによ
り、ｎチャンネルＭＯＳトランジスタＭｎｌの負荷とし
て動作する。そして、入力ｉｎがＨ（高レベル）のとき
には、図中に破線矢印で示すように、その負荷として動
作するｐチャンネルＭＯＳトランジスタＭ ｐ １から
ｎチャンネルＭＯＳ）ランジスタＭｎｌを通して供給さ
れろベース電流ＩＢによって、接地電位ＧＮＤ側のバイ
ポーラ・トランジスタＱ２がオン（ＯＮ）駆動される。
のゲートが固定電位（接地電位）に接続されることによ
り、ｎチャンネルＭＯＳトランジスタＭｎｌの負荷とし
て動作する。そして、入力ｉｎがＨ（高レベル）のとき
には、図中に破線矢印で示すように、その負荷として動
作するｐチャンネルＭＯＳトランジスタＭ ｐ １から
ｎチャンネルＭＯＳ）ランジスタＭｎｌを通して供給さ
れろベース電流ＩＢによって、接地電位ＧＮＤ側のバイ
ポーラ・トランジスタＱ２がオン（ＯＮ）駆動される。
［発明が解決しようとする問題点］
しかしながら、上述した技術には、次のような問題点の
あることが本発明者によってあきらかとされた。
あることが本発明者によってあきらかとされた。
すなわち、上記論理回路の出力ｏｕｔには、第３図中に
破線で示すように、抵抗負荷ＲＬ以外に、配線に寄生す
る分布容量などによる容量負荷ＣＬも接続される。この
容量負荷ＣＬの大きさは、たとえばＰＬＤ （プログラ
マブル・ロジック・アレイ）における論理アレイ駆動用
ドライバとして使用される論理回路などでは、かなり大
きな値になる。このような大きな容量負荷ＣＬが接続さ
れた論理回路の出力ｏｕｔを、Ｈ（高レベル）の論理状
態から確実なＬ（低レベル）の論理状態に引き下げられ
るようにするためには、入力ｉｎにＨ（高レベル）が与
えられたときに、出力段の接地電位側バイポーラ・トラ
ンジスタＱ２に供給されるベース電流Ｉａが十分に確保
されるような回路構成とする必要がある。これにより、
そのバイポーラ・トランジスタＱ２は、容量負荷ＣＬか
らの放電電流ｒｃｃを速やかに流して、出力ｏｕｔを確
実なしく低セベル）状態に引き下げることができる。
破線で示すように、抵抗負荷ＲＬ以外に、配線に寄生す
る分布容量などによる容量負荷ＣＬも接続される。この
容量負荷ＣＬの大きさは、たとえばＰＬＤ （プログラ
マブル・ロジック・アレイ）における論理アレイ駆動用
ドライバとして使用される論理回路などでは、かなり大
きな値になる。このような大きな容量負荷ＣＬが接続さ
れた論理回路の出力ｏｕｔを、Ｈ（高レベル）の論理状
態から確実なＬ（低レベル）の論理状態に引き下げられ
るようにするためには、入力ｉｎにＨ（高レベル）が与
えられたときに、出力段の接地電位側バイポーラ・トラ
ンジスタＱ２に供給されるベース電流Ｉａが十分に確保
されるような回路構成とする必要がある。これにより、
そのバイポーラ・トランジスタＱ２は、容量負荷ＣＬか
らの放電電流ｒｃｃを速やかに流して、出力ｏｕｔを確
実なしく低セベル）状態に引き下げることができる。
ところが、出力段の接地電位側バイポーラ・トランジス
タＱ２による容量負荷ＣＬの放電が完了して、出力ｏｕ
ｔが確実なしく低レベル）状態に引き下げられた後の定
常状態では、容量負荷ＣＬからの大きな放電電流ＩＣＣ
はもはやなく、抵抗負荷ＲＬからの比較的小さな電流Ｉ
Ｃ５だけしか流れなくなる。この場合、先の放電電流Ｉ
ｃｅを流すのに十分な大きさに設定されたベース電流Ｚ
ａは過剰となる。この定常時において過剰となるベース
電流Ｉｎは消費電力の無駄となる。また、定常時に過剰
なベース電流Ｉａを供給され続けていたバイポーラ・ト
ランジスタＱ２は、そのベース蓄積電荷が増大させられ
ることによって、入力ｉｎがＨ（高レベル）からＬ（低
レベル）に変化したときのオン（ＯＮ）状態からオフ（
ＯＦＦ）状態への切換速度が遅くなる。
タＱ２による容量負荷ＣＬの放電が完了して、出力ｏｕ
ｔが確実なしく低レベル）状態に引き下げられた後の定
常状態では、容量負荷ＣＬからの大きな放電電流ＩＣＣ
はもはやなく、抵抗負荷ＲＬからの比較的小さな電流Ｉ
Ｃ５だけしか流れなくなる。この場合、先の放電電流Ｉ
ｃｅを流すのに十分な大きさに設定されたベース電流Ｚ
ａは過剰となる。この定常時において過剰となるベース
電流Ｉｎは消費電力の無駄となる。また、定常時に過剰
なベース電流Ｉａを供給され続けていたバイポーラ・ト
ランジスタＱ２は、そのベース蓄積電荷が増大させられ
ることによって、入力ｉｎがＨ（高レベル）からＬ（低
レベル）に変化したときのオン（ＯＮ）状態からオフ（
ＯＦＦ）状態への切換速度が遅くなる。
以上のように、上述したバイポーラ−ＭＯ３複合型の論
理回路では、確実なＬ（低レベル）出力を得るために十
分な大きさに設定されたベース電流が負荷の状態の変化
によって過剰となることがあり、これによって消費電力
の無駄を生じ、さらには出力をＬ（低レベル）からＨ（
高レベル）に引き上げる際の動作の遅れをもたらす、と
いったような問題点のあることが本発明者らによってあ
きらかとされた。
理回路では、確実なＬ（低レベル）出力を得るために十
分な大きさに設定されたベース電流が負荷の状態の変化
によって過剰となることがあり、これによって消費電力
の無駄を生じ、さらには出力をＬ（低レベル）からＨ（
高レベル）に引き上げる際の動作の遅れをもたらす、と
いったような問題点のあることが本発明者らによってあ
きらかとされた。
本発明の目的は、バイポーラ−Ｍ ＯＳ複合型の論理回
路にあって、その出力段をなすバイポーラ・トランジス
タに、負荷状態の変化に拘らず、出力を確実なしく低レ
ベル）状態に保つのに常に最適な量のベース電流を供給
できるようにし、これにより消費電力の無駄を少なくし
、かつ出力をＬ（低レベル）からＨ（高レベル）へ引き
上げる際の動作を速められるようにする、という技術を
提供することにある。
路にあって、その出力段をなすバイポーラ・トランジス
タに、負荷状態の変化に拘らず、出力を確実なしく低レ
ベル）状態に保つのに常に最適な量のベース電流を供給
できるようにし、これにより消費電力の無駄を少なくし
、かつ出力をＬ（低レベル）からＨ（高レベル）へ引き
上げる際の動作を速められるようにする、という技術を
提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
［問題点を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、バイポーラ−ＭＯ８複合型の論理回路にあっ
て、出力段のしく低レベル）側バイポーラ・トランジス
タに供給されるベース電流の大きさを論理回路の出力状
態に基づいて負・帰還制御する、というものである。
て、出力段のしく低レベル）側バイポーラ・トランジス
タに供給されるベース電流の大きさを論理回路の出力状
態に基づいて負・帰還制御する、というものである。
［作用コ
上記した手段によれば、たとえば大きな容量負荷が接続
されているなどして出力の負荷が重いときは、その重い
負荷に応じて、出力段のしく低レベル）側バイポーラ・
トランジスタに供給されるベース電流が増大することに
より、出力のレベルをただちに確実なしく低レベル）状
態に引き下げることができる。また、容量負荷の放電が
完了するなどして出力の負荷が軽くなったときには、そ
の軽くなった負荷に応じて、出力段のしく低レベル）側
バイポーラ・トランジスタに供給されるベース電流が小
さく絞られるようになる。
されているなどして出力の負荷が重いときは、その重い
負荷に応じて、出力段のしく低レベル）側バイポーラ・
トランジスタに供給されるベース電流が増大することに
より、出力のレベルをただちに確実なしく低レベル）状
態に引き下げることができる。また、容量負荷の放電が
完了するなどして出力の負荷が軽くなったときには、そ
の軽くなった負荷に応じて、出力段のしく低レベル）側
バイポーラ・トランジスタに供給されるベース電流が小
さく絞られるようになる。
これ゛により、出力段をなすバイポーラ・トランジスタ
に、負荷状態の変化に拘らず、出力を確実なＬ（低レベ
ル）状態に保つのに常に最適な量のベース電流が供給で
きるようになって、消費電力の無駄を少なくし、かつ出
力をＬ（低レベル）からＨ（高レベル）へ引き上げる際
の動作を速められるようにする、という目的が達成され
る。
に、負荷状態の変化に拘らず、出力を確実なＬ（低レベ
ル）状態に保つのに常に最適な量のベース電流が供給で
きるようになって、消費電力の無駄を少なくし、かつ出
力をＬ（低レベル）からＨ（高レベル）へ引き上げる際
の動作を速められるようにする、という目的が達成され
る。
［実施例］
以下、本発明の好適な実施例を図面に基づいて説明する
。
。
なお、各図中、同一符号は同一あるいは相当部分を示す
。
。
第１図はこの発明による技術が適用された論理回路の一
実施例を示す。
実施例を示す。
同図に示す論理回路は、基本的には第３図に示したもの
と同様である。
と同様である。
すなわち、同図に示す論理回路はインバータとして構成
され、その出力段がバイポーラ・トランジスタＱｌ、Ｑ
２によって構成される一方、その前段側がｐチャンネル
ＭＯ３）ランジスタＭｐｌ。
され、その出力段がバイポーラ・トランジスタＱｌ、Ｑ
２によって構成される一方、その前段側がｐチャンネル
ＭＯ３）ランジスタＭｐｌ。
Ｍｐ２およびｎチャンネルＭ ＯＳ ｈランジスタＭｎ
ｌ、Ｍｎ２．Ｍｎ３を用いて構成されている。
ｌ、Ｍｎ２．Ｍｎ３を用いて構成されている。
ｉｎは論理入力、ｏｕｔは論理出力をそれぞれ示す。ま
た、ＶＣＣは正側電源電位、ＧＮＤは接地電位を示す。
た、ＶＣＣは正側電源電位、ＧＮＤは接地電位を示す。
そのほか、Ｄｌはショットキー・バリア・ダイオード、
Ｒ１，Ｒ２は抵抗をそれぞれ示す。
Ｒ１，Ｒ２は抵抗をそれぞれ示す。
第１図に示したバイポーラ−ＭＯ３複合型論理回路では
、入力ｉｎの論理状態をＨ（高レベル）にすると、ｎチ
ャンネルＭＯＳトランジスタＭ ｎｌとＭｎ２がオン（
ＯＮ）状態になる一方、ｐチヤンネルＭＯ３）ランジス
タＭｐ２がオフ（ＯＦＦ）状態になる。これにより、接
地電位ＧＮＤ側のバイポーラ・トランジスタＱ２がオン
（ＯＮ）状態になる一方、電源電位ＶＣＣ側のバイポー
ラ・トランジスタＱ２がオフ（ＯＦＦ＞状態になって、
出力ｏｕｔは接地電位ＧＮＤ側すなわちＬ（低レベル）
の論理状態に引き下げられる。
、入力ｉｎの論理状態をＨ（高レベル）にすると、ｎチ
ャンネルＭＯＳトランジスタＭ ｎｌとＭｎ２がオン（
ＯＮ）状態になる一方、ｐチヤンネルＭＯ３）ランジス
タＭｐ２がオフ（ＯＦＦ）状態になる。これにより、接
地電位ＧＮＤ側のバイポーラ・トランジスタＱ２がオン
（ＯＮ）状態になる一方、電源電位ＶＣＣ側のバイポー
ラ・トランジスタＱ２がオフ（ＯＦＦ＞状態になって、
出力ｏｕｔは接地電位ＧＮＤ側すなわちＬ（低レベル）
の論理状態に引き下げられる。
反対に、入力ｉｎｔ！−Ｌ（低レベル）にすると、：ｌ
／Ｉ ｎ １ 、 Ｍ １１２がオフ（ＯＦＦ）状態で
、Ｍｐ２がオン（ＯＮ）状態になることにより、Ｑｌが
オン（ＯＮ）状態で、Ｑ２がオフ（ＯＦＦ）状態となる
。これにより、出力ｏｕｔは電源電位■。Ｃ＠すなわち
Ｈ（高レベル）の論理状態に引き上げられる。
／Ｉ ｎ １ 、 Ｍ １１２がオフ（ＯＦＦ）状態で
、Ｍｐ２がオン（ＯＮ）状態になることにより、Ｑｌが
オン（ＯＮ）状態で、Ｑ２がオフ（ＯＦＦ）状態となる
。これにより、出力ｏｕｔは電源電位■。Ｃ＠すなわち
Ｈ（高レベル）の論理状態に引き上げられる。
ここで、ｐチャンネルＭＯＳトランジスタＭｐ１とｎチ
ャンネルＭＯＳトランジスタＭ ｎ ３は、互いに並列
に接続された状態でもって、ｎチャンネルＭ ＯＳ ）
ランジスタＭ ｎ １の負荷１として動作する。この場
合、第１図の論理回路では、−方のｐチャンネルＭＯＳ
トランジスタＭｐｌは、そのゲートが固定電位（接地電
位）′に接続されることにより、固定インピーダンス負
荷として動作するが、他方のｎチャンネルＭ ＯＳ ）
ランジスタＭｎ３は、そのゲートが配線２を介して出力
ｏｕｔ側に接続されることにより、その出力ｏｕｔの論
理レベルによって導通制御されるようになっている。す
なわち、上記バイポーラ・トランジスタＱ２を導通させ
るためのベース電流の大きさを上記論理回路の出力レベ
ルによって負帰還制御する制御回路が形成されている。
ャンネルＭＯＳトランジスタＭ ｎ ３は、互いに並列
に接続された状態でもって、ｎチャンネルＭ ＯＳ ）
ランジスタＭ ｎ １の負荷１として動作する。この場
合、第１図の論理回路では、−方のｐチャンネルＭＯＳ
トランジスタＭｐｌは、そのゲートが固定電位（接地電
位）′に接続されることにより、固定インピーダンス負
荷として動作するが、他方のｎチャンネルＭ ＯＳ ）
ランジスタＭｎ３は、そのゲートが配線２を介して出力
ｏｕｔ側に接続されることにより、その出力ｏｕｔの論
理レベルによって導通制御されるようになっている。す
なわち、上記バイポーラ・トランジスタＱ２を導通させ
るためのベース電流の大きさを上記論理回路の出力レベ
ルによって負帰還制御する制御回路が形成されている。
第２図（ａ）（ｂ）は、第１図に示した論理回路の動作
例を等価回路によって示す。同図において、ＲＬは抵抗
負荷を、Ｃｔ、は容量負荷をそれぞれ示す。
例を等価回路によって示す。同図において、ＲＬは抵抗
負荷を、Ｃｔ、は容量負荷をそれぞれ示す。
先ず、（ａ）において、今までＨ（高レベル）状態であ
った出力ｏｕｔをＬ（低レベル）状態に切り換える過渡
時には、２つのＭ ＯＳ ）ランジスタＭｐｌとＭ ｎ
３をそれぞれに流れる電流ＩＢＩとＩｎ２の和（Ｉａ
１＋ＩＢ２）が、出力段のしく低レベル）側バイポー
ラ・トランジスタＱ２にベース電流として供給される。
った出力ｏｕｔをＬ（低レベル）状態に切り換える過渡
時には、２つのＭ ＯＳ ）ランジスタＭｐｌとＭ ｎ
３をそれぞれに流れる電流ＩＢＩとＩｎ２の和（Ｉａ
１＋ＩＢ２）が、出力段のしく低レベル）側バイポー
ラ・トランジスタＱ２にベース電流として供給される。
このベース電流（Ｉａｌ＋Ｉａ２＞によって、バイポー
ラ・トランジスタＱ２は、出力ｏｕｔを確実なしく低レ
ベル）状態にするのに十分な放電電流ＩＯＣを流すこと
ができる。
ラ・トランジスタＱ２は、出力ｏｕｔを確実なしく低レ
ベル）状態にするのに十分な放電電流ＩＯＣを流すこと
ができる。
次に、（ｂ）に示すように、容量負荷ＣＬの放電か完了
した定常時には、出力ｏｕｔが確実なＬ（低レベル）状
態になることによって、ｎチャンネルＭＯ３）ランジス
タＭｎ３がオフ（ＯＦＦ）状態となる。これにより、出
力段のしく低レベル）側バイポーラ・トランジスタＱ２
のベースには、ｐチャンネルＭＯ３）ランジスタＭｐｌ
を流れる電流Ｉａｌだけがベース電流として供給される
ようになる。つまり、バイポーラ・トランジスタＱ２の
ベース電流がＩＢｌだけに減少させられる。
した定常時には、出力ｏｕｔが確実なＬ（低レベル）状
態になることによって、ｎチャンネルＭＯ３）ランジス
タＭｎ３がオフ（ＯＦＦ）状態となる。これにより、出
力段のしく低レベル）側バイポーラ・トランジスタＱ２
のベースには、ｐチャンネルＭＯ３）ランジスタＭｐｌ
を流れる電流Ｉａｌだけがベース電流として供給される
ようになる。つまり、バイポーラ・トランジスタＱ２の
ベース電流がＩＢｌだけに減少させられる。
しかし、このときにはすでに容量負荷ＣＬの放電が完了
しているため、バイポーラ・トランジスタＱ２に抵抗負
荷ＲＬを流れる電流ＩＣ５を流せるだけのベース電流Ｉ
ａｌさえ供給されれば、それだけでもって出力ｏｕｔを
確実なＬ（低レベル）状態に保つことができる。
しているため、バイポーラ・トランジスタＱ２に抵抗負
荷ＲＬを流れる電流ＩＣ５を流せるだけのベース電流Ｉ
ａｌさえ供給されれば、それだけでもって出力ｏｕｔを
確実なＬ（低レベル）状態に保つことができる。
以上のようにして、出力ｏｕｔの負荷が重くなっている
ときは、その重い負荷に応じて、出力段のＬ（低レベル
）側バイポーラ・トランジスタＱ２に供給されるベース
電流が増大することにより。
ときは、その重い負荷に応じて、出力段のＬ（低レベル
）側バイポーラ・トランジスタＱ２に供給されるベース
電流が増大することにより。
出力ｏｕｔのレベルをただちに確実なＬ（低レベル）状
態に引き下げることができる。また、容量負荷の放電が
完了するなどして出力の負荷が軽くなったときには、そ
の軽くなった負荷に応じて、出力段のしく低レベル）側
バイポーラ・トランジスタＱ２に供給されるベース電流
が小さく絞られるようになる。
態に引き下げることができる。また、容量負荷の放電が
完了するなどして出力の負荷が軽くなったときには、そ
の軽くなった負荷に応じて、出力段のしく低レベル）側
バイポーラ・トランジスタＱ２に供給されるベース電流
が小さく絞られるようになる。
これにより、出力段をなすバイポーラ・トランジスタに
、負荷状態の変化に拘らず、出力を確実なしく低レベル
）状態に保つのに常に最適な量のベース電流が供給でき
るようになって、消費電力の無駄を少なくし、かつ出力
をＬ（低レベル）からＨ（高レベル）へ引き上げる際の
動作を速められるようにする、という目的が達成される
。
、負荷状態の変化に拘らず、出力を確実なしく低レベル
）状態に保つのに常に最適な量のベース電流が供給でき
るようになって、消費電力の無駄を少なくし、かつ出力
をＬ（低レベル）からＨ（高レベル）へ引き上げる際の
動作を速められるようにする、という目的が達成される
。
以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。たとえば、上記負荷
１の素子としては、バイポーラ・トランジスタなどの能
動素子を使うこともできる。
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。たとえば、上記負荷
１の素子としては、バイポーラ・トランジスタなどの能
動素子を使うこともできる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＰＬＤにおける論理
アレイ駆動用のドライバなどに適用した場合について説
明したが、それに限定されるものではなく、たとえば、
Ｓ−ＲＡＭ（スタチック型ＲＡＭ）におけるワード線ド
ライバあるいは一般通信用のライン・ドライバなどにも
適用できる。また、インバータ以外の論理機能をもたせ
ることもできる。
をその背景となった利用分野であるＰＬＤにおける論理
アレイ駆動用のドライバなどに適用した場合について説
明したが、それに限定されるものではなく、たとえば、
Ｓ−ＲＡＭ（スタチック型ＲＡＭ）におけるワード線ド
ライバあるいは一般通信用のライン・ドライバなどにも
適用できる。また、インバータ以外の論理機能をもたせ
ることもできる。
［発明の効果］
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、バイポーラ−ＭＯ３複合型の論理回路にあっ
て、その出力段をなすバイポーラ・トランジスタに、負
荷状態の変化に拘らず、出力を確実なしく低レベル）状
態に保つのに常に最適な量のベース電流を供給すること
ができ、これによって消費電力の無駄を少なくし、かつ
出力をＬ（低レベル）からＨ（高レベル）へ引き上げる
際の動作を速められるようになる、という効果が得られ
る。
て、その出力段をなすバイポーラ・トランジスタに、負
荷状態の変化に拘らず、出力を確実なしく低レベル）状
態に保つのに常に最適な量のベース電流を供給すること
ができ、これによって消費電力の無駄を少なくし、かつ
出力をＬ（低レベル）からＨ（高レベル）へ引き上げる
際の動作を速められるようになる、という効果が得られ
る。
第１図はこの発明による技術が適用されたバイポーラ−
ＭＯＳ複合型論理回路の一実施例を示す回路図、 第２図（ａ）’（ｂ）の第１図に示した論理回路の動作
例を示す等価回路図、 第３図はこの発明に先立って検討されたバイポーラ−Ｍ
ＯＳ複合型論理回路の構成例を示す回路図である。 Ｑｌ、Ｑ２・・・出力段を構成するバイポーラ・１−ラ
ンジスタ、ＭＰＩ、ＭＰ２・・・前段側を構成するｐチ
ャンネルＭＯＳトランジスタ、Ｍ ｎｌ、Ｍｎ２．Ｍｎ
３・・・前段側を構成するｎチャンネルＭＯＳトランジ
スタ、１・・・出力の状態によって負帰還制御される負
荷。 第 １ 図
ＭＯＳ複合型論理回路の一実施例を示す回路図、 第２図（ａ）’（ｂ）の第１図に示した論理回路の動作
例を示す等価回路図、 第３図はこの発明に先立って検討されたバイポーラ−Ｍ
ＯＳ複合型論理回路の構成例を示す回路図である。 Ｑｌ、Ｑ２・・・出力段を構成するバイポーラ・１−ラ
ンジスタ、ＭＰＩ、ＭＰ２・・・前段側を構成するｐチ
ャンネルＭＯＳトランジスタ、Ｍ ｎｌ、Ｍｎ２．Ｍｎ
３・・・前段側を構成するｎチャンネルＭＯＳトランジ
スタ、１・・・出力の状態によって負帰還制御される負
荷。 第 １ 図
Claims (1)
- 【特許請求の範囲】 １、バイポーラ・トランジスタからなる出力段をＭＯＳ
トランジスタで駆動するバイポーラ−ＭＯＳ複合型の論
理回路であって、上記バイポーラ・トランジスタを導通
させるためのベース電流の大きさを上記論理回路の出力
レベルによって負帰還制御する制御回路が形成されたこ
とを特徴とする論理回路。 ２、上記制御回路は、上記バイポーラ・トランジスタの
ベースを駆動する負荷素子に、上記論理回路の出力レベ
ルによってスイッチング制御される能動素子を並列に接
続することによって構成されていることを特徴とする特
許請求の範囲第１項記載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61146961A JPH0683056B2 (ja) | 1986-06-25 | 1986-06-25 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61146961A JPH0683056B2 (ja) | 1986-06-25 | 1986-06-25 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS634713A true JPS634713A (ja) | 1988-01-09 |
| JPH0683056B2 JPH0683056B2 (ja) | 1994-10-19 |
Family
ID=15419495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61146961A Expired - Lifetime JPH0683056B2 (ja) | 1986-06-25 | 1986-06-25 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683056B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01200719A (ja) * | 1988-02-03 | 1989-08-11 | Hitachi Ltd | 半導体集積回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6029216A (ja) * | 1983-06-23 | 1985-02-14 | Disco Abrasive Sys Ltd | 硬性物体の加工方法 |
| JPS6184112A (ja) * | 1984-10-02 | 1986-04-28 | Fujitsu Ltd | 論理ゲ−ト回路 |
-
1986
- 1986-06-25 JP JP61146961A patent/JPH0683056B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6029216A (ja) * | 1983-06-23 | 1985-02-14 | Disco Abrasive Sys Ltd | 硬性物体の加工方法 |
| JPS6184112A (ja) * | 1984-10-02 | 1986-04-28 | Fujitsu Ltd | 論理ゲ−ト回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01200719A (ja) * | 1988-02-03 | 1989-08-11 | Hitachi Ltd | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0683056B2 (ja) | 1994-10-19 |
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