JPS62281614A

JPS62281614A - 半導体集積回路装置

Info

Publication number: JPS62281614A
Application number: JP61125175A
Authority: JP
Inventors: Yoji Nishio; 洋二西尾; Fumio Murabayashi; 文夫村林; Shoichi Furutoku; 古徳　正一; Ikuro Masuda; 郁朗増田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-05-30
Filing date: 1986-05-30
Publication date: 1987-12-07
Anticipated expiration: 2011-11-20
Also published as: JP2555321B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】３、発明の詳細な説明〔産業上の利用分野〕本発明は半導体集精回路に係り、特に電界効果トランジ
スタ及びバイポーラトランジスタからなる高速で低消費
電力の半導体集積回路装置に関する。

〔従来の技術〕

バイポーラとＣＭＯ３を組合わせて高速化と低消費電力
化を図った回路として、第２図、第３図及び第４図に示
すような回路が知られている（特開昭５９−２５４２３
号公報、特開昭５９−１１０３４号公報及びＵ、Ｓ、Ｐ
４３０１３８３明細書参照）ａここで、第２図はインバ
ータ回路である。動作を簡単に説明する。入力１０１が
“Ｏ”レベルの時、ＰＭＯ５１０３がオンし、ＮＰＮト
ランジスタ１０６にベース電流が供給される。そこでＮ
　Ｐ　Ｎ　トランジスタ１０６がオンし、出力１０２の
レベルは＃　１１１になる。

その時、ＮＭＯ３１０４はオフでＰＭＯ３１０３のドレ
イン電流を大部分ＮＰＮトランジスタ１０６のベースに
供給することができる。また、　ＮＭＯ５１０５のゲー
トはｉｔ　１　ｕレベルとなるのでＮＭＯ３１０５はオ
ンで。

ＮＰＮ　トランジスタ１０７のベース電位は入力レベル
に落ち、ＮＰＮＩ−ランジスタ１０７はオフとなる。一
方、入力１０１が“１″レベルの時、ＰＭＯ３１０３は
オフ、ＮＭＯ５１０４はオンするのでＮＰＮトランジス
タ１０６はオフとなる。ＮＰＮｈランジスタ１０７のベ
ースには、出力レベルが前の状態で“１”であり、ＮＭ
Ｏ３１０５がオンであるのでベース電流が供給される。

したがって、ＮＰＮトランジスタ１０７はオンになり、
出力レベルは１′０”になる。そして出力レベルが１１
０７ルベルになるとＮＭＯ５１０５がオフとなり、ＮＰ
Ｎ　トランジスタ１０７に過剰のベース電流を供給しな
い０以上がインバータ回路の動作説明であるが、この考
えを拡張してＮＡＮＤ回路を構成することはできない。

下側のＮＰＮトランジスタ１０７へのベース電流供給部
の構成ができないためである。

また、第３図は２人力ＮＡＮＤ回路である。この方式で
は、ＣＭＯ３回路で構成できる回路は全て構成できる。

この回路は上側、下側ともにＭＯＳとＮＰＮ）−ランジ
スタのいわゆるダーリントン接続になっている。即ち、
上側はＰＭＯ３２０４、２０５とＮＰＮトランジスタ２
１０で、下側はＮＭＯ５２０６。

２０７とＮＰＮトランジスタ２１１でそれぞれ、ダーリ
ントン接続している。そのためＮＰＮトランジスタ２１
０のベース電流はＶｃｃ電ｇ２００からＰＭＯ５２０４
あるいは２０５を通して供給されるが、ＮＰＮトランジ
スタ２１１のベース電流は出力２０３に付く荷電された
容量（図示せず）から、ＮＭＯ３２０６と２０７を通し
て供給される。このため、出力立下り遅延時間を落とさ
ないようにＮＭＯ５２０６と２０７のチャネル幅と抵抗
２０９の抵抗値の設定に細心の注意を払う必要があった
。

さらに、第４図はインバータ回路である。動作を簡単に
説明する。入力３０１が″１″ルベルである時、ＰＭＯ
３３０３とＮＭＯ３３０４から構成されるＣＭＯＳイン
バータの出力が１１０１１レベルになる。

したがって、ＰＭＯ３３０５はオン、ＮＭＯ５３０６は
オフ、またＮＰＮトランジスタ３０７のベース電位が“
Ｏ１１レベルに落ちてＮＰＮトランジスタ３０７はオフ
となる。ショットキーバリヤ　ダイオード（以下ＳＢＤ
と略記する）付きＮＰＮトランジスタ３０８のベースに
はオン状態のＰＭＯ５３０５を通してベース電流が供給
されるので、ＮＰＮトランジスタ３０８はオンとなる。

故に、出力３０２は１＃　Ｏ＃レベルになる。この時Ｐ
ＭＯ５３０９のゲートには１１１”レベルが印加される
のでオフとなっている。一方、入力３０１がＩｔ　Ｏ７
ルベルである時。

初段のＣＭＯＳインバータの出力は“１″レベルである
。したがって、ＰＭＯ３３０５はオフ、ＮＭＯ３３０６
はオン、ＮＰＮトランジスタ３０７はオン状態のＰＭＯ
Ｓ３０３を通してベース電流が供給されるのでオンとな
る。ＳＢＤ付きＮＰＮトランジスタ３０８はベース電位
がＮＭＯ３３０６を介して＃　Ｏ＋ｆレベルに落ちるの
でオフとなる。故に出力３０２は“１″レベルになる。

この時、ＰＭＯ５３０９はオンであり。

“１″レベルをＶｃｃ電位まで上げる働きをしている。

以下が回路動作の説明であるが、出力段の下側のバイポ
ーラトランジスタ３０８のベースの制御はＣＭＯＳイン
バータを２段介して行っている。

したがって、トランジスタ３０８のスイッチ動作がトラ
ンジスタ３０７に比べて遅れる。故にトランジスタ３０
８がオンするのが遅く、出力立ち下がり時間が遅くなる
。また、トランジスタ３０８がオフになる時もトランジ
スタ３０８がオフになるのが遅れるのでスイッチング時
にトランジスタ３０７とトランジスタ３０８の両方がオ
ン状態である時が長くなり貫通電流が大きいという欠点
があった。また出力３０２がｌ′Ｏ１１の時は、トラン
ジスタ３０８のベースに電流を供給し続けるので消費電
力が大きくなる欠点がある。消費電力を小さくするには
ＰＭＯ３３０５のチャネル幅を小さくすれば良いが、そ
うすると、トランジスタ３０８へのベース電流が小さく
なり、出力立ち下がり時間が更に遅くなる問題がある。

〔発明が解決しようとする問題点〕

以上述べてきたように、上記従来技術の第１例（第２図
に示す）は各種論理回路が構成できないため、ＬＳＩ　
（大規模集積回路）用の論理回路としては機能が不足す
る問題があった。また従来技術の第二例は（第３図に示
す）、トーテムポール接続した下側のＮＰＮトランジス
タの駆動法が難しい問題があった。

さらに、従来技術の第三例（第４図に示す）、トーテム
ポール接続した下側のＳＢＤ付きＮＰＮトランジスタの
ベースの制御信号が上側のＮＰＮトランジスタのベース
の制御信号より遅れて、出力の立下り遅延時間が大きい
ことや、貫通電流が大きいことが問題であった。また、
消費電力とスピードの最適化が難しかった。

本発明の目的は、各種論理機能を有し、かつ高速で低消
費電力のバイポーラ・ＣＭＯ８複合回路を含む半導体集
積回路装置を提供するにある。

〔問題点を解決するための手段〕

上記目的は、ＮＰＮ　トランジスタのトーテムポール接
続を出力段とし、上側のＮＰＮトランジスタとＰＭＯ３
をいわゆるダーリントン接続とし、下側のＮＰＮトラン
ジスタのベース電流はＶｃｃｌＦｔ源に接続したＭＯＳ
を通して供給し、出力が立ち下がった時点でベース電流
を遮断する構成とすることにより、達成される。

〔作用〕

トーテムポール接続した下側のＮＰＮトランジスタのベ
ース電流はＶｃｃ電源に接続されたＭＯＳを通して強力
に供給される。それによって下側のＮＰＮトランジスタ
は強力に駆動されるので立下り遅延時間の階れを少なく
することができる。また、出力が立ち下がったのちは、
そのベース電流の供給を止めるので消費電力を小さくす
ることができる。

〔実施例〕

以下、本発明の実施例を図面により説明する。

第１図は本発明の第一の実施例となる２人力ＮＡＮＤ回
路である。図中符号２２はコレクタがＶｃｃ電源端子１
０しこ、エミッタが出力端子１３に接続されるＮＰＮバ
イポーラトランジスタ（以下ＮＰＮトランジスタと称す
）、符号２３はコレクタが出力端子１３に、エミッタが
接地電位に接続されるＮＰＮトランジスタ、符号１８．
１９はソースが電源端子１０に、ドレインがＮＰＮ２２
のベースに、ゲートがそれぞれ入力端子１２．１１に接
続されるＰ　Ｍ　ＯＳ　、符号１４．１５はゲートがそ
れぞれ入力端子Ｍ、１２に、電源端子１０とＮＭＯ５１
６のドレインの間に直列に接続されるＮＭＯ５、符号２
０．２１はゲートがそれぞれ入力端子１１．１２に、Ｎ
ＰＮ２２のベースと接地との間に直列に接続されるＮＭ
Ｏ８、符号１６はゲートが出力端子１３に、ソースがＮ
ＰＮ２３のベースに接続されるＮＭＯ８、符号１７はＮ
ＰＮ２３のベースとエミッタとの間に接続される抵抗で
ある。

次に動作について説明する。まず、入力１１゜１２のど
ちらかが“０″レベルの時、ＰＭＯ５１８゜１９のどち
らかがオンになり、ＮＭＯ５２０，２１のどちらかがオ
フになる。したがってＰＭＯ３１８，１９のうちのオン
した方を通して流れる電流は、ＮＭＯ３２Ｑ　。

２１のうちのオフした方で阻止されるので、ＮＰＮトラ
ンジスタ２２のベース以外にはほとんど流れず、ＮＰＮ
トランジスタ２２のベース電位が急速に上昇し、ＮＰＮ
トランジスタ２２はオンとなる。

この時、ＮＭＯ３１４，１５のうちどちらかがオフとな
るのでＮＰＮトランジスタ２３へのベース電流の給はな
く、抵抗１７を介してＮＰＮトランジスタ２３のベース
は接地され、ＮＰＮトランジスタ２３はオフになる。し
たがってＮＰＮトランジスタ２２のエミッタ電流は出力
端子１３に接続される容量性負荷（図示せず）を充電し
、出力１３は急速にＩ（Ｉ　Ｉ＋レベルになる。

入力１１．１２の両方が１１０”レベルの時、ＰＭＯ５
１８，１９の両方がオンし、　Ｎｌｌｌ０５２０．２１
、及びＮＭＯ３１４，ｌ　５の両方がオフとなる。した
がって動作は上記と同じで出力１３は“１”レベルとな
る。

一方、入力１１．１２の両方がＩＩ　１１７レベルの時
、ＰＭＯ３１８，１９の両方がオフとなり、　ＮＭＯ３
２０゜２１の両方がオンとなる。したがって、ＮＰＮト
ラジスタ２２へのベース電流の供給が止まり。

ＮＰＮトランジスタ２２のベース蓄積電荷及び、Ｐ阿０
８１８．１９とＮＰＮトランジスタ２２のベースが持つ
寄生容量の電荷がＮＭＯ５２０，２１を介して接地電位
に抜き取られるので、ＮＰＮトランジスタ２２は急速に
オフになる。また、　ＮＭＯ５１４，１５がオンになり
、前の状態の“１”レベルの出力１３にゲートが接続さ
れているＮＭＯ５１６もオンになるので、ＮＰＮ　トラ
ンジスタ２３のベースにＶｃｃ電源端子１０から電流が
供給され、ＮＰＮ２３は急速にオンとなる。したがって
出力１３は急速にｌＩ　Ｏ１１レベルとなる。出力１３
が“０”になるとＮＭＯ３１６はオフするのでＮＰＮト
ランジスタ２３のベースに過剰な電流を流し込むことは
なく、ＮＰＮトランジスタ２３の飽和を防止する。

本実施例によれば、相補動作により電源端子１ｏから接
地電位にＤＣ電流が流れず、高速で低消費電力のＮＡＮ
Ｄ回路を得ることができる。なお、本実施例では２人力
ＮＡＮＤ回路を例にとって説明したが、３人力、４人力
等の一般のに入力ＮＡＮＤ回路に本発明は適用できる。

また、本実施例では過剰ベース電流の遮断用にＮＭＯ３
１６を用いたが、ＰＭＯＳに置き換えることも可能であ
る。

但し、その場合は出力端子１３の反転信号をＰＭＯＳの
ゲートに印加する必要がある。以下の例でも同様である
。

第Ｓ図は本発明の第二の実施例となる２人力ＮＯＲ回路
である。ＮＰＮ２２，２３、抵抗１７゜ＮＭＯ５１６の
構成は第１図と同じである０図中筒号１８．１９はゲー
トがそれぞれ入力端子１１゜１２に、ＮＰＮトランジス
タ２２のコレクタとベースとの間に直列に接続されるＰ
ＭＯ５、符号１４．１５はゲートがそれぞれ入力端子１
１゜１２に、ドレインとソースがＶｃｃ電源端子１０と
ＮＭＯ５１６のドレインとに接続されるＮＭＯ５、符号
２０．２１はゲートがそれぞれ入力端子１１゜１２に、
ドレインとソースがＮＰＮトランジスタ２２のベースと
接地電位との間に接続されたＮＭＯ８である。

次に動作について説明する。まず、入力１１゜１２の両
方がｉｔ　□　”　し／’Ｃ／Ｌ’　＋７１時、　ＰＭ
Ｏ３１８，１９ノ両方がオンになり、ＮＭＯ５２０，２
１の両方がオフとなる。したがってＰＭＯ５１８，１９
を通して流れる電流はＮＭＯ３２０，２１で阻止される
ので、ＮＰＮトランジスタ２２のベース以外にはほとん
ど流れず、ＮＰＮトランジスタ２２のベース電位が急速
に上昇し、ＮＰＮトラジスタ２２は急速しこオンとなる
。

この時、　ＮＭＯ３１４，１５は共にオフとなるのでＮ
ＰＮトランジスタ２３への電流の供給はなく、抵抗１７
を介してＮＰＮトランジスタ２３のベースは接地され、
ＮＰＮ　トランジスタ２３はオフになる。

したがって、ＮＰＮトランジスタ２２のエミッタ電流は
出力端子１３に接続される容量性負荷（図示せず）を充
電し、出力１３は急速に１１１１１レベルとなる。

一方、入力１１．１２のどちらかが“１″レベルの時、
　ＰＭＯ５１８，１９とどちらかがオフとなり、ＮＭＯ
５２０，２１のどちらかがオンとなるので、ＮＰＮトラ
ンジスタ２２へのベース電流の供給が止まり。

ＮＰＮトランジスタ２２のベース蓄積電荷及び、ＰＭＯ
３１９とＮＰＮトラジスタ２２のベースがもつ寄生容量
の電荷がＮＭＯ５２０，２１のうちのオンしている方を
介して接地に抜き取られるのでＮＰＮトランジスタ２２
は急速にオフになる。また、　ＮＭＯ５１４゜１５のう
ちどちらかがオンとなり、前の状態の“１″レベルの出
力１３にゲートが接続されたＮＭＯ５１６がオンである
ので、ＮＰＮ　トランジスタ２３のベースにＶｃｃ電源
端子１ｏから電流が供給され、ＮＰＮトランジスタ２３
は急速にオンとなる。したがって、出力１３は急速に゛
０″レベルとなる。出力１３が“ＯＩＴレベルになると
ＮＭＯ３１６はオフするのでＮ　Ｐ　Ｎ　トランジスタ
２３のベースに過剰な電流を流し込むことはない。

入力１１．１２の両方が１１１１＋レベルの時、ＰＭＯ
５１８，１９の両方がオフとなり、ＮＭＯ５２０，２１
。

１４．１５がオンとなり、ＮＭＯ３１６も出力１３が前
の状態のｌｌ　Ｉ　ＩＴレベルならばオンとなる。した
がって動作は上記と同様で出力１３は゛′０″レベルと
なる。

本実施例では、２入力ＮＯＲ回路の例をとって説明した
が、３人力、４人力等の一般のに入力ＮＯＲ回路に本発
明は適用できる。

本実施例によれば、第一の実施例と同様な効果が達成で
き、半導体集積回路装置を構成する上で必須のＮ　Ａ　
Ｎ　Ｄ回路とＮＯＲ回路が実現できるのでその効果は大
きい。

第６図は本発明の第三の実施例となるインバータ回路で
ある。ＮＰＮトランジスタ２２，２３゜抵抗１７　、　
ＮＭＯ３１６の構成は第１図と同じである。

符号１８はゲートが入力端子１１に、ソースがＮＰＮ２
２のコレクタに、ドレインがＮＰＮ）−ランジスタ２２
のベースに接続されるＰ　Ｍ　ＯＳ、符号１４はゲート
が入力端子１１に、ドレインがＶｃｃ電源端子１ｏに、
ソースＮＭＯ５１６のドレインに接続されるＮＭＯ３、
符号２０はゲートが入力端子１１に、ドレインとソース
がＮＰＮトランジスタ２２のベースと接地電位との間に
接続されるＮＭＯ５である。

次に動作について説明する。入力１１がｉｔ　Ｏ”レベ
ルの場合、　ＰＭＯ５１８がオンになり、ＮＭＯ８２０
がオフになる。したがってＰＭＯ３１８を通して流れる
電流はＮＭＯ５２０で阻止されるので、ＮＰＮトランジ
スタ２２のベース以外へはほとんど流れず、ＮＰＮトラ
ンジスタ２２のベース電位が急速に上昇し、ＮＰＮ）−
ランジスタ２２はオンとなる。この時８ＭＯ３１４はオ
フとなるので、ＮＰＮトランジスタ２３へのベース電流
の供給はなく、抵抗１７を介してＮＰＮトランジスタ２
３のベースは接地され、ＮＰＮトランジスタ２３はオフ
になる。したがってＮＰＮトランジスタ２２のエミッタ
電流は出力端子に接続される容量性負荷（図示せず）を
充電し、出力１３は急速に“１″レベルになる。

一方、入力１１が“Ｉ　１１レベルの時、ＰＭＯ３１８
はオフとなり、Ｎに０３２０がオンとなる。したがって
ＮＰＮ２２へのベース電流の供給が止まり、　ＮＰＮト
ランジスタ２２のベース蓄積電荷及びＰＭＯ８１８とＮ
ＰＮトランジスタ２２のベースが持つ寄生容量の電荷が
ＮＭＯ３２０を介して接地電位に抜き取られるので、Ｎ
ＰＮ）−ランジスタ２２は急速にオフになる。また８Ｍ
Ｏ３１４がオンになり、前の状態の“１″レベルの出力
１３にゲートが接続されているＮＭＱＳ１６もオンにな
るので、ＮＰＮ）−ランジスタ２３のベースにＶｃｃ１
！源端子１０から電流が供給され、ＮＰＮトランジスタ
２３は急速にオンとなる。したがって出力１３は急速に
“Ｏ”レベルとなる。

出力１３が゛′Ｏ″レベルになるとＮＭＯ５１６はオフ
するのでＮＰＮトランジスタ２３のベースに過剰な電流
を流し込むことはない。

本実施例ではインバータ回路を例にとって説明したが、
以上かられかるように、ＣＭＯ３で構成できる回路全て
に本発明は適用できる。

第７図は本発明の第四の実施例となる２人力ＮＡＮＤ回
路である。第１図と異なる点は、ＮＰＮトランジスタ２
２のベース電荷の引抜き素子としてＮＭＯ５２０，２１
の代わりに抵抗２５を設けたことである。動作は第１図
とほぼ同様である６本実施例によれば、第１図のＮ！４
０Ｓ２０あるいは２１のゲート容量分だけ入力容量が減
少しファンアウト負荷が減少し、高速化の効果がある。

また出力レベルがＶＣＣ電源電位まで抵抗２５を介して
上昇し、ノイズマージンの向上につながる。

本実施例では、２人力ＮＡＮＤ回路の例をとって説明し
たが、多久力ＮＡＮＤあるいはＮＯＲ回路、インバータ
回路等にも本発明は適用できる。

第８図は本発明の第五の実施例となる２人力ＮＡＮＤ回
路である。第１図と異なる点はＮＰＮ２３のベース電荷
の引抜き素子として抵抗１７の代わりに、ゲートが出力
端子１３に接続され、ドレインとソースがＮＰＮトラン
ジスタ２３のべ一入とエミッタとの間に接続されたＮＭ
Ｏ３２４を設けたことである。ｖＪ作は第１図とほぼ同
様である。

ＮＭＯ５２４の抵抗値が出力１３のレベルによって変わ
るので、例えば入力１１あるいは１２が＃　ＯＩ＋レベ
ルになり、ＮＰＮトランジスタ２２がオンになり出力端
子１３がＩＩＩＩＩレベルニなると、ＮＭＯ５２４のオ
ン抵抗は小なくなり、Ｎ　Ｐ　Ｎ　トランジスタ２３の
ベースが急速に“０″レベルに落ちてＮＰＮトランジス
タ２３を急速にオフにする効果がある。

更に本実施例によれば、抵抗を用いていないので製造用
ホトマスクを減らすことができる効果もある。

第９図は本発明の第六の実施例となる２人力ＮＡＮＤ回
路である。第１図と異なる点はＮＰＮトランジスタ２６
と２７がＳＢＤ付きＮ　Ｐ　Ｎ　トランジスタとしたこ
とである。動作は第１図とほぼ同様である。本実施例に
よれば、ＮＰＮトランジスタ２６．２７の飽和を更に蛎
ぐことかできるので更なる高速化が可能である。なお、
本実施例では、２人力ＮＡＮＤ回路の例をとって説明し
たが。

多久力ＮＡＮＤあるいはＮＯＲ回路、インバータ回路等
にも本発明は適用できる。

第１０図は本発明の第七の実施例となる２人力ＮＡＮＤ
回路である。第９図と異なる点はＮＭＯ５１６を省いた
ことである。動作は第９図はほぼ同様であるが、異なる
点は入力１１と１２が共に１１１′″レベルの時である
。第８図の場合は出力端子が′“０°“レベルに落ちる
とＮＭＯ５１６がオフになるので、ＮＰＮトランジスタ
２７へのベース電流の供給は止まるが、第１０図はＮＭ
Ｏ３１６がないのでベース電流が流れ続ける。したがっ
て出力ロウレベル電流ＩＯＬを流す必要のあるＴＴＬイ
ンタフェース回路して用いるとその特徴を発揮する。即
ち、８ＭＯ３１４。

１５を通して流れるドレイン電流値をＩｏｔ、／ｈｐｓ
程度に設定しておけば良い、但しｈｐｐはＮＰＮ　トラ
ンジスタ゛２７の直流電流増幅率である。本実施例によ
れば、高速、低消費電力の論理付きＴＴＬインタフェー
ス回路を得ることができる。なお、本実施例では、２人
力ＮＡＮＤ回路を例にとって説明したが、多入力ＮＡＮ
Ｄ、ＮＯＲ回路、インバータ回路等にも本発明は適用で
きる。

第１１図は本発明の第への実施例となる２人力ＮＡＮＤ
回路である。第９図と異なる点はゲートがそれぞれ入力
端子１１．１２に接続され、ｖｃｃ電源端子１０とＮＰ
Ｎ　トランジスタ２７のベースとの間に直列に接続され
たＮＭＯ５Ｚ８．２９を設けたことである。動作は第９
図と第１０図から明らかである。即ち、ＴＴＬインタフ
ェース回路のＩＯＬ用のベース電流はＮＭＯＳ２８と２
９を介して供給し、ＮＰＮトランジスタ２７のスイッチ
ング用のベース電流はＮＭＯＳ１４．１５を介して供給
する。その電流は出力端子がｌ（Ｏｎレベルになれば、
過剰電流となるのでＮＭＯＳ１６をオフにして遮断する
６本実施例によれば、Ｉｏｔ、用のベース電流経路とス
イッチング用のベース電流経路を分離したので、更に高
速、低消費電力の論理付きＴＴＬインタフェース回路を
得ることができる。尚、本実施例では、２人力ＮＡＮＤ
回路を例にとって説明したが、多入力ＮＡＮＤ、ＮＯＲ
回路、インバータ回路等にも本発明は適用できる。

第１２図は本発明の第九の実施例となるインバータ回路
である。２２はコレクタがＶｃｃ電源端子１０に、エミ
ッタが出力端子１３に接続されるＮＰＮトランジスタ、
２３はコレクタが出力端子１３に、エミッタが接地電位
に接続されるＮＰＮトランジスタ、１８はソースが電源
端子１０に。

ドレインがＮＰＮトランジスタ２２のベースに、ゲート
が入力端子１１に接続されるＰＭＯＳ。

２ｏはソースが接地電位に、ドレインがＮＰＮトランジ
スタ２２のベースに、ゲートが入力端子１１に接続され
るＮＭＯ８，３１０はソースが電源端子１ｏに、ドレイ
ンがＮＭＯＳ１６のドレインに、ゲートがＮＰＮトラン
ジスタ２２のベースに接続されるＰＭＯＳ、３１１はド
レインがＮＰＮ）−ランジスタ２２のベースに、ソース
が接地電位に、ゲートがＮＰＮｈランジスタ２２のベー
スに接続されるＮＭＯＳ、１６はゲートが出力端子１３
に、ドレインがＰＭＯ３３１０のドレインに、ソースが
ＮＰＮトランジスタ２３のベースに接続されるＮＭＯＳ
である。

次に動作について説明する。まず、入力１１が“０”レ
ベルノ時、　ＰＭＯ３１８はオン、　ＮＭＯＳ２０はオ
フになる。したがって、ＰＭＯ３１８とＮＭＯＳ２０か
ら構成されるＣＭＯＳインバータの出力は“１″レベル
にナル、Ｌ、、ｆ＝かッテ、ＰＭＯ３３１０はオフ、Ｎ
ＭＯＳ３１１はオン、ＮＰＮトランジスタ２２はオン状
態のＰＭＯ５１８を介してベース電流が供給されてオン
になる。

ＮＰＮトランジスタ２３はオン状態のＮＭＯＳ３１１　
を介してベース電位が接地電位に落ちるのでオフになる
。故に、出力端子１３はＮＰＮトランジスタ２２のエミ
ッタ電流によって１（Ｉ　ＩＴレベルになる。

入力１１が１”レベルの時、ＰＭＯ５１８はオフ、ＮＭ
ＯＳ２０はオンニなる。したがって、ＰＭＯ３１８とＮ
ＭＯＳ２０から構成されるＣＭＯＳインバータの出力は
ＩＪ　ＯＩＴレベルになる。したがって、ＰＭＯ５３１
０はオン、　ＮＭＯＳ３１１はオフ、ＮＰＮトランジス
タ２２はオン状態のＮＭＯＳ２０を介してベース電位が
接地電位に落ちるのでオフになる。ＮＰＮトランジスタ
２３は、オン状態ＰＭＯ５３ＬＯと前の状態の１１”レ
ベルの出力にゲートが接続されているオン状態のＮＭＯ
Ｓ１６を介してベース電流が供給されるのでオンになる
。したがって出力１３は゛′Ｏ″ルベルになる。出力１
３が１１０”レベルになるとＮＭＯ８１’６はオフにな
るので、ＮＰＮトランジスタ２３のベースに過剰な電流
を流し込むことなく、ＮＰＮトランジスタ２３の飽和を
防止する。本実施例によれば、電源端子１０から接地電
位にＤＣ電流が流れず、低消費電力のインバータ回路を
得ることができる。

また、ＮＭＯＳ１６によってＮＰＮトランジスタ２３の
飽和を防いでいるので高速でもある。尚、本実施例では
インバータ回路を例にとって説明したが。

ＰＭＯ３１８とＮＭＯＳ２０でＣＭＯＳインバータ回路
を構成している部分を、ＭＯＳを増やしてＣＭＯＳ　。

ＮＡＮＤ回路やＣＭＯＳ、ＮＯＲ回路にすれば。

各種論理回路も構成できる。

第１３図は本発明の弟子の実施例となるインバ−タ回路
である。第１２図と異なる点と、図中符号２７をＳＢＤ
付きのＮＰＮトランジスタとしたことと、ソースが電源
端子１０に、ドレインが、ＮＰＮトランジスタ２７のベ
ースに、ゲートがＮＰＮトランジスタ２２のベースに接
続されるＰＭＯ５３１２を追加したことである。動作は
第１２図と同様であり１本回路はＴＴＬインタフェース
回路に向いている。即ち、出力ロウレベル電流ＩＯＬ用
のＮＰＮトランジスタ２７へのベース電流はＰＭＯ３３
１２を介して供給する。このベース電流値はＩｏＬ／ｈ
ＦＥに設定すれば良いので低消費電力に寄与する。但し
ｈＦａはＮＰＮトランジスタ２７の直流電流増幅率であ
る。一方、ＮＰＮトランジスタ２７のスイッチング用に
はＰＭＯ５３１０と飽和防止用のＮＭＯ３１６を介して
、ベース電流を供給するので高速化が可能である０本実
施例によれば、ＩＯＬ用のベース電流経路とスイッチン
グ用のベース電流経路を分離したので高速、低消費電力
のＴＴＬインタフェース回路を得ることができる。尚１
本実施例では、インバータ回路を例にして説明したが。

多入力ＮＡＮＤ、ＮＯＲ回路等を構成することもできる
。

〔発明の効果〕

本発明によれば、電界効果トランジスタ及びバイポーラ
トランジスタからなる高速で低消費電力の高性能の半導
体集積回路装置を得ることができる。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示す２人力ＮＡＮＤ回
路図、第２図は従来のインバータ回路図、第３図は従来
の２人力ＮＡＮＤ回路図、第４図は従来のインバータ回
路図、第５図は本発明の第二の実施例を示す２人力ＮＯ
Ｒ回路図、第６図は本発明の第三の実施例を示すインバ
ータ回路図、第７図は本発明の第四の実施例を示す２人
力ＮＡＮＤ回路図、第８図は本発明の第五の実施例を示
す２人力ＮＡＮＤ回路図、第９図は本発明の第六の実施
例を示す２人力ＮＡＮＤ回路図、第１０図は本発明の第
七の実施例を示す２人力ＮＡＮＤ回路図、第１１図は本
発明の第への実施“例を示す２人力ＮＡＮＤ回路図、第
１２図は本発明の第九の実施例を示すインバータ回路図
、第１３図は本発明の勇士の実施例を示すインバータ回
路図である。２２・・・ＮＰＮトランジスタ、２３・・・ＮＰＮトラ
ンジスタ、１８．１９・・・ＰｕＯ２，１４，１５゜１
６−ＮＭＯ８，２８，２９・ＮＭＯ５，２６゜２７・・
ＳＢＤ付きＮＰＮトランジスタ、２０゜２１＝・ＮＭＯ
８，１７，２５・・・抵抗、３１０゜３１２・・・Ｐｕ
Ｏ２，３１１・・・ＮＭＯＳ　。

Claims

【特許請求の範囲】１、半導体基板上に、回路素子よりなる回路動作を行う
複数個の内部回路と、外部からの入力信号を入力し、前
記内部回路へ出力する複数個の入力回路と、前記内部回
路の出力信号を入力し、外部へ出力する複数個の出力回
路とからなる半導体集積回路装置に於いて、前記回路として、コレクタが電源端子に、エミッタが出
力端子にそれぞれ接続される第１のＮＰＮバイポーラト
ランジスタ、コレクタが前記出力端子に、エミッタが固
定電位端子に接続される第２のＮＰＮバイポーラトラン
ジスタと、入力端子と、各ゲートがそれぞれ異なる前記
入力端子に、各ソース及び各ドレインが前記第１のＮＰ
Ｎバイポーラトランジスタのコレクタとベースとの間に
並列あるいは直列に接続される第１のＰ型電界効果トラ
ンジスタと、前記第２のＮＰＮトランジスタのベース電
流供給手段として、電源端子にソースあるいはドレイン
を接続した第１の電界効果トランジスタと、該第１の電
界効果トランジスタと前記第２のＮＰＮトランジスタの
ベースとの間にドレイン、ソースが接続され、ゲートを
前記出力端子電位によつて制御する第２の電界効果トラ
ンジスタを具備することを特徴とする半導体集積回路装
置。２、特許請求の範囲第１項において、前記第２の電界効果トランジスタは、ゲートが前記出力
端子に接続された第１のＮ型電界効果トランジスタであ
ることを特徴とする半導体集積回路装置。３、特許請求の範囲第１項に於いて、前記第１の電界効果トランジスタは、各ゲートがそれぞ
れ異なる前記入力端子に、各ドレイン及び各ソースが電
源端子と前記第１のＮ型電界効果トランジスタのドレイ
ンとの間に直列あるいは並列に接続される第２のＮ型電
界効果トランジスタであることを特徴とする半導体集積
回路装置。４、特許請求の範囲第３項に於いて、前記第１の電界効果トランジスタは、ゲートが前記第１
のＮＰＮトランジスタのベースに、ソース及びドレイン
が電源端子と前記第１のＮ型電界効果トランジスのドレ
インとの間に接続される第２のＰ型電界効果トランジス
タであることを特徴とする半導体集積回路装置。５、特許請求の範囲第３項に於いて、前記第２のＮＰＮバイポーラトランジスタのベースとエ
ミッタとの間に抵抗を設けることを特徴とする半導体集
積回路装置。６、特許請求の範囲第１項に於いて、ゲートが前記出力端子あるいは前記第１のＮＰＮバイポーラトランジスタのベースに、ドレイン及
びソースが前記第２のＮＰＮバイポーラトランジスタの
ベースとエミッタとの間に接続される第３のＮ型電界効
果トランジスタを具備することを特徴とする半導体集積
回路装置。７、特許請求の範囲第１項において、各ゲートがそれぞれ異なる前記入力端子に、各ドレイン
及び各ソースが前記第１のＮＰＮバイポーラトランジス
タのベースと前記固定電位端子との間に直列あるいは並
列に接続される第４のＮ型電界効果トランジスタを具備
することを特徴とする半導体集積回路装置。８、特許請求の範囲第１項に於いて、前記第１のＮＰＮバイポーラトランジスタのベースとエ
ミッタとの間に抵抗を設けることを特徴とする半導体集
積回路装置。９、特許請求の範囲第１項から第８項において、前記第
１または第２のＮＰＮバイポーラトランジスタはショッ
トキーバリアダイオード付きであることを特徴とする半
導体集積回路装置。１０、特許請求の範囲第３項及び第９項において、前記
第２の電界効果トランジスタを削除し、前記第２のＮ型
電界効果トランジスタのソースを前記第２のＮＰＮトラ
ンジスタのベースに接続したことを特徴とする半導体集
積回路装置。