JPH04165715A - 差動回路 - Google Patents
差動回路Info
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- JPH04165715A JPH04165715A JP2291568A JP29156890A JPH04165715A JP H04165715 A JPH04165715 A JP H04165715A JP 2291568 A JP2291568 A JP 2291568A JP 29156890 A JP29156890 A JP 29156890A JP H04165715 A JPH04165715 A JP H04165715A
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- JP
- Japan
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- input
- output
- load
- differential circuit
- transistor
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- Granted
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- 230000000295 complement effect Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
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- Logic Circuits (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は差動回路に係り、特に化合物半導体藁積回路か
らなる差動回路に関する。
らなる差動回路に関する。
従来、この種の差動回路は、負荷用トランジスタがＤ（
デイプレッション型）ＦＥＴ、入力用トランジスタがＤ
ＦＥＴで構成され、差動回路の出力振幅は負荷用のＤＦ
ＥＴと入力用ＤＥＦＴとの能力の差によって決定されて
いた。以下、図面を用いて説明する。第２図は従来のこ
のような差動回路の回路図である。第２図において、ト
ランジスタＱ２０．２１は負荷用ＤＦＥＴ、 トランジ
スタＱ２２．２３は入力用ＤＦＥＴ、）ランジスタＱ２
４は定電流源用ＤＦＥＴ、ＶＤＤ、ＶＳＳは電源、ＩＮ
、ＩＮは相補となる入力、ＯＵＴ。
デイプレッション型）ＦＥＴ、入力用トランジスタがＤ
ＦＥＴで構成され、差動回路の出力振幅は負荷用のＤＦ
ＥＴと入力用ＤＥＦＴとの能力の差によって決定されて
いた。以下、図面を用いて説明する。第２図は従来のこ
のような差動回路の回路図である。第２図において、ト
ランジスタＱ２０．２１は負荷用ＤＦＥＴ、 トランジ
スタＱ２２．２３は入力用ＤＦＥＴ、）ランジスタＱ２
４は定電流源用ＤＦＥＴ、ＶＤＤ、ＶＳＳは電源、ＩＮ
、ＩＮは相補となる入力、ＯＵＴ。
ＯＵＴは相補となる出力である。第３図は第２図の差動
回路の動作を示す波形図である。
回路の動作を示す波形図である。
以下、第３図を用いて第２図の差動回路の動作説明をす
る。第３図において、時刻ｔ８て入力ＩＮが“Ｌ”→“
Ｈ”と遷移すると、トランジスタＱ２３は次第にＯＮ状
態となり、出力０ＵＴ２は“Ｈ”→“Ｌ”と変化する。
る。第３図において、時刻ｔ８て入力ＩＮが“Ｌ”→“
Ｈ”と遷移すると、トランジスタＱ２３は次第にＯＮ状
態となり、出力０ＵＴ２は“Ｈ”→“Ｌ”と変化する。
同様にして、時刻ｔ１で入力ＩＮが“Ｈ”−“Ｌ”と遷
移すると、トランジスタＱ２２は次第にＯＦＦ状態とな
り、負荷用ＤＦＥＴＱ２０で出力０ＵＴ２がプルアップ
されて、出力０ＵＴ２は“し”−“Ｈ−と変化し、入力
ＩＮ、ＩＮの反転から時Ｈｔｗ□後に出力０ＬＪＴ２．
０ＵＴ２が反転する。ここで、負荷用ＤＦＥＴＱ２０．
Ｑ２１は、それぞれゲートとソースが共通接続されてい
るため、負荷用ＤＦＥＴＱ２０．Ｑ２１のそれぞれのゲ
ート・ソース間電圧はＯＶである。
移すると、トランジスタＱ２２は次第にＯＦＦ状態とな
り、負荷用ＤＦＥＴＱ２０で出力０ＵＴ２がプルアップ
されて、出力０ＵＴ２は“し”−“Ｈ−と変化し、入力
ＩＮ、ＩＮの反転から時Ｈｔｗ□後に出力０ＬＪＴ２．
０ＵＴ２が反転する。ここで、負荷用ＤＦＥＴＱ２０．
Ｑ２１は、それぞれゲートとソースが共通接続されてい
るため、負荷用ＤＦＥＴＱ２０．Ｑ２１のそれぞれのゲ
ート・ソース間電圧はＯＶである。
この従来の化合物半導体のＭ Ｅ Ｓ Ｆ Ｅ−Ｔで構
成される差動回路は、出力０１ＪＴ２，０ＵＴ２に大き
な配線容量や次段のゲート容量等が負荷された場合、入
力ＩＮ、ＩＮが反転してから出方０ＵＴ２．０ＵＴ２が
反転するまでの時間ｔｗ２が著しく遅れる。また、この
時間ｔｗ２を遅らせない様にするためには、出力０ＵＴ
２．０ＬＩＴ２に接続される負荷容量を十分充放電でき
るだけの差動回路全体のサイズアップが必要となう、チ
ップサイズの増大、及び消費電力の増加を招くという問
題点があった。
成される差動回路は、出力０１ＪＴ２，０ＵＴ２に大き
な配線容量や次段のゲート容量等が負荷された場合、入
力ＩＮ、ＩＮが反転してから出方０ＵＴ２．０ＵＴ２が
反転するまでの時間ｔｗ２が著しく遅れる。また、この
時間ｔｗ２を遅らせない様にするためには、出力０ＵＴ
２．０ＬＩＴ２に接続される負荷容量を十分充放電でき
るだけの差動回路全体のサイズアップが必要となう、チ
ップサイズの増大、及び消費電力の増加を招くという問
題点があった。
本発明の目的は、前記問題点を解決し、入力に対する出
力の反転遅延時間を小さくした差動回路を提供すること
にある。
力の反転遅延時間を小さくした差動回路を提供すること
にある。
本発明の差動回路の構成は、第１．第２のトランジスタ
の直列体と第３．第４のトランジスタの直列体とを並列
接続して第５のトランジスタ又は抵抗と直列接続してな
る第１の差動回路部分と、第６．７．８．９のトランジ
スタが前記第１の差動回路部分と同様な回路構成を有す
る第２の差動回路部分と、前記第２．第９のトランジス
タのゲートを第１の入力とし、前記第４．第７のトラン
ジスタのゲートを前記第２の入力の反転した第２の入力
とし、前記第１．第２のトランジスタの共通接続点を前
記第８のトランジスタのゲート入力とし、前記第６．第
７のトランジスタの共通接続点を前記第３のトランジス
タのゲート入力とし、前記第３．第４のトランジスタの
共通接続点を第１の出力とし、前記第８．第９のトラン
ジスタの共通接続点を前記第１の出力の反転した第２の
出力とし、前記第１．第６のトランジスタのゲートと主
電掻とをそれぞれ短絡し々ことを特徴とする。
の直列体と第３．第４のトランジスタの直列体とを並列
接続して第５のトランジスタ又は抵抗と直列接続してな
る第１の差動回路部分と、第６．７．８．９のトランジ
スタが前記第１の差動回路部分と同様な回路構成を有す
る第２の差動回路部分と、前記第２．第９のトランジス
タのゲートを第１の入力とし、前記第４．第７のトラン
ジスタのゲートを前記第２の入力の反転した第２の入力
とし、前記第１．第２のトランジスタの共通接続点を前
記第８のトランジスタのゲート入力とし、前記第６．第
７のトランジスタの共通接続点を前記第３のトランジス
タのゲート入力とし、前記第３．第４のトランジスタの
共通接続点を第１の出力とし、前記第８．第９のトラン
ジスタの共通接続点を前記第１の出力の反転した第２の
出力とし、前記第１．第６のトランジスタのゲートと主
電掻とをそれぞれ短絡し々ことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の差動回路の回路図である。
第１図において、本実施例は、負荷用ＤＦＥＴＱＩＯ，
Ｑｌ １．Ｑｌ５．Ｑｌ６と、入力用ＤＦＥＴＱ１２．
Ｑ１３．Ｑ１７．Ｑｌ８と、定電流源用ＤＦＥＴＱ１４
．Ｑ１９と、第１の電源ＶＤＤ、第２の電源ｖＳＳの端
子と、相補となる入力ＩＮ、ＩＮの端子と、相補となる
出力ＯＵＴ １ 。
Ｑｌ １．Ｑｌ５．Ｑｌ６と、入力用ＤＦＥＴＱ１２．
Ｑ１３．Ｑ１７．Ｑｌ８と、定電流源用ＤＦＥＴＱ１４
．Ｑ１９と、第１の電源ＶＤＤ、第２の電源ｖＳＳの端
子と、相補となる入力ＩＮ、ＩＮの端子と、相補となる
出力ＯＵＴ １ 。
０ＵＴＩの端子とを備えている。従来の差動回路に対し
、本実施例では、入力ＩＮ、ＩＮがそれぞれ２組の差動
回路で構成されている。入力ＩＮは入力用ＤＦＥＴＱ１
２のゲートに入力され、入力ＩＮは入力用ＤＦＥＴＱ１
３のゲートに入力され、入力用ＤＦＥＴＱＩ ２．Ｑｌ
３のソースは定電流源用ＤＦＥＴＱ１４のドレインに
共通接続され、定電流源用ＤＦＥＴＱ１４のゲートとソ
ースは電源■ＳＳに共通接続されている。ここで、負荷
用ＤＦＥＴＱＩＯのゲートとソースは入力用ＤＦＥＴＱ
１２のドレインである接点ＮＩＯに共通接続され、ＤＦ
ＥＴＱＩ Ｏのドレインは電源ＶＤＤに接続される。負
荷用ＤＦＥＴＱＩ １のゲートは接点Ｎ１１に接続され
ソースは入力用ＤＦＥＴＱ１３のドレインである出力０
ＬＪＴＩに接続され、ＤＦＥＴＱＩ １のドルインは電
源ＶＤＤに接続される。また、同様にして、入力ＩＮは
入力用ＤＦＥＴＱ１７のゲートに入力され、入力ＩＮは
入力用ＤＦＥＴＱ１８のゲートに入力され、入力用ＤＦ
ＥＴＱ１７．Ｑ１８のソースは定電流源用ＤＦＥＴＱ１
９のドレインに共通接続され、定電流源用ＤＦＥＴＱ１
９のゲートとソースは電源ＶＳＳに共通接続されている
。ここで、負荷用ＤＦＥＴＱ１６のゲートとソースは入
力用ＤＦＥＴＱ１８のドレインである接点Ｎ１１に共通
接続され、ＤＦＥＴＱＩ ６のドレインは電源ＶＤＤに
接続される。負荷用ＤＦＥＴＱ１５のゲートは接点ＮＩ
Ｏに接続され、ソースは入力用ＤＦＥＴＱ１７のドレイ
ンである出力０ＵＴＩに接続され、ＤＦＥＴＱＩ５のド
レインは電源ＶＤＤに接続される。
、本実施例では、入力ＩＮ、ＩＮがそれぞれ２組の差動
回路で構成されている。入力ＩＮは入力用ＤＦＥＴＱ１
２のゲートに入力され、入力ＩＮは入力用ＤＦＥＴＱ１
３のゲートに入力され、入力用ＤＦＥＴＱＩ ２．Ｑｌ
３のソースは定電流源用ＤＦＥＴＱ１４のドレインに
共通接続され、定電流源用ＤＦＥＴＱ１４のゲートとソ
ースは電源■ＳＳに共通接続されている。ここで、負荷
用ＤＦＥＴＱＩＯのゲートとソースは入力用ＤＦＥＴＱ
１２のドレインである接点ＮＩＯに共通接続され、ＤＦ
ＥＴＱＩ Ｏのドレインは電源ＶＤＤに接続される。負
荷用ＤＦＥＴＱＩ １のゲートは接点Ｎ１１に接続され
ソースは入力用ＤＦＥＴＱ１３のドレインである出力０
ＬＪＴＩに接続され、ＤＦＥＴＱＩ １のドルインは電
源ＶＤＤに接続される。また、同様にして、入力ＩＮは
入力用ＤＦＥＴＱ１７のゲートに入力され、入力ＩＮは
入力用ＤＦＥＴＱ１８のゲートに入力され、入力用ＤＦ
ＥＴＱ１７．Ｑ１８のソースは定電流源用ＤＦＥＴＱ１
９のドレインに共通接続され、定電流源用ＤＦＥＴＱ１
９のゲートとソースは電源ＶＳＳに共通接続されている
。ここで、負荷用ＤＦＥＴＱ１６のゲートとソースは入
力用ＤＦＥＴＱ１８のドレインである接点Ｎ１１に共通
接続され、ＤＦＥＴＱＩ ６のドレインは電源ＶＤＤに
接続される。負荷用ＤＦＥＴＱ１５のゲートは接点ＮＩ
Ｏに接続され、ソースは入力用ＤＦＥＴＱ１７のドレイ
ンである出力０ＵＴＩに接続され、ＤＦＥＴＱＩ５のド
レインは電源ＶＤＤに接続される。
第３図の上部の出力０ＵＴ１．０ＵＴＩの波形は、本実
施例の差動回路の動作波形である。
施例の差動回路の動作波形である。
以下、第３図を参照して第１図の差動回路の動作を説明
する。第３図において、時刻ｔ１で入力ＩＮが“Ｌ−一
“Ｈ”と遷移すると、入力用ＤＦＥＴＱ１８がＯＮ状態
となる接点Ｎｉｌが“Ｈ”−“Ｌ”と変化する。この時
、入力用Ｄ ＦＥＴＱ１３も０Ｎ４ｊｉｉとなり出力０
ＵＴ１も“Ｈ”→“Ｌ”と変化する。ここで、出力０Ｕ
Ｔ１には図示しない配線の容量あるいは次段に接続され
る回路のゲート容量等が接続されているが、接点Ｎ１１
に接続される負荷容量は小さな値であれので、接点Ｎｉ
ｌは出力０ＵＴＩよりも先に“Ｈ”−“Ｌ”と変化する
。その結果、負荷用ＤＦＥＴＱｌｌのゲートである接点
Ｎｉｌの電位の方が出力０ＵＴ１の電位より過渡的に低
くなる。つまり、負荷用ＤＦＥＴＱＩ １のゲート・ソ
ース間電圧が過渡的に小さくなり、負荷用ＤＦＥＴＱＩ
Ｉの電流能力が過渡的に減少し、出力ｏｕＴｉは従来の
差動回路の出力よりも約２０％速く“Ｈ”−“Ｌ”と変
化する。同様にして、時刻１．で入力ＩＮが“Ｈ”−“
し”と遷移すると、入力用ＤＦＥＴＱ１２がＯＦＦ状態
となり、接点Ｎ１０が“し”−“Ｈ”と変化する。この
時、入力用ＤＦＥＴＱ１７もＯＦＦ状態となり、出力０
ＵＴＩも“Ｌ”−“Ｈ”と変化する。ここで、出力０Ｕ
ＴＦには図示しない配線を容量、あるいは次段に接続さ
れる回路のゲート容量等が接続されているが、接点ＮＩ
Ｏに接続される負荷容量は小さな値であるので、接点Ｎ
ＩＯは出力０ＵＴＩよりも先に”Ｌ”−“Ｈ”と変化す
る。その結果、負荷用ＤＦＥＴＱ１５のゲートである接
点ＮＩＯの電位の方が出力０ＵＴ１の電位より過渡的に
高くなる。つまり、負荷用ＤＦＥＴＱ１５のゲートーソ
ース間電圧が過渡的に大きくなり、負荷用ＤＦＥＴＱ１
５の電流能力が過渡的に増加し、圧力０ＵＴＩは従来の
差動回路の出力よりも約２０％速く“Ｌ”−′Ｈ”と変
化する。
する。第３図において、時刻ｔ１で入力ＩＮが“Ｌ−一
“Ｈ”と遷移すると、入力用ＤＦＥＴＱ１８がＯＮ状態
となる接点Ｎｉｌが“Ｈ”−“Ｌ”と変化する。この時
、入力用Ｄ ＦＥＴＱ１３も０Ｎ４ｊｉｉとなり出力０
ＵＴ１も“Ｈ”→“Ｌ”と変化する。ここで、出力０Ｕ
Ｔ１には図示しない配線の容量あるいは次段に接続され
る回路のゲート容量等が接続されているが、接点Ｎ１１
に接続される負荷容量は小さな値であれので、接点Ｎｉ
ｌは出力０ＵＴＩよりも先に“Ｈ”−“Ｌ”と変化する
。その結果、負荷用ＤＦＥＴＱｌｌのゲートである接点
Ｎｉｌの電位の方が出力０ＵＴ１の電位より過渡的に低
くなる。つまり、負荷用ＤＦＥＴＱＩ １のゲート・ソ
ース間電圧が過渡的に小さくなり、負荷用ＤＦＥＴＱＩ
Ｉの電流能力が過渡的に減少し、出力ｏｕＴｉは従来の
差動回路の出力よりも約２０％速く“Ｈ”−“Ｌ”と変
化する。同様にして、時刻１．で入力ＩＮが“Ｈ”−“
し”と遷移すると、入力用ＤＦＥＴＱ１２がＯＦＦ状態
となり、接点Ｎ１０が“し”−“Ｈ”と変化する。この
時、入力用ＤＦＥＴＱ１７もＯＦＦ状態となり、出力０
ＵＴＩも“Ｌ”−“Ｈ”と変化する。ここで、出力０Ｕ
ＴＦには図示しない配線を容量、あるいは次段に接続さ
れる回路のゲート容量等が接続されているが、接点ＮＩ
Ｏに接続される負荷容量は小さな値であるので、接点Ｎ
ＩＯは出力０ＵＴＩよりも先に”Ｌ”−“Ｈ”と変化す
る。その結果、負荷用ＤＦＥＴＱ１５のゲートである接
点ＮＩＯの電位の方が出力０ＵＴ１の電位より過渡的に
高くなる。つまり、負荷用ＤＦＥＴＱ１５のゲートーソ
ース間電圧が過渡的に大きくなり、負荷用ＤＦＥＴＱ１
５の電流能力が過渡的に増加し、圧力０ＵＴＩは従来の
差動回路の出力よりも約２０％速く“Ｌ”−′Ｈ”と変
化する。
以上より、入力ＩＮ、ＩＮが反転してから出力０ＵＴ１
．０ＵＴＩが反転するまでの時間ｔｗ。
．０ＵＴＩが反転するまでの時間ｔｗ。
は、従来の差動回路の入力ＩＮ、ＩＮが反転してから０
ＬＩＴ２．０ＵＴ２が反転するまでの時間ｔＷ２に比べ
て、約２０％短縮できる。また、本実施例の差動回路の
負荷用ＤＦＥＴ、入力用ＤＦＥＴ、定電流源用ＤＦＥＴ
のトランジスタサイズの比は従来の差動回路の負荷用Ｄ
ＦＥＴ、入力用ＤＦＥＴ、定電流源用ＤＦＥＴのトラン
ジスタサイズの比と同じである。さらに、本実施例の差
動回路を構成するトランジスタのサイズは従来の差動回
路を構成するトランジスタのサイズの１／２であり、よ
って、本発明の実施例の差動回路のマスク面積は従来の
差動回路のマスク面積よりも約３％大きくなる程度で、
消費電力の増大はなく、入力ＩＮ、ＩＮの遅延もない。
ＬＩＴ２．０ＵＴ２が反転するまでの時間ｔＷ２に比べ
て、約２０％短縮できる。また、本実施例の差動回路の
負荷用ＤＦＥＴ、入力用ＤＦＥＴ、定電流源用ＤＦＥＴ
のトランジスタサイズの比は従来の差動回路の負荷用Ｄ
ＦＥＴ、入力用ＤＦＥＴ、定電流源用ＤＦＥＴのトラン
ジスタサイズの比と同じである。さらに、本実施例の差
動回路を構成するトランジスタのサイズは従来の差動回
路を構成するトランジスタのサイズの１／２であり、よ
って、本発明の実施例の差動回路のマスク面積は従来の
差動回路のマスク面積よりも約３％大きくなる程度で、
消費電力の増大はなく、入力ＩＮ、ＩＮの遅延もない。
第４図は本発明の他の実施例の差動回路の回路図である
。第４図において、本実施例が、第１図の実施例と異な
る点は、第１図の定電流源用ＤＦＥＴＱ１４．Ｑ１９が
抵抗Ｒ４０，Ｒ４１になっている点である０本実施例で
は、定電流源に抵抗Ｒ４０，Ｒ４１を使用しているため
、！２造１０セス、または使用環境温度によるｖｔｈの
変動に関係なく定電流源に流れる電流は一定であるので
、安定に動作するという利点がある。また、負荷用ＤＦ
ＥＴ、入力用ＤＦＥＴは各々対照的に接続されているた
め、ｖｔｈの変動の影響は受けにくい、動作は第１の実
施例とほとんど同一であり動作説明は省略する。
。第４図において、本実施例が、第１図の実施例と異な
る点は、第１図の定電流源用ＤＦＥＴＱ１４．Ｑ１９が
抵抗Ｒ４０，Ｒ４１になっている点である０本実施例で
は、定電流源に抵抗Ｒ４０，Ｒ４１を使用しているため
、！２造１０セス、または使用環境温度によるｖｔｈの
変動に関係なく定電流源に流れる電流は一定であるので
、安定に動作するという利点がある。また、負荷用ＤＦ
ＥＴ、入力用ＤＦＥＴは各々対照的に接続されているた
め、ｖｔｈの変動の影響は受けにくい、動作は第１の実
施例とほとんど同一であり動作説明は省略する。
以上説明したように、本発明は、大きな負荷容量が接続
されない、出力と同相の接点の電位を、対照的に接続さ
れた２Ｍの差動回路の相対する負荷用ＤＦＥＴのゲート
に入力して、負荷用ＤＦＥＴの電流能力を過渡的に変化
させることによって、入力が反転してから出力が反転す
るまでの時間を約２０％短縮できるという効果がある。
されない、出力と同相の接点の電位を、対照的に接続さ
れた２Ｍの差動回路の相対する負荷用ＤＦＥＴのゲート
に入力して、負荷用ＤＦＥＴの電流能力を過渡的に変化
させることによって、入力が反転してから出力が反転す
るまでの時間を約２０％短縮できるという効果がある。
第１図は本発明の一実施例の差動回路の回路図、第２図
は従来の差動回路の回路図、第３図は第１図及び従来の
差動回路の動作波形図、第４図は本発明の他の実施例の
差動回路の回路図である。 ＱＩＯ〜Ｑ１９．Ｑ２０〜Ｑ ２４・・・Ｄ （デイプ
レッション型）ＦＥＴ （電界効果トランジスタ） 、
Ｒ４０，Ｒ４１・・・抵抗、ＶＤＤ・・・第１の電源、
ＶＳＳ・・・第２の電源、ＩＮ、ＩＮ・・・入力。 ０ＵＴＩ、０ＵＴＩ、０ＵＴ２，０ＵＴ２・・・出力。 、代理人 弁理士 内 原 音 第４図 ＶＳＳ 第２ 図 第３ 図
は従来の差動回路の回路図、第３図は第１図及び従来の
差動回路の動作波形図、第４図は本発明の他の実施例の
差動回路の回路図である。 ＱＩＯ〜Ｑ１９．Ｑ２０〜Ｑ ２４・・・Ｄ （デイプ
レッション型）ＦＥＴ （電界効果トランジスタ） 、
Ｒ４０，Ｒ４１・・・抵抗、ＶＤＤ・・・第１の電源、
ＶＳＳ・・・第２の電源、ＩＮ、ＩＮ・・・入力。 ０ＵＴＩ、０ＵＴＩ、０ＵＴ２，０ＵＴ２・・・出力。 、代理人 弁理士 内 原 音 第４図 ＶＳＳ 第２ 図 第３ 図
Claims (1)
- 第１、第２のトランジスタの直列体と第３、第４のト
ランジスタの直列体とを並列接続して第５のトランジス
タ又は抵抗と直列接続してなる第１の差動回路部分と、
第６、７、８、９のトランジスタが前記第１の差動回路
部分と同様な回路構成を有する第２の差動回路部分と、
前記第２、第９のトランジスタのゲートを第１の入力と
し、前記第４、第７のトランジスタのゲートを前記第２
の入力の反転した第２の入力とし、前記第１、第２のト
ランジスタの共通接続点を前記第８のトランジスタのゲ
ート入力とし、前記第６、第７のトランジスタの共通接
続点を前記第３のトランジスタのゲート入力とし、前記
第３、第４のトランジスタの共通接続点を第１の出力と
し、前記第８、第９のトランジスタの共通接続点を前記
第１の出力の反転した第２の出力とし、前記第１、第６
のトランジスタのゲートと主電極とをそれぞれ短絡した
ことを特徴とする差動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2291568A JP2979627B2 (ja) | 1990-10-29 | 1990-10-29 | 差動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2291568A JP2979627B2 (ja) | 1990-10-29 | 1990-10-29 | 差動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04165715A true JPH04165715A (ja) | 1992-06-11 |
| JP2979627B2 JP2979627B2 (ja) | 1999-11-15 |
Family
ID=17770609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2291568A Expired - Lifetime JP2979627B2 (ja) | 1990-10-29 | 1990-10-29 | 差動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2979627B2 (ja) |
-
1990
- 1990-10-29 JP JP2291568A patent/JP2979627B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2979627B2 (ja) | 1999-11-15 |
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