JPH0329409A - Ｃｍｏｓ発振器 - Google Patents
Ｃｍｏｓ発振器Info
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- JPH0329409A JPH0329409A JP2087602A JP8760290A JPH0329409A JP H0329409 A JPH0329409 A JP H0329409A JP 2087602 A JP2087602 A JP 2087602A JP 8760290 A JP8760290 A JP 8760290A JP H0329409 A JPH0329409 A JP H0329409A
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- 239000003990 capacitor Substances 0.000 claims description 12
- 230000003321 amplification Effects 0.000 claims description 7
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 6
- 101001125878 Autographa californica nuclear polyhedrosis virus Per os infectivity factor 2 Proteins 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0231—Astable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/354—Astable circuits
Landscapes
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
- Amplifiers (AREA)
- Oscillators With Electromechanical Resonators (AREA)
- Logic Circuits (AREA)
- Polymers With Sulfur, Phosphorus Or Metals In The Main Chain (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は、ＣＭＯＳ発振器に関する。
［従来の技術］
従来のＣＭＯＳ弛張発振器は外部ＲＣ回路網が接続され
ている利褐ブロックとして単純なＣＭＯＳインバータ段
を使用している。さらにそのようなＣＭＯＳ弛張発振器
はエミッタ結合マルチバイブレーク４（Ｇｒｅｂｅｎｅ
．Ａｌａｎ Ｂ． ”旧ｐｏｌａｒａｎｄ ＭＯ Ｓ
ａｎａｌｏｇ Ｉｎｔｅｇｒａｔｅｄ ｃｌｒｃｕ１
ｔ ｄｅＳ’ｉｇｎＩ Ｓ Ｂ Ｎ Ｏ−４７１−０８
５ ２９−４．１１．５および１１．６章）に類似した
複数の直列接続ＣＭＯＳインバータ段により構成されて
いる。このような発振器の欠点は周波数が増加すると比
較的温度安定性が悪くなり、そのためそれは約３０乃至
５０ＭＨｚ以上の周波数範囲で動作させるのには適して
いないことである。
ている利褐ブロックとして単純なＣＭＯＳインバータ段
を使用している。さらにそのようなＣＭＯＳ弛張発振器
はエミッタ結合マルチバイブレーク４（Ｇｒｅｂｅｎｅ
．Ａｌａｎ Ｂ． ”旧ｐｏｌａｒａｎｄ ＭＯ Ｓ
ａｎａｌｏｇ Ｉｎｔｅｇｒａｔｅｄ ｃｌｒｃｕ１
ｔ ｄｅＳ’ｉｇｎＩ Ｓ Ｂ Ｎ Ｏ−４７１−０８
５ ２９−４．１１．５および１１．６章）に類似した
複数の直列接続ＣＭＯＳインバータ段により構成されて
いる。このような発振器の欠点は周波数が増加すると比
較的温度安定性が悪くなり、そのためそれは約３０乃至
５０ＭＨｚ以上の周波数範囲で動作させるのには適して
いないことである。
［発明の解決すべき課題］
この発明の目的は、低い周波数から非常に高い周波数、
例えば１００ＭＨｚ以上に対して適当な、高速で、温度
およびパラメータの変化に対しても安定な、制御可能な
ＣＭＯＳ発振器を提供することである。
例えば１００ＭＨｚ以上に対して適当な、高速で、温度
およびパラメータの変化に対しても安定な、制御可能な
ＣＭＯＳ発振器を提供することである。
［課題解決のための手段］
この発明によれば、この目的は、差動増幅器と、第１の
スイッチング素子および第２のスイッチング素子を備え
た第１のスイッチング装置と、第３のスイッチング素子
および第４のスイッチング素子を備えた第２のスイッチ
ング装置と、キャパシタＣによって拮合された制御され
た第１および第２の電流源とを具備し、第１の電流源は
差動増幅器の第１の入力に第１の抵抗を介して接続され
、一方第２の電流源は差動増幅器の第２の入力に第２の
抵抗を介して接続され、電源端子は第１のスイッチング
素子のスイッチング路を介して第１の電流源と第１の抵
抗との間に位置する第１のタップへ、または第２のスイ
ッチング素子のスイッチング路を介して第２の電流源と
第２の抵抗との間に位置する第２のタップへ接続可能で
あり、差動増幅器の第１の出力および第２の出力はそれ
ぞれ第１のスイッチング素子の１ｑ御入力および第２の
スイッチング素子の制御入力に接続され、差動増幅器の
第１の入力または第２の入力は第３のスイッチング素子
のスイッチング路を介して、または第４のスイッチング
素子のスイッチング路を介して第３のＣＭＯＳ電流源に
それぞれ接続可能であり、第３のスイッチング素子の制
御入力および第４のスイッチング素子の制御入力はそれ
ぞれ差動増幅器の第１の出力および第２の出力に接続さ
れていることを特徴とするＣＭＯＳ発振器によって達成
される。
スイッチング素子および第２のスイッチング素子を備え
た第１のスイッチング装置と、第３のスイッチング素子
および第４のスイッチング素子を備えた第２のスイッチ
ング装置と、キャパシタＣによって拮合された制御され
た第１および第２の電流源とを具備し、第１の電流源は
差動増幅器の第１の入力に第１の抵抗を介して接続され
、一方第２の電流源は差動増幅器の第２の入力に第２の
抵抗を介して接続され、電源端子は第１のスイッチング
素子のスイッチング路を介して第１の電流源と第１の抵
抗との間に位置する第１のタップへ、または第２のスイ
ッチング素子のスイッチング路を介して第２の電流源と
第２の抵抗との間に位置する第２のタップへ接続可能で
あり、差動増幅器の第１の出力および第２の出力はそれ
ぞれ第１のスイッチング素子の１ｑ御入力および第２の
スイッチング素子の制御入力に接続され、差動増幅器の
第１の入力または第２の入力は第３のスイッチング素子
のスイッチング路を介して、または第４のスイッチング
素子のスイッチング路を介して第３のＣＭＯＳ電流源に
それぞれ接続可能であり、第３のスイッチング素子の制
御入力および第４のスイッチング素子の制御入力はそれ
ぞれ差動増幅器の第１の出力および第２の出力に接続さ
れていることを特徴とするＣＭＯＳ発振器によって達成
される。
この発明による発振器はＣＭＯＳモノリシック集＠１回
路を使用して構成することができ、したがって半導体チ
ップ上でほぼ同一の部品特性を有し、また必要な入力電
流駆動が低く、電力消費も非常に低く、しかも高い正確
度を有している。
路を使用して構成することができ、したがって半導体チ
ップ上でほぼ同一の部品特性を有し、また必要な入力電
流駆動が低く、電力消費も非常に低く、しかも高い正確
度を有している。
特にこの発明による発振器は、例えば位相ロックループ
（Ｐ Ｌ Ｌ）の一部として大きなＣＭＯＳチップ上の
セルとして広く適用可能である。
（Ｐ Ｌ Ｌ）の一部として大きなＣＭＯＳチップ上の
セルとして広く適用可能である。
２つの制御された電流源を介して、発振器周波数は直線
的に変化されることができる（電流制御発振器の原理）
。キャバシタンスの変化によって周波数は例えば２００
ＭＨｚまでの非常に肱い限界内で変化させることができ
る。
的に変化されることができる（電流制御発振器の原理）
。キャバシタンスの変化によって周波数は例えば２００
ＭＨｚまでの非常に肱い限界内で変化させることができ
る。
その他のこの発明の特徴は請求項２以下に記載されてい
る。
る。
以下、添付図面を参照にして実施例を詳細に説明する。
［実施例］
第１図を参照すると、この発明のＣＭＯＳ発振器は、差
動増幅器Ｄ１第１のスイッチング素子ＳＥＬと第２のス
イッチング素子ＳＥ２とを備えた第１のスイッチング装
置Ｓｌ１第３のスイッチング素子ＳＥ３と第４のスイッ
チング素子ＳＥ４とを備えた第２のスイッチング装置Ｓ
２、制御された第１の電流源Ｉｆ，および制御された第
２の電流源Ｉ２より構成されている。２つの電流源１１
と１２とはキャパシタＣによって結合されている。
動増幅器Ｄ１第１のスイッチング素子ＳＥＬと第２のス
イッチング素子ＳＥ２とを備えた第１のスイッチング装
置Ｓｌ１第３のスイッチング素子ＳＥ３と第４のスイッ
チング素子ＳＥ４とを備えた第２のスイッチング装置Ｓ
２、制御された第１の電流源Ｉｆ，および制御された第
２の電流源Ｉ２より構成されている。２つの電流源１１
と１２とはキャパシタＣによって結合されている。
第１の電流源■１はまた第１の抵抗Ｒｌを通って差動増
幅器Ｄの第１の入力ＩＮＩに接続され、第２の電流源Ｉ
２は第２の抵抗Ｒ２を通って差動１曽幅器Ｄの第２の入
力ＩＮ２に接続されている。
幅器Ｄの第１の入力ＩＮＩに接続され、第２の電流源Ｉ
２は第２の抵抗Ｒ２を通って差動１曽幅器Ｄの第２の入
力ＩＮ２に接続されている。
電源端子ＶＤＤ（＋ ５Ｖ）は第１のスイッチング素子
ＳＥＩのスイッチング路を介して第１の電流源Ｉ１と第
１の抵抗Ｒｌとの接続点であるタツブ＾１に接続可能で
あり、または第２のスイッチング素子ＳＥ２のスイッチ
ング路を介して第２の電流［１２と第２の抵抗Ｒ２との
接続点であるタツブＡ２に接続可能である。
ＳＥＩのスイッチング路を介して第１の電流源Ｉ１と第
１の抵抗Ｒｌとの接続点であるタツブ＾１に接続可能で
あり、または第２のスイッチング素子ＳＥ２のスイッチ
ング路を介して第２の電流［１２と第２の抵抗Ｒ２との
接続点であるタツブＡ２に接続可能である。
差動増幅器Ｄの第１の出力ＯＬＩＴＩと第２の出力ＯＵ
Ｔ２は第１のスイッチング素子ＳＥＬの制御入力および
第２のスイッチング素子ＳＥ２の制御入力にそれぞれ接
続されている。
Ｔ２は第１のスイッチング素子ＳＥＬの制御入力および
第２のスイッチング素子ＳＥ２の制御入力にそれぞれ接
続されている。
差動増幅器Ｄの第１の入力ＩＮＩまたは第２の入力ＩＮ
２のいずれかが第３のスイッチング素子ＳＥ３のスイッ
チング路を介して、或いは第４のスイッチング素子ＳＥ
４のスイッチング路を介して第３のＣＭＯＳ電流源Ｉ３
に接続可能である。第３のスイッチング素子ＳＥ３の制
御入力および第４のスイッチング素子ＳＥ４の制御入力
はそれぞれ差動増幅ｉＤの第１の出力ＯＵＴＩおよび第
２の出力０１ＪＴ２に接続されている。
２のいずれかが第３のスイッチング素子ＳＥ３のスイッ
チング路を介して、或いは第４のスイッチング素子ＳＥ
４のスイッチング路を介して第３のＣＭＯＳ電流源Ｉ３
に接続可能である。第３のスイッチング素子ＳＥ３の制
御入力および第４のスイッチング素子ＳＥ４の制御入力
はそれぞれ差動増幅ｉＤの第１の出力ＯＵＴＩおよび第
２の出力０１ＪＴ２に接続されている。
この発明の１実施例を以下第２図を参照にして詳細に説
明する。
明する。
第１のスイッチング装置Ｓ１は第１のスイッチング素子
ＳＥＩを構成する第１のＮＭＯＳトランジスタＮ１と、
第２のスイッチング素子ＳＥ２を横成する第２のＮＭＯ
Ｓ トランジスタＮ２と、関連する第１および第２の電
流ミラーとから構成されている。
ＳＥＩを構成する第１のＮＭＯＳトランジスタＮ１と、
第２のスイッチング素子ＳＥ２を横成する第２のＮＭＯ
Ｓ トランジスタＮ２と、関連する第１および第２の電
流ミラーとから構成されている。
第１の電流ミラーは第１のＰＭＯＳトランジスタＰＬお
よび第２のＰＭＯＳトランジスタＰ２で構成されている
。トランジスタＰＩ Ｆ２の２つのドレイン端子は電
源端子ＶＤＤに接続されている。２つのゲート端子は互
いに接続され、第２のＰＭＯＳトランジスタＰ２のソー
ス端子は相互接続されたゲート端子に接続され、また第
１のＮＭＯＳトランジスタＮｌのドレイン端子に接続さ
れている。第１のＰＭＯＳトランジスタＰｌのソース端
子は第１のタップＡＩに接続されている。
よび第２のＰＭＯＳトランジスタＰ２で構成されている
。トランジスタＰＩ Ｆ２の２つのドレイン端子は電
源端子ＶＤＤに接続されている。２つのゲート端子は互
いに接続され、第２のＰＭＯＳトランジスタＰ２のソー
ス端子は相互接続されたゲート端子に接続され、また第
１のＮＭＯＳトランジスタＮｌのドレイン端子に接続さ
れている。第１のＰＭＯＳトランジスタＰｌのソース端
子は第１のタップＡＩに接続されている。
第２の電流ミラーは第３のＰＭＯＳトランジスタＰ３お
よび第４のＰＭＯＳトランジスタＰ４で構成され、第１
の電流ミラーに対して対称的である。したがってそれは
第２のＮＭＯＳトランジスタＮ２に接続され（Ｐ３のソ
ース端子はＮ２のドレイン端子に接続されている）、ま
た第２のタツブＡ２（Ｐ４のソース端子に接続されてい
る）に接続されている。
よび第４のＰＭＯＳトランジスタＰ４で構成され、第１
の電流ミラーに対して対称的である。したがってそれは
第２のＮＭＯＳトランジスタＮ２に接続され（Ｐ３のソ
ース端子はＮ２のドレイン端子に接続されている）、ま
た第２のタツブＡ２（Ｐ４のソース端子に接続されてい
る）に接続されている。
第１および第２のＮＭＯＳトランジスタＮＬ，Ｎ２のソ
ース端子は共に第４の電流？ｆｙ．Ｉ４に接続されてい
る。第１のＮＭＯＳトランジスタＮ１および第２のＮＭ
ＯＳトランジスタＮ２のゲート端子はそれぞれ第１のス
イッチング素子ＳＥＩおよび第２のスイッチング素子Ｓ
Ｅ２の制御入力を形成する（第１図参照）。
ース端子は共に第４の電流？ｆｙ．Ｉ４に接続されてい
る。第１のＮＭＯＳトランジスタＮ１および第２のＮＭ
ＯＳトランジスタＮ２のゲート端子はそれぞれ第１のス
イッチング素子ＳＥＩおよび第２のスイッチング素子Ｓ
Ｅ２の制御入力を形成する（第１図参照）。
第２のスイッチング装置Ｓ２は第３のスイッチング素子
ＳＥ３を構成する第３のＮＭＯＳトランジスタＮ３と、
第４のスイッチング素子ＳＩＥ４を構成する第４のＮＭ
Ｏ！ｌｌトランジスタＮ４と備えている。第３のＮＭＯ
ＳトランジスタＮ３のドレイン端子は第１の抵抗Ｒｌの
第１タップＡＩと反対側の端子に接続され、第４のＮＭ
ＯＳトランジスタＮ４のドレイン端子は第２の抵抗Ｒ２
の第２タツプ＾２と反対側の端子に接続されている。第
３および第４のＮＭＯＳトランジスタＮ３，Ｎ４のソー
ス端子は共に第３の電流源Ｉ３に接続されている。第３
および第４のＮＭＯＳトランジスタＮ３，Ｎ４のゲート
端子は第３のスイッチング素子ＳＥ３と第４のスイッチ
ング素子ＳＥ４の制御入力をそれぞれ形成している（第
１図参照）。
ＳＥ３を構成する第３のＮＭＯＳトランジスタＮ３と、
第４のスイッチング素子ＳＩＥ４を構成する第４のＮＭ
Ｏ！ｌｌトランジスタＮ４と備えている。第３のＮＭＯ
ＳトランジスタＮ３のドレイン端子は第１の抵抗Ｒｌの
第１タップＡＩと反対側の端子に接続され、第４のＮＭ
ＯＳトランジスタＮ４のドレイン端子は第２の抵抗Ｒ２
の第２タツプ＾２と反対側の端子に接続されている。第
３および第４のＮＭＯＳトランジスタＮ３，Ｎ４のソー
ス端子は共に第３の電流源Ｉ３に接続されている。第３
および第４のＮＭＯＳトランジスタＮ３，Ｎ４のゲート
端子は第３のスイッチング素子ＳＥ３と第４のスイッチ
ング素子ＳＥ４の制御入力をそれぞれ形成している（第
１図参照）。
第２図に示されるように差動増幅器Ｄはカスケード接続
の２段増幅器として設計されている。第１の差動増幅段
は第５、第６、第７、および第８のＮＭＯＳトランジス
タＮ５，ＮＯ，Ｎ７，Ｎ８および第５のＣＭＯＳ電流源
Ｉ５から構成されている。同様に第２の差動増幅段は第
９、第１０、第１１、および第１２のＮＭＯＳトランジ
スタＮ９，ＮＩＯ， Ｎｉｌ， Ｎｌ２および第６のＣ
ＭＯＳ電流源Ｉ６から構成されている。
の２段増幅器として設計されている。第１の差動増幅段
は第５、第６、第７、および第８のＮＭＯＳトランジス
タＮ５，ＮＯ，Ｎ７，Ｎ８および第５のＣＭＯＳ電流源
Ｉ５から構成されている。同様に第２の差動増幅段は第
９、第１０、第１１、および第１２のＮＭＯＳトランジ
スタＮ９，ＮＩＯ， Ｎｉｌ， Ｎｌ２および第６のＣ
ＭＯＳ電流源Ｉ６から構成されている。
第５および第６のＮＭＯＳトランジスタＮ５およびＮ６
のドレイン端子および相互接続されたゲート端子は電源
端子ＶＤＤに接続されている。第５および第６のＮＭＯ
ＳトランジスタＮ５およびＮＧのソース端子はそれぞれ
差動増幅器Ｄの第１の出力ＯＵＴＩおよび第２の出力Ｏ
ＵＴ２を形成している（第１図参照）。２個のトランジ
スタＮ５およびＮ８は通常の差動増幅器の２個の負荷抵
抗を表している。トランジスタＮ７．Ｎ８のソース端子
はノ（に第５のＣＭＯＳ電流源Ｉ５に接続されている。
のドレイン端子および相互接続されたゲート端子は電源
端子ＶＤＤに接続されている。第５および第６のＮＭＯ
ＳトランジスタＮ５およびＮＧのソース端子はそれぞれ
差動増幅器Ｄの第１の出力ＯＵＴＩおよび第２の出力Ｏ
ＵＴ２を形成している（第１図参照）。２個のトランジ
スタＮ５およびＮ８は通常の差動増幅器の２個の負荷抵
抗を表している。トランジスタＮ７．Ｎ８のソース端子
はノ（に第５のＣＭＯＳ電流源Ｉ５に接続されている。
トランジスタＮ７．Ｎ８のドレイン端子はそれぞれトラ
ンジスタＮ５，Ｎ６のソース端子に接続されている。ト
ランジスタＮ７，Ｎ８のゲート端子はそれぞれ第１の差
動増幅段の第１の出力および第２の出力を形成している
。２個のＮＭＯＳトランジスタは差動増幅器Ｄの第１段
を表している。
ンジスタＮ５，Ｎ６のソース端子に接続されている。ト
ランジスタＮ７，Ｎ８のゲート端子はそれぞれ第１の差
動増幅段の第１の出力および第２の出力を形成している
。２個のＮＭＯＳトランジスタは差動増幅器Ｄの第１段
を表している。
第２の差動増幅段は第１の差動ｊ曽幅段と類似した構成
であり、第９および第ｌＯのＮＭＯＳトランジスタＮ９
およびＮＩＯは２個の負荷抵抗を表し、第１１および第
１２のＮＭＯＳトランジスタＮｌｌおよびＮｌ２は第２
の増幅段を構成している。
であり、第９および第ｌＯのＮＭＯＳトランジスタＮ９
およびＮＩＯは２個の負荷抵抗を表し、第１１および第
１２のＮＭＯＳトランジスタＮｌｌおよびＮｌ２は第２
の増幅段を構成している。
ＮＭＯＳトランジスタＮｌｌおよびＮｌ２のドレインは
それぞれ第１の差動増幅段の第２の出力および第１の出
力に接続されている。トランジスタＮｌｌおよびＮｌ２
のゲート端子はそれぞれ差動増幅器Ｄの第１の入力ＩＮ
Ｉおよび第２の入力ＩＮ２を形成している。
それぞれ第１の差動増幅段の第２の出力および第１の出
力に接続されている。トランジスタＮｌｌおよびＮｌ２
のゲート端子はそれぞれ差動増幅器Ｄの第１の入力ＩＮ
Ｉおよび第２の入力ＩＮ２を形成している。
制御された第１の電流源Ｉｔおよび制御された第２の電
流１１２は周波数決定キャパシタＣを介して結合される
。第１の電流源１１は第１の抵抗Ｒｌを通ってトランジ
スタＮ３のトレイン端子に接続され、第２の電流源Ｉ２
は第２の抵抗Ｒ２を通ってトランジスタＮ４のトレイン
端子に接続されている。
流１１２は周波数決定キャパシタＣを介して結合される
。第１の電流源１１は第１の抵抗Ｒｌを通ってトランジ
スタＮ３のトレイン端子に接続され、第２の電流源Ｉ２
は第２の抵抗Ｒ２を通ってトランジスタＮ４のトレイン
端子に接続されている。
この発明の有利な態様によれば、第１の抵抗Ｒｌの第１
のタップＡｔと反対側の端子は第１３のＮＭＯＳトラン
ジスタＮｌ３のゲート端子に接続され、第２の抵抗Ｒ２
の第２のタップＡ２と反対側の端子は第１４のＮＭＯＳ
トランジスタＮｌ４のゲート端子に接続されている。第
１３および第１４のＮＭＯＳトランジスタＮｌ３および
Ｎｌ４のドレイン端子は電源端子ＶＤＤに接続されてい
る。トランジスタＮｌ３のソース端子はトランジスタＮ
ｉｌのゲートへ、すなわち差動増幅器Ｄの第１の入力Ｉ
ＮＩおよび第７のＣＭＯＳ電流源Ｉ７に接続されている
。
のタップＡｔと反対側の端子は第１３のＮＭＯＳトラン
ジスタＮｌ３のゲート端子に接続され、第２の抵抗Ｒ２
の第２のタップＡ２と反対側の端子は第１４のＮＭＯＳ
トランジスタＮｌ４のゲート端子に接続されている。第
１３および第１４のＮＭＯＳトランジスタＮｌ３および
Ｎｌ４のドレイン端子は電源端子ＶＤＤに接続されてい
る。トランジスタＮｌ３のソース端子はトランジスタＮ
ｉｌのゲートへ、すなわち差動増幅器Ｄの第１の入力Ｉ
ＮＩおよび第７のＣＭＯＳ電流源Ｉ７に接続されている
。
同様にトランジスタＮｌ４のソース端子はトランジスタ
Ｎ１２のゲートへ、すなわち差動増幅器Ｄの第２の入力
ＩＮ２および第８のＣＭＯＳ電流源Ｉ８に接続されてい
る。
Ｎ１２のゲートへ、すなわち差動増幅器Ｄの第２の入力
ＩＮ２および第８のＣＭＯＳ電流源Ｉ８に接続されてい
る。
第１３および第１４のＮＭＯＳトランジスタＮ１３およ
びＮ１４はソースフォロア段を構成し、その入力キャバ
シタンスは次の差動増幅器トランジスタＮｌｌおよびＮ
１２のそれよりも係数５乃至ＩＯ低く、それ故第１およ
び第２の抵抗Ｒｌ，Ｒ２を介して形成されるＲＣ積は無
視できる程度に小さい。
びＮ１４はソースフォロア段を構成し、その入力キャバ
シタンスは次の差動増幅器トランジスタＮｌｌおよびＮ
１２のそれよりも係数５乃至ＩＯ低く、それ故第１およ
び第２の抵抗Ｒｌ，Ｒ２を介して形成されるＲＣ積は無
視できる程度に小さい。
第７の電流ｉ１ｉＸＩ７および第８の電流源Ｉ８はそれ
ぞれトランジスタＮ１３およびＮ１４の動作点を設定す
る作用をする。第７の電流源Ｉ７および第８の電流源Ｉ
８によるトランジスタＮｌ３およびＮｌ４の駆動で、ゲ
ート・ソース電圧がトランジスタＮｌ３およびＮ１４中
に発生し、それは後続する差動増幅器トランジスタＮｉ
ｌおよびＮ１２をトランジスタ特性のピンチオフ領域で
動作させることを可能にする。その急俊な傾斜、したが
って高い利得によりピンチオフ領域は特性のオーム領域
に好ましいものである。
ぞれトランジスタＮ１３およびＮ１４の動作点を設定す
る作用をする。第７の電流源Ｉ７および第８の電流源Ｉ
８によるトランジスタＮｌ３およびＮｌ４の駆動で、ゲ
ート・ソース電圧がトランジスタＮｌ３およびＮ１４中
に発生し、それは後続する差動増幅器トランジスタＮｉ
ｌおよびＮ１２をトランジスタ特性のピンチオフ領域で
動作させることを可能にする。その急俊な傾斜、したが
って高い利得によりピンチオフ領域は特性のオーム領域
に好ましいものである。
制御された電流ｉｌｌおよび■２の構成について第３図
を参照にして以下説明する。電流源は電流ミラーとして
接続された２個のＮＭＯＳトランジスタＮ１５およびＮ
１Ｂを含み、ＮＩＢは第２の電流源のための出力電流路
を形成している。第１７のＮＭＯＳトランジスタＮｌ７
は、そのゲート端子がトランジスタＮ１Ｂのゲート端子
に接続され、第１の電流源１１のための出力電流路を形
成している。
を参照にして以下説明する。電流源は電流ミラーとして
接続された２個のＮＭＯＳトランジスタＮ１５およびＮ
１Ｂを含み、ＮＩＢは第２の電流源のための出力電流路
を形成している。第１７のＮＭＯＳトランジスタＮｌ７
は、そのゲート端子がトランジスタＮ１Ｂのゲート端子
に接続され、第１の電流源１１のための出力電流路を形
成している。
２個の電流源の出力電流１１．１２は駆動電流に比例し
ている。発振器を平衡するため電流伝送比が１、すなわ
ち出力電流１１と■２が等しくなるように選択される。
ている。発振器を平衡するため電流伝送比が１、すなわ
ち出力電流１１と■２が等しくなるように選択される。
電流Ｉ１とＩ２を介して発振器の周波数は直線的に変化
させることができる。
させることができる。
発振器は＋５−Ｖの電源で動作する。抵抗Ｒｌ，Ｒ２の
値は１キロオームである。２つの制御された電流源はミ
リアンペアの範囲の電流を流し、回路の電圧スイング（
抵抗の両端の電圧降下）は数百ミリボルトの範囲である
。各差動増幅器段は２乃至１０の利得を有し、１００Ｍ
ＩＩｚ以上の周波数を得るためにキャパシタＣはピコフ
ァラッド範囲のキャバシタンスを有する。第４の電流源
Ｉ４は電流１４を出力し、その電流値は第１、第２、お
よび第３の電流源（第２図参照）の電流の合計値よりも
若干大きい。
値は１キロオームである。２つの制御された電流源はミ
リアンペアの範囲の電流を流し、回路の電圧スイング（
抵抗の両端の電圧降下）は数百ミリボルトの範囲である
。各差動増幅器段は２乃至１０の利得を有し、１００Ｍ
ＩＩｚ以上の周波数を得るためにキャパシタＣはピコフ
ァラッド範囲のキャバシタンスを有する。第４の電流源
Ｉ４は電流１４を出力し、その電流値は第１、第２、お
よび第３の電流源（第２図参照）の電流の合計値よりも
若干大きい。
この発明による発振器の動作を以下第４図ｋタイミング
図を参照にして説明する。
図を参照にして説明する。
第１の行ａはキャパシタＣの両端の電圧の波形を示す。
第１のスイッチング点でキャパシタ電圧ＵＣは第１の抵
抗Ｒｌの両端の電圧降下（ＵＣ−Ｒｌ×１３）に等しい
。第２のスイッチング点でキャパシタ電圧ＵＣは第２の
抵抗Ｒ２の両端の電圧降下（ＬＩＣ−Ｒ２ ｘ Ｉ ３
）に等しい。
抗Ｒｌの両端の電圧降下（ＵＣ−Ｒｌ×１３）に等しい
。第２のスイッチング点でキャパシタ電圧ＵＣは第２の
抵抗Ｒ２の両端の電圧降下（ＬＩＣ−Ｒ２ ｘ Ｉ ３
）に等しい。
第２の行ｂは第１のスイッチング装置ｓｌの第１および
第２のスイッチング素子ＳＥＩ ， ＳＥ２間の電圧波
形Ｕｌ２（ｆｆｉ２図の０ １２）を示す。
第２のスイッチング素子ＳＥＩ ， ＳＥ２間の電圧波
形Ｕｌ２（ｆｆｉ２図の０ １２）を示す。
第３の行Ｃには第１の抵抗Ｒｌにおける電圧スイングＵ
ＲＩが時間ｔに対して描かれており、第４の行ｄには第
２の抵抗Ｒ２における電圧スイングＵＲ２が時間ｔに対
して描かれている。
ＲＩが時間ｔに対して描かれており、第４の行ｄには第
２の抵抗Ｒ２における電圧スイングＵＲ２が時間ｔに対
して描かれている。
第５の行ｅには差動増幅器入力ＩＮＩ ， ＩＮ２にお
ける電圧波形Ｕ８７が示されている。時間軸ｔは周波数
ｆの発振器信号の周期Ｔの０． １／４ ． １／２
．３／４の朋間に分割されている。回路が平衡している
とき（すなわちＩｔ−Ｉ２，Ｒｌ輿Ｒ２）発振器周波数
ｆは次のとおりである。
ける電圧波形Ｕ８７が示されている。時間軸ｔは周波数
ｆの発振器信号の周期Ｔの０． １／４ ． １／２
．３／４の朋間に分割されている。回路が平衡している
とき（すなわちＩｔ−Ｉ２，Ｒｌ輿Ｒ２）発振器周波数
ｆは次のとおりである。
ｆ−１１／４ＸＣＸ旧ＸＩ３
キャパシタＣは時間１−０において充電されない（ＵＣ
−Ｏ）と仮定すると、第１の状態において、第１の電流
ミラーＰＬ，Ｐ２、第１のスイッチング素子Ｎｌ （
第４図ｂ． Ｕｌ２＞０）、第１の差動増幅器段（Ｎ７
導通）、および第２の差動増幅器段（Ｎ１２導通）より
構成されている第１の電流路が完成される（第４図ｅで
Ｕ８７＞Ｑ）。その結．果、第３のスイッチング素子Ｓ
Ｅ３、すなわち第３のＮＭＯＳトランジスタＮ３はオン
となり、そのために電圧ｔｌｌ？ｌ − １３ ｘＲｌ
（第４図Ｃ）が第１の抵抗Ｒｌの両端に現れる。第
４のＮＭＯＳトランジスタＮ４ （第２図）は第１の
状態においてオフであるから、トランジスタＮＩ３とＮ
Ｉ４が同じであり、したがって時間１−０において同じ
ゲート・ソース電圧降下を有する条件では第１の抵抗Ｒ
ｌの両端に現れる電圧降下は差動増幅器入力間の電圧降
下Ｕ８７に等しい（第４図Ｃおよび第４図ｅ）。
−Ｏ）と仮定すると、第１の状態において、第１の電流
ミラーＰＬ，Ｐ２、第１のスイッチング素子Ｎｌ （
第４図ｂ． Ｕｌ２＞０）、第１の差動増幅器段（Ｎ７
導通）、および第２の差動増幅器段（Ｎ１２導通）より
構成されている第１の電流路が完成される（第４図ｅで
Ｕ８７＞Ｑ）。その結．果、第３のスイッチング素子Ｓ
Ｅ３、すなわち第３のＮＭＯＳトランジスタＮ３はオン
となり、そのために電圧ｔｌｌ？ｌ − １３ ｘＲｌ
（第４図Ｃ）が第１の抵抗Ｒｌの両端に現れる。第
４のＮＭＯＳトランジスタＮ４ （第２図）は第１の
状態においてオフであるから、トランジスタＮＩ３とＮ
Ｉ４が同じであり、したがって時間１−０において同じ
ゲート・ソース電圧降下を有する条件では第１の抵抗Ｒ
ｌの両端に現れる電圧降下は差動増幅器入力間の電圧降
下Ｕ８７に等しい（第４図Ｃおよび第４図ｅ）。
ｐｔが導通し、Ｐ４、すなわち第２の電流ミラーがカッ
トオフ（Ｕ１２＞０）であると、キャパシタＣは第２の
電流源Ｉ２からの電流Ｉ２により充電される（第４図ａ
）。したがって差動増幅器入力間の電圧Ｕ８７は、時間
ｔ−Ｔ／４においてキャパシタ電圧ＵＣが値ＵＲＩ −
ＲＩ Ｘ １３ ＋．：等しく、Ｕ８７−０になるまて
減少する（第４図ｅ参照）。
トオフ（Ｕ１２＞０）であると、キャパシタＣは第２の
電流源Ｉ２からの電流Ｉ２により充電される（第４図ａ
）。したがって差動増幅器入力間の電圧Ｕ８７は、時間
ｔ−Ｔ／４においてキャパシタ電圧ＵＣが値ＵＲＩ −
ＲＩ Ｘ １３ ＋．：等しく、Ｕ８７−０になるまて
減少する（第４図ｅ参照）。
回路は第２の状態に変化する。今やＵ １２＜ ０であ
るから、第１の電流路は阻止され、第２の電流ミラーＰ
３，Ｐ４、第２のＮＭＯＳトランジスタＮ２、すなわち
第２のスイッチング素子ＳＥ２、第１の差動増幅器段（
Ｎ８導通）、および第２の差動増幅器段（Ｎｉｌ導通）
より構成される第２の電流路が完成される（第４図ｂ，
ｅ％Ｕ８７＜０であるから〉。第２の抵抗Ｒ２の両端に
現れる電圧降下はＵＲ２ −Ｕ２ Ｘ １３である（第
４図ｄ）。
るから、第１の電流路は阻止され、第２の電流ミラーＰ
３，Ｐ４、第２のＮＭＯＳトランジスタＮ２、すなわち
第２のスイッチング素子ＳＥ２、第１の差動増幅器段（
Ｎ８導通）、および第２の差動増幅器段（Ｎｉｌ導通）
より構成される第２の電流路が完成される（第４図ｂ，
ｅ％Ｕ８７＜０であるから〉。第２の抵抗Ｒ２の両端に
現れる電圧降下はＵＲ２ −Ｕ２ Ｘ １３である（第
４図ｄ）。
したがってキャパシタＣは時間ｔ−３Ｔ／４においてそ
の電圧がＵＣ −−ＵＲ２ − 一Ｒ２ ｘ １３にな
るまで放電し（第４図ａ参照）、そのため回路は第１の
状態に変化して戻り（第４図ｂ参照、Ｕ １２＞ ０で
ある）、時間ｔ−Ｔにおいて最初の状態、すなわちＵＣ
−０に達する。このような発振器サイクルがそれから繰
り返される。
の電圧がＵＣ −−ＵＲ２ − 一Ｒ２ ｘ １３にな
るまで放電し（第４図ａ参照）、そのため回路は第１の
状態に変化して戻り（第４図ｂ参照、Ｕ １２＞ ０で
ある）、時間ｔ−Ｔにおいて最初の状態、すなわちＵＣ
−０に達する。このような発振器サイクルがそれから繰
り返される。
以上説明した発振器は非常に低い周波数から約２００Ｍ
Ｈｚの間で使用されることができ、その広い範囲内で出
力周波数を直線的に制御することが可能である。通常の
バイポーラ発振器に比較して、その電力消費は非常に低
く、しかも非常に高い正確度を有する。通常のＣＭＯＳ
発振器に比較して、その構造が簡単で影響する個々のフ
ァクターが互いに打消し合うためにその温度およびパラ
メータ安定性が良好である。さらに周波数範囲も１０倍
であり、調整できる。
Ｈｚの間で使用されることができ、その広い範囲内で出
力周波数を直線的に制御することが可能である。通常の
バイポーラ発振器に比較して、その電力消費は非常に低
く、しかも非常に高い正確度を有する。通常のＣＭＯＳ
発振器に比較して、その構造が簡単で影響する個々のフ
ァクターが互いに打消し合うためにその温度およびパラ
メータ安定性が良好である。さらに周波数範囲も１０倍
であり、調整できる。
このＣＭＯＳ回路の特に有利な点は大規模集積回路チッ
プ上に構成するのに適していることである。従来は必要
な正確度および非常に高い周波数を得るために付加的な
外部のバイボーラ電圧制御発振器を必要としていた。
プ上に構成するのに適していることである。従来は必要
な正確度および非常に高い周波数を得るために付加的な
外部のバイボーラ電圧制御発振器を必要としていた。
ここで示した実施例と反対の導電型のトランジスタによ
り発振器を構成すること（すなわちＰＭＯＳトランジス
タとＮＭＯＳトランジスタを入れ替える）はもちろん可
能である。
り発振器を構成すること（すなわちＰＭＯＳトランジス
タとＮＭＯＳトランジスタを入れ替える）はもちろん可
能である。
第１図は、この発明の１実施例の発振器の概略回路図で
ある。 第２図は、第１図に示した発振器の詳細な回路図である
。 第３図は、この発明で使用する制御された電流源の一例
の回路図である。 第４図は、この発明の発振器の動作を説明するためのタ
イミング図である。 Ｄ・・・差動増幅器、Ｓｌ，Ｓ２・・・スイッチング装
置、ＳＥ１〜ＳＥ４・・・スイッチング素子、■１〜■
８・・・電流源。
ある。 第２図は、第１図に示した発振器の詳細な回路図である
。 第３図は、この発明で使用する制御された電流源の一例
の回路図である。 第４図は、この発明の発振器の動作を説明するためのタ
イミング図である。 Ｄ・・・差動増幅器、Ｓｌ，Ｓ２・・・スイッチング装
置、ＳＥ１〜ＳＥ４・・・スイッチング素子、■１〜■
８・・・電流源。
Claims (10)
- （１）差動増幅器と、 第１のスイッチング素子および第２のスイッチング素子
を備えた第１のスイッチング装置と、第３のスイッチン
グ素子および第４のスイッチング素子を備えた第２のス
イッチング装置と、キャパシタＣによって結合された制
御された第１および第２の電流源とを具備し、 第１の電流源は第１の抵抗を介して差動増幅器の第１の
入力に接続され、一方第２の電流源は第２の抵抗を介し
て差動増幅器の第２の入力に接続され、 電源端子は第１のスイッチング素子のスイッチング路を
介して第１の電流源と第１の抵抗との間に位置する第１
のタップへ、または第２のスイッチング素子のスイッチ
ング路を介して第２の電流源と第２の抵抗との間に位置
する第２のタップへ接続可能であり、 差動増幅器の第１の出力および第２の出力はそれぞれ第
１のスイッチング素子の制御入力および第２のスイッチ
ング素子の制御入力に接続され、差動増幅器の第１の入
力または第２の入力は第３のスイッチング素子のスイッ
チング路を介して、または第４のスイッチング素子のス
イッチング路を介して第３のＣＭＯＳ電流源にそれぞれ
接続可能であり、 第３のスイッチング素子の制御入力および第４のスイッ
チング素子の制御入力はそれぞれ差動増幅器の第１の出
力および第２の出力に接続されていることを特徴とする
ＣＭＯＳ発振器。 - （２）第１のスイッチング装置は第１のスイッチング素
子を形成する第１のＮＭＯＳトランジスタと、第２のス
イッチング素子を形成する第２のＮＭＯＳトランジスタ
と、第１のＰＭＯＳトランジスタと第２のＰＭＯＳトラ
ンジスタとより構成されている第１の電流ミラーと、第
３のＰＭＯＳトランジスタと第４のＰＭＯＳトランジス
タとより構成されている第２の電流ミラーとを具備し、
第１の電流ミラーの出力電流路および第２の電流ミラー
の出力電流路はそれぞれ第１のタップと第２のタップと
に接続され、 第１の電流ミラーの基準電流路または第２の電流ミラー
の基準電流路は第１のＮＭＯＳトランジスタのドレイン
・ソース路または第２のＮＭＯＳトランジスタのドレイ
ン・ソース路を介してそれぞれ第４のＣＭＯＳ電流源に
接続可能であり、第１のＮＭＯＳトランジスタのゲート
端子および第２のＮＭＯＳトランジスタのゲート端子は
それぞれ第１のスイッチング素子および第２のスイッチ
ング素子の制御入力を形成している請求項１記載のＣＭ
ＯＳ発振器。 - （３）第２のスイッチング装置は第３のスイッチング素
子を形成する第３のＮＭＯＳトランジスタと、第４のス
イッチング素子を形成する第４のＮＭＯＳトランジスタ
とを具備し、 第１の抵抗または第２の抵抗は第３のＮＭＯＳトランジ
スタのドレイン・ソース路または第４のＮＭＯＳトラン
ジスタのドレイン・ソース路を介してそれぞれ第３の電
流源に接続可能であり、第３のＮＭＯＳトランジスタの
ゲート端子および第４のＮＭＯＳトランジスタのゲート
端子はそれぞれ差動増幅器の第１の出力および第２の出
力に接続されている請求項１または２記載のＣＭＯＳ発
振器。 - （４）差動増幅器はカスケード接続の第１の差動増幅段
および第２の差動増幅段から構成されている請求項１乃
至３のいずれか１項記載のＣＭＯＳ発振器。 - （５）第１の差動増幅段はゲートおよびドレイン端子が
電源端子に接続されている第５のＮＭＯＳトランジスタ
および第６のＮＭＯＳトランジスタを備え、 第５のＮＭＯＳトランジスタのソース端子および第６の
ＮＭＯＳトランジスタのソース端子はそれぞれ差動増幅
器の第１の出力および第２の出力を形成し、 第１の差動増幅段はソース端子が第５の ＣＭＯＳ電流源に接続された第７のＮＭＯＳトランジス
タおよび第８のＮＭＯＳトランジスタを備え、 第７のＮＭＯＳトランジスタのドレイン端子および第８
のＮＭＯＳトランジスタのドレイン端子はそれぞれ第５
のＮＭＯＳトランジスタのソース端子および第６のＮＭ
ＯＳトランジスタのソース端子に接続され、 第７のＮＭＯＳトランジスタのゲート端子および第８の
ＮＭＯＳトランジスタのゲート端子はそれぞれ第１の差
動増幅段の第１の出力および第２の出力を形成している
請求項４記載のＣＭＯＳ発振器。 - （６）第２の差動増幅段はゲートおよびドレイン端子が
電源端子に接続されている第９のＮＭＯＳトランジスタ
および第１０のＮＭＯＳトランジスタを備え、 第９のＮＭＯＳトランジスタのソース端子および第１０
のＮＭＯＳトランジスタのソース端子はそれぞれ第１の
差動増幅段の第２の出力および第１の出力に接続され、 第２の差動増幅段はソース端子が第６の ＣＭＯＳ電流源に接続された第１１のＮＭＯＳトランジ
スタおよび第１２のＮＭＯＳトランジスタを備え、 第１１のＮＭＯＳトランジスタのドレイン端子および第
１２のＮＭＯＳトランジスタのドレイン端子はそれぞれ
第９のＮＭＯＳトランジスタのソース端子と第１０のＮ
ＭＯＳトランジスタのソース端子に接続され、 第１１のＮＭＯＳトランジスタのゲート端子と第１２の
ＮＭＯＳトランジスタのゲート端子はそれぞれ差動増幅
器の第１の入力と第２の入力を形成している請求項５記
載のＣＭＯＳ発振器。 - （７）第１の抵抗の第１のタップと反対側の端子および
第２の抵抗の第２のタップと反対側の端子はそれぞれ第
１３のＮＭＯＳトランジスタおよび第１４のＮＭＯＳト
ランジスタのゲート端子に接続され、 第１３のＮＭＯＳトランジスタのドレイン端子と第１４
のＮＭＯＳトランジスタのドレイン端子は電源端子に接
続され、 第１３のＮＭＯＳトランジスタのソース端子は差動増幅
器の第１の入力および第７のＣＭＯＳ電流源に接続され
、 第１４のＮＭＯＳトランジスタのソース端子は差動増幅
器の第２の入力と第８のＣＭＯＳ電流源とに接続されて
いる請求項１乃至６のいずれか１項記載のＣＭＯＳ発振
器。 - （８）第４の電流源が第１、第２、および第３の電流源
からの電流の合計より大きい値の電流を出力するように
構成されている請求項２記載のＣＭＯＳ発振器。 - （９）制御された第１および第２の電流源が同一の構成
で、同一の電流を出力し、 第１の抵抗と第２の抵抗とが等しい抵抗値である請求項
１乃至８のいずれか１項記載のＣＭＯＳ発振器。 - （１０）トランジスタの導電型が反対のもので構成され
ている請求項２乃至９のいずれか１項記載のＣＭＯＳ発
振器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3910712A DE3910712A1 (de) | 1989-04-03 | 1989-04-03 | Oszillator in cmos-technik |
| DE3910712.4 | 1989-04-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0329409A true JPH0329409A (ja) | 1991-02-07 |
| JPH077903B2 JPH077903B2 (ja) | 1995-01-30 |
Family
ID=6377717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2087602A Expired - Lifetime JPH077903B2 (ja) | 1989-04-03 | 1990-04-03 | Ｃｍｏｓ発振器 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5021750A (ja) |
| EP (1) | EP0393398B1 (ja) |
| JP (1) | JPH077903B2 (ja) |
| AT (1) | ATE108047T1 (ja) |
| CA (1) | CA2012556C (ja) |
| DE (2) | DE3910712A1 (ja) |
| ES (1) | ES2065423T3 (ja) |
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|---|---|---|---|---|
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| US5491456A (en) * | 1994-12-08 | 1996-02-13 | Texas Instruments Incorporated | Oscillator compensated for improved frequency stability |
| DE4445201C2 (de) * | 1994-12-17 | 2003-05-08 | Sel Alcatel Ag | Schaltungsanordnung für einen emittergekoppelten Multivibrator |
| US6104229A (en) * | 1996-05-02 | 2000-08-15 | Integrated Device Technology, Inc. | High voltage tolerable input buffer and method for operating same |
| CN111193475B (zh) * | 2019-12-23 | 2023-05-23 | 广州裕芯电子科技有限公司 | 一种高精度低功耗的振荡器 |
| CN115842520B (zh) * | 2023-02-15 | 2023-05-16 | 广东华芯微特集成电路有限公司 | 振荡器系统及处理器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7007870A (ja) * | 1970-05-29 | 1971-12-01 | ||
| US4083020A (en) * | 1977-03-17 | 1978-04-04 | Solid State Scientific Inc. | Voltage controlled oscillator |
| JPS61105111A (ja) * | 1984-10-27 | 1986-05-23 | Toshiba Corp | 電圧制御発振回路 |
-
1989
- 1989-04-03 DE DE3910712A patent/DE3910712A1/de not_active Withdrawn
-
1990
- 1990-03-20 CA CA002012556A patent/CA2012556C/en not_active Expired - Fee Related
- 1990-03-29 DE DE59006278T patent/DE59006278D1/de not_active Expired - Fee Related
- 1990-03-29 AT AT90105978T patent/ATE108047T1/de not_active IP Right Cessation
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- 1990-03-29 ES ES90105978T patent/ES2065423T3/es not_active Expired - Lifetime
- 1990-04-03 US US07/505,247 patent/US5021750A/en not_active Expired - Fee Related
- 1990-04-03 JP JP2087602A patent/JPH077903B2/ja not_active Expired - Lifetime
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