JP2001195234A

JP2001195234A - 情報処理装置

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Publication number: JP2001195234A
Application number: JP2000003236A
Authority: JP
Inventors: Tetsukazu Satonaga; 哲一里永
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 2000-01-12
Filing date: 2000-01-12
Publication date: 2001-07-19

Abstract

(57)【要約】【課題】乗算、加算、減算などの複数種類の演算を行
うことができるとともに、その演算速度を向上させた情
報処理装置を提供する。【解決手段】ＣＳＡ１２〜１７及びＣＬＡ付き加算器
１８で構成される従来の奇偶乗算器の前段に、ＣＳＡ１
１を設ける。ＣＳＡ１１において、部分積ｙ₁Ｘとｙ₀
Ｘの部分和演算を行うとともに、第３の置数Ｚとの加算
を行う。乗算を行う場合には第３の置数Ｚを０とし、置
数Ｘと置数Ｙとで奇偶乗算器と同様の乗算処理を行う。
加算時には加算する数を置数Ｘと第３の置数Ｚとして設
定し、置数Ｙは１とする。これにより、部分積ｙ₀Ｘ＝
Ｘ、ｙ₁Ｘ以降は０となり、Ｘ＋Ｙを実行することがで
きる。また減算時には被減算数を置数Ｘに、減算数の２
の補数を第３の置数Ｚとして設定し、置数Ｙは１とす
る。加算によりＸ−Ｙが実現できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、加減算及び乗算を
行う情報処理装置に関するものであり、特に、回路構成
を再構成できるプログラマブル論理回路に用いて好適な
情報処理装置に関するものである。

【０００２】

【従来の技術】デジタル回路装置の分野において、フィ
ールドプログラマブルゲートアレイ（ＦＰＧＡ）やプロ
グラマブルロジックデバイス（ＰＬＤ）などのプログラ
マブル論理回路が、特定用途向け集積回路（ＡＳＩＣ）
を作成する前の試作デバイスとして、または、数週間か
ら数ヶ月という長い作製期間を要するＡＳＩＣの代替デ
バイスとして使われてきた。また、最近では、回路構成
を変更できるというプログラマブル論理回路の特徴を生
かして、回路装置作成後にも、仕様を変更したり回路欠
陥を修正するためにプログラマブル論理回路が使われて
いる。

【０００３】ＦＰＧＡやＰＬＤのようなハードウエア上
で乗算器の設計を行う場合、基本的な回路として配列型
並列乗算器が用いられている。図２１は、一般的な配列
型並列乗算器の一例のブロック図、図２２は、同じく部
分積生成回路の一例の説明図、図２３は、同じく構成の
一例を示す回路図、図２４は、同じく論理セルの一例を
示す回路図である。図中、１０１〜１０８はＣＳＡ（Ｃ
ａｒｒｙＳａｖｅＡｄｄｅｒ）、１０９はＣＬＡ（Ｃ
ａｒｒｙＬｏｏｋＡｈｅａｄ：桁上げ先見方式）付
き加算器、１１１はＡＮＤ回路、１２１は論理セル、１
２２は全加算器、１２３はＡＮＤ回路である。配列型並
列乗算器では、通常の筆算による乗算と同様に、部分積
を生成し、桁あわせを行って部分積を加算してゆくこと
によって行われる。ｙ₀Ｘ〜ｙ₇Ｘは部分積であり、例
えば２進数であれば図２２に示すようにＡＮＤ回路１１
１によって部分積を演算することができる。例えばｙ₀
についてそれぞれｘ₀〜ｘ₇との積がｘ₀ｙ₀〜ｘ₇ｙ
₀として得られる。これらをまとめてｙ₀Ｘとして示
し、図２１におけるＣＳＡ１０１〜１０８に入力され
る。

【０００４】ＣＳＡ１０１〜１０８は、それぞれ、部分
積と、前段における加算すべき桁の部分和、それに前段
における加算すべき桁より１桁下の桁からの繰り上がり
の３つを加算する。最終的にＣＬＡ付き加算器１０９に
よって繰り上がりなどの加算処理を行う。各ＣＳＡ１０
１〜１０８の最下位桁の出力及びＣＬＡ付き加算器１０
９の出力が、最終的な積として得られる。なお、ＣＳＡ
１０１においては前段のＣＳＡがないので、前段よりの
部分和及び繰り上がりは０を入力している。

【０００５】このような配列型並列乗算器は、図２４に
示すようなＡＮＤ回路１２３及び全加算器１２２（図中
ではＦＡとして示す）により構成された論理セル１２１
を図２３に示すようにアレイ状に配置し、結線すること
により得られる。例えば、ｎビット×ｎビットの乗算の
場合、ｎ²個のＡＮＤゲートを用意することにより、部
分積を求め、それらを加算することにより演算結果を得
ることができる。

【０００６】上述のような配列型並列乗算器では、乗算
するビット数に応じてＣＳＡの段数が増加するため、例
えば８ビットの乗算を行うには少なくとも８サイクル分
の演算時間が必要となる。乗算器をさらに高速に実行す
るために、配列型並列乗算器を変形した奇偶乗算器が用
いられている。図２５は、奇偶乗算器の一例を示すブロ
ック図である。図中、１３１〜１３６はＣＳＡ、１３７
はＣＬＡ付き加算器である。また、ｙ₀Ｘ〜ｙ₇Ｘは図
２１と同様、例えば図２２に示すようにして求めた部分
積である。図２５に示す奇偶乗算器では、ＣＳＡ１３１
とＣＳＡ１３２、及び、ＣＳＡ１３３とＣＳＡ１３４が
並列に実行できる。このような構成によって、この例で
はＣＳＡの段数が半分に減少し、配列型並列乗算器より
約２倍高速になる。この奇偶乗算器についても、例えば
図２４に示した演算セル１２１を用い、ほぼアレイ状に
配置して図２５に示すように結線することによって実現
可能である。

【０００７】一方、プログラマブル論理回路上で機能回
路を構成する技術として、スケルトン方式と、それを発
展させたスーパースケルトン方式がある。スケルトン方
式とは、プログラマブル論理回路上で、再構成した後の
回路と再構成する前の回路との共通部分であるスケルト
ン回路を用いた方式である。これにより、差分となる小
さな単位の回路情報で新たな回路を構成することがで
き、再構成時間を短縮することができる。しかしなが
ら、スケルトン方式では大幅に機能変更を行うことはで
きない。そこで、小さな回路情報の変更で、大幅に機能
を変更できるスーパースケルトン方式が提案されてい
る。

【０００８】スーパースケルトン方式とは、部分的に制
御線・回路が付け加えられたスケルトン回路が配置配線
され、入力の初期値レジスタや、制御線の値を変える等
の僅かな変化により、機能を切り替えることができる方
式である。スーパースケルトンの従来例の一つとして、
配列型並列乗算器をもとにしたそろばん型加減乗除算が
特願平１１−２２５０８７号に記載されている。

【０００９】図２６は、そろばん型加減乗算器の一例を
示すブロック図である。図中、１４１は演算回路部、１
４２はＣＬＡ付き加算器、１４３はＸレジスタ、１４４
はＹレジスタ、１４５はＣレジスタ、１４６はＰレジス
タ、１４７はＳレジスタである。演算回路部１４１及び
ＣＬＡ付き加算器１４２は、図２３に示したものであ
る。このような配列型並列乗算器に、演算の制御や初期
値などを与えるレジスタを外部に設けて構成している。
Ｘレジスタ１４３及びＹレジスタ１４４は、乗算時の２
つの数を格納するレジスタであるが、Ｙレジスタ１４４
には加減算時は１が格納される。また、Ｃレジスタ１４
５は乗算時には０であるが、加算時には加算する一方の
数が格納され、減算時には減算する数のビットを反転し
たデータが格納される。Ｐレジスタ１４６は通常は０で
あるが、減算時に１が格納され、Ｃレジスタ１４５の数
と加算されて２の補数を実現する。演算結果はＳレジス
タ１４７に格納される。このような構成によって、各レ
ジスタに設定する値により、乗算、加算、そして２の補
数を用いた減算が可能となる。

【００１０】また同様に、例えば特開平９−５０３６７
号公報や特開平１１−２４８９０号公報などにおいて
も、各論理セルに相当する部分に、制御信号により切り
替えを行う部分を付加し、配列型並列乗算器としての機
能に加算、減算の機能を持たせた回路について、記載さ
れている。

【００１１】このようなスーパースケルトン方式での回
路では、加算、減算、乗算を共通した回路によって実現
することができる。しかし、いずれの演算を行う場合に
も、演算回路部はビット数だけのサイクル数、例えば８
ビットの演算であれば８サイクルの処理時間を必要とす
る。そのため、上述の奇偶乗算器を構成した場合の４サ
イクルに比べて演算速度が遅いという欠点があった。一
方、上述の奇偶乗算器では乗算の機能しか有しておら
ず、加算器、減算器を構成する場合には、それぞれ別々
の機能回路を構成する必要があるという問題があった。

【００１２】

【発明が解決しようとする課題】本発明は、上述した事
情に鑑みてなされたもので、乗算、加算、減算などの複
数種類の演算を行うことができるとともに、その演算速
度を向上させた情報処理装置を提供することを目的とす
るものである。

【００１３】

【課題を解決するための手段】本発明は、複数の計算の
流れで部分和とキャリーの加算処理を行う、例えば奇偶
乗算器に、演算機能を切り替えるための構成を付加す
る。これによって、乗算、加算、減算、さらには積和演
算を可能とするとともに、奇偶乗算器の高速性を有する
情報処理装置が得られる。

【００１４】すなわち、第１の置数及び第２の置数につ
いて複数の計算の流れで部分和とキャリーの加算処理を
行う乗算器の前段に、乗算器の最初の部分和演算の一部
及び第３の置数との加算を行う加算器を設ける。これに
よって、第３の置数を０として第１の置数と第２の置数
の乗算を行うことができるとともに、第１または第２の
置数の一方を１として、他方と第３の置数との加算を行
うことが可能になる。

【００１５】さらに、補数を表す第４の置数を乗算器及
び加算器に入力し、この第４の置数を１とし、また第１
または第２の置数の一方を１として、他方と第３の置数
の反転と第４の置数を加算することによって、２の補数
による減算を行うことができる。この場合、乗算及び加
算時は第４の置数を０としておけばよい。

【００１６】さらに、部分和の初期値として０以外の第
５の置数を入力することによって、積和演算が可能にな
る。

【００１７】このような演算回路は、例えばプログラマ
ブル論理回路上に構成することができる。その場合、乗
算、加算、２の補数の減算、積和演算などを行う際に回
路の再構成を行う必要がなく、それぞれの置数の設定に
より演算を行わせることができる。そのため、再構成に
要する時間についても処理時間に加算されず、高速な演
算が可能になる。

【００１８】

【発明の実施の形態】図１は、本発明の情報処理装置の
第１の実施の形態を示す基本ブロック図である。図中、
１１〜１７はＣＳＡ、１８はＣＬＡ付き加算器である。
この第１の実施の形態では、図２５に示すような奇偶乗
算器の前段に、ＣＳＡ１１を設けて構成している。すな
わち、ＣＳＡ１２〜１７は図２５におけるＣＳＡ１３１
〜１３６に対応し、ＣＬＡ付き加算器１８は図２５にお
けるＣＬＡ付き加算器１３７に対応するものである。

【００１９】ＣＳＡ１１は、奇偶乗算器の初段であるＣ
ＳＡ１２で行っていたｙ₁Ｘ及びｙ ₀Ｘの部分和演算を
行うとともに、第３の置数Ｚの値を加算するように構成
している。そして、ＣＳＡ１２では、ＣＳＡ１１による
演算結果を受けて、ｙ₂Ｘとの部分和を演算するように
構成している。

【００２０】第３の置数Ｚは、‘０’とすることで置数
Ｘと置数Ｙとの間の乗算を行うことができる。この場
合、ＣＳＡ１１の分だけサイクル数は必要となるが、動
作としては図２５に示した奇偶乗算器と同様であり、Ｃ
ＳＡ１２とＣＳＡ１３、及び、ＣＳＡ１４とＣＳＡ１５
が並列して動作し、高速な演算が可能である。

【００２１】また置数Ｙを１（ｙ₀を‘１’、ｙ₁〜ｙ
₇を‘０’）に設定すると置数Ｘと第３の置数Ｚの間で
加算あるいは減算が可能になる。ｙ₀のみが‘１’であ
るからＣＳＡ１１において第３の置数Ｚと置数Ｘ（ｙ₀
Ｘ＝Ｘ）とが加算されることになる。減算時には第３の
置数Ｚとして２の補数を設定すれば、減算が行われる。
なお減算時には、第３の置数Ｚとしてビット反転したデ
ータを設定するとともに、補数用の第４の置数（値
‘１’）を加算するように構成するとよい。

【００２２】このように、図１に示すような奇偶乗算器
をベースにした回路で演算を行うので、配列型並列乗算
器を利用する構成に比べて高速に演算を行うことができ
るとともに、乗算だけでなく、加算及び減算も同じ回路
で実行可能になる。

【００２３】図２は、本発明の情報処理装置の第１の実
施の形態を実現する回路ブロック図、図３は、同じく演
算回路部２１の一例を示す回路構成図である。図中、２
１は演算回路部、２２はＣＬＡ付き加算器、２３はＸレ
ジスタ、２４はＹレジスタ、２５はＺレジスタ、２６は
Ｉレジスタ、２７はＳレジスタである。また、図３にお
いて、黒丸はＡＮＤ回路を示し、部分積を演算する。ま
たＦＡは全加算器であり、図中の横一列がそれぞれ、図
１におけるＣＳＡ１１〜１７に相当する回路部分であ
る。なお、図３においてはＸレジスタ２３及びＹレジス
タ２４からの配線は省略し、ＡＮＤ回路を示す黒丸の位
置によって、演算を行うＸレジスタ２３及びＹレジスタ
２４中のビットを特定するように示している。さらに、
図３で全加算器ＦＡに入力されてない部分には‘０’が
入力されるものとする。

【００２４】図２において、演算回路部２１は図３に示
すような構成を有しており、図１に示した構成を実現し
ている。基本的には奇偶乗算器であり、前段にＣＳＡ１
１に相当する全加算器ＦＡが追加されている。

【００２５】Ｘレジスタ２３及びＹレジスタ２４は、そ
れぞれ上述の置数Ｘ及び置数Ｙを格納するためのレジス
タであり、上述のように、乗算時の２つの数を格納する
とともに、加減算時にはＹレジスタ２４に‘１’（ｙ₀
が‘１’、ｙ₁〜ｙ₇が‘０’）が格納される。また、
Ｚレジスタ２５には第３の置数Ｚが格納される。上述の
ように、乗算時には０であるが、加算時には加算する一
方の数が格納され、減算時には減算する数のビットを反
転したデータが格納される。

【００２６】Ｉレジスタ２６は、２の補数による減算時
に補数を格納するレジスタである。Ｉレジスタ２６の各
ビットの値は、図３に示すように、ＣＳＡ１１〜１７の
最下位桁の全加算器に入力されている。通常は０である
が、減算時に１が格納され、Ｚレジスタ２５の最下位桁
に加算されて、反転しただけのＺレジスタ２５の値が２
の補数となる。

【００２７】Ｓレジスタ２７は、演算結果を格納する。
演算結果は、ＣＳＡ１１〜１７の最下位桁と、ＣＬＡ付
き加算器１８の出力から構成される。ビット幅は置数
Ｘ、Ｙ及び第３の置数Ｚのビット幅の倍となる。

【００２８】ＣＬＡ付き加算器２２は、図１におけるＣ
ＬＡ付き加算器１８に対応するものである。ＣＬＡ付き
加算器２２は、奇偶乗算器の最終段であるＣＳＡ１７の
出力から最終的な演算結果を得るために用いられる。具
体的には、図３に示すように、乗算器アレイの最終段の
出力ｃ５’〜ｃ１４’とｓ６’〜ｓ１４’とから、演算
結果ｓ５〜ｓ１５を演算している。

【００２９】図３においては、図１，図２に示すＣＬＡ
付き加算器２２（あるいはＣＬＡ付き加算器１８）を、
４ビットを１ブロックとし、ＣＬＡ付き加算器１〜３に
分割して示している。各ＣＬＡ付き加算器１〜３では、
分割された単位間でＣＬＡを用いて桁上げ信号を伝搬さ
せ、分割された単位内はリップルで桁上げ信号を伝える
方式をとっている。

【００３０】図４は、図３におけるＣＬＡ付き加算器１
の一例を示す回路図、図５は、同じくＣＬＡ付き加算器
２の一例を示す回路図、図６は、同じくＣＬＡ付き加算
器３の一例を示す回路図、図７は、これらのＣＬＡ付き
加算器において用いられている半加算器（ＨＡ：Ｈａｌ
ｆＡｄｄｅｒ）の一例を示す回路図である。図４ない
し図６に示すように、ＣＬＡ付き加算器１〜３では、ｓ
_i’，ｃ_i’がともに“１”のときは下の桁からの桁上
げ信号ｃ_iの値にかかわらず桁上げ信号ｃ_iが発生す
る。また、ｓ_i’，ｃ_i’のどちらかが“１”のときは
ｃ_i-1の値でｃ_iが決定される。この様子を式で表す
と、次のようになる。ｃ_i＝ｇ_i＋ｐ_i・ｃ_i-1 ただし、ｇ_i＝ｓ_i’・ｃ_i-1’，ｐ_i＝ｓ_i’ＸＯＲｃ_i-1’ である。ここで、ｇ_iは桁上げ生成信号（ｇｅｎｅｒａ
ｔｏｒ）と呼び、ｐ_iは桁上げ伝搬信号（ｐｒｏｐａｇ
ａｔｏｒ）と呼ぶ。機能的には図７に示す半加算器（Ｈ
Ａ）のキャリーおよび和の出力と全く等しい。

【００３１】上述の式に従い、図４ないし図６における
各桁の桁上げ信号ｃ_iを表すと、ｃ₅＝ｇ₅ ｃ₆＝ｇ₆＋ｐ₆・ｃ₅＝ｇ₆＋ｐ₆・ｇ₅ ｃ₇＝ｇ₇＋ｐ₇・ｃ₆＝ｇ₇＋ｇ₆・ｐ₇＋ｇ₅・ｐ
₆・ｐ₇ ｃ₈＝ｇ₈＋ｐ₈・ｃ₇＝ｇ₈＋ｇ₇・ｐ₈＋ｇ₆・ｐ
₇・ｐ₈＋ｇ₅・ｐ ₆・ｐ₇・ｐ₈ ｃ₉＝ｇ₉＋ｐ₉・ｃ₈ ｃ₁₀＝ｇ₁₀＋ｐ₁₀・ｃ₉＝ｇ₁₀＋ｇ₉・ｐ₁₀＋ｐ₉・ｐ
₁₀・ｃ₈ ｃ₁₁＝ｇ₁₁＋ｐ₁₁・ｃ₁₀＝ｇ₁₁＋ｇ₁₀・ｐ₁₁＋ｇ₉・ｐ
₁₀・ｐ₁₁＋ｐ₉・ｐ ₁₀・ｐ₁₁・ｃ₈ ｃ₁₂＝ｇ₁₂＋ｐ₁₂・ｃ₁₁＝ｇ₁₂＋ｇ₁₁・ｐ₁₂＋ｇ₁₀・ｐ
₁₁・ｐ₁₂＋ｇ₉・ｐ ₁₀・ｐ₁₁・ｐ₁₂＋ｐ₉・ｐ₁₀・ｐ₁₁
・ｐ₁₂・ｃ₈ ｃ₁₃＝ｇ₁₃＋ｐ₁₃・ｃ₁₂ ｃ₁₄＝ｇ₁₄＋ｐ₁₄・ｃ₁₃＝ｇ₁₄＋ｇ₁₃・ｐ₁₄＋ｐ₁₃・ｐ
₁₄・ｃ₁₂ となる。これより、全ての桁の桁上げ信号は、自桁の入
力値と、それぞれのＣＬＡ付き加算器での最下位の桁上
げ信号（ここではｃ₅，ｃ₈，ｃ₁₂）だけで生成するこ
とができる。もちろん、ＣＬＡ付き加算器２２は、図４
〜図６に示した構成に限られるものではなく、一般的な
構成でよい。

【００３２】上述のようにして生成されたキャリー信号
ｃ_iを用い、最終的な出力ｓ_i（この場合ｓ₅〜ｓ₁₅）
として、ｓ₆〜ｓ₁₅については、１つ下位の桁から出さ
れたキャリー信号ｃ_i-1と半加算器ＨＡからの桁上げ伝
搬信号ｐ_iとの排他的論理和を取ることにより出力され
る。また、ｓ₅についてはｐ₅を出力する。なお、ｓ ₀
〜ｓ₄に付いては、それぞれ、ＣＳＡ１１，１２，１
４，１６，１７の最終桁からそれぞれ得られる。このよ
うにして、１６ビットの演算結果がＳレジスタ２７に格
納される。

【００３３】なお、上述の図１ないし図３では、８ビッ
ト同士の加減乗算を行う場合について示している。この
場合に、演算に必要なサイクル数は５サイクルである。
従来の配列型並列乗算器を用いた場合には８サイクルが
必要であり、本発明により高速化を図ることができる。
もちろん、８ビットの演算器に限らず、任意ビット長の
演算器を構成することが可能である。

【００３４】次に、上述の本発明の情報処理装置の第１
の実施の形態における動作について説明する。図８は、
本発明の情報処理装置の第１の実施の形態において乗算
を行う場合の各レジスタの設定状態の一例の説明図であ
る。上述の構成において８ビット×８ビットの乗算を行
う場合を考える。この場合、Ｘ（ｘ₇ｘ₆ｘ₅ｘ₄ｘ ₃
ｘ₂ｘ₁ｘ₀）、Ｙ（ｙ₇ｙ₆ｙ₅ｙ₄ｙ₃ｙ₂ｙ₁ｙ
₀）とし、Ｘ×Ｙを演算するものとすれば、Ｘレジスタ
２３，Ｙレジスタ２４，Ｚレジスタ２５，Ｉレジスタ２
６には、以下のような値を設定する。Ｘレジスタ：ｘ₇ｘ₆ｘ₅ｘ₄ｘ₃ｘ₂ｘ₁ｘ₀ Ｙレジスタ：ｙ₇ｙ₆ｙ₅ｙ₄ｙ₃ｙ₂ｙ₁ｙ₀ Ｚレジスタ：００００００００Ｉレジスタ：００００００

【００３５】この場合、第３の置数Ｚは０であるので、
ＣＳＡ１１においてはｙ₀Ｘとｙ₁Ｘとが桁あわせして
加算される。その結果がＣＳＡ１２に入力され、以後、
奇偶乗算器として機能し、Ｘ×Ｙの演算結果としてＳ（積）：ｓ₁₅ｓ₁₄ｓ₁₃ｓ₁₂ｓ₁₁ｓ₁₀ｓ₉ｓ₈ｓ₇ｓ₆
ｓ₅ｓ₄ｓ₃ｓ₂ｓ ₁ｓ₀ がＳレジスタ２７に格納される。

【００３６】図９は、本発明の情報処理装置の第１の実
施の形態において加算を行う場合の各レジスタの設定状
態の一例の説明図である。上述の構成において８ビット
＋８ビットの加算を行う場合を考える。この場合、Ｘ
（ｘ₇ｘ₆ｘ₅ｘ₄ｘ₃ｘ₂ｘ ₁ｘ₀）、Ｙ（ｙ₇ｙ₆
ｙ₅ｙ₄ｙ₃ｙ₂ｙ₁ｙ₀）とし、Ｘ＋Ｙの演算を行う
ものとすれば、Ｘレジスタ２３，Ｙレジスタ２４，Ｚレ
ジスタ２５，Ｉレジスタ２６には、以下のような値を設
定する。Ｘレジスタ：ｘ₇ｘ₆ｘ₅ｘ₄ｘ₃ｘ₂ｘ₁ｘ₀ Ｙレジスタ：０００００００１Ｚレジスタ：ｙ₇ｙ₆ｙ₅ｙ₄ｙ₃ｙ₂ｙ₁ｙ₀ Ｉレジスタ：００００００

【００３７】ここで、Ｘ＋Ｙを実行するが、加算数Ｙは
Ｚレジスタ２５に格納し、Ｙレジスタ２４には‘１’を
格納する。これによって、ｙ₁Ｘ〜ｙ₇Ｘは０になる。
また、ｙ₀Ｘ＝Ｘとなり、ＣＳＡ１１においてはＸレジ
スタ２３に格納されている値Ｘと、Ｚレジスタ２５に格
納されている値Ｙとが加算されることになる。以後、Ｃ
ＳＡ１２，１４，１６，１７と送られるが、加算される
数が０であるため、繰り上がりの処理のみが行われる。
そして、Ｘ＋Ｙの演算結果として、Ｓ（和）：ｓ₈ｓ₇
ｓ₆ｓ₅ｓ₄ｓ₃ｓ₂ｓ₁ｓ₀がＳレジスタ２７に格納
される。

【００３８】図１０は、本発明の情報処理装置の第１の
実施の形態において減算を行う場合の各レジスタの設定
状態の一例の説明図である。上述の構成において８ビッ
ト−８ビットの減算を行う場合を考える。この場合、Ｘ
（ｘ₇ｘ₆ｘ₅ｘ₄ｘ₃ｘ₂ｘ₁ｘ₀）、Ｙ（ｙ₇ｙ₆
ｙ₅ｙ₄ｙ₃ｙ₂ｙ₁ｙ₀）とし、Ｘ−Ｙを演算するも
のとすれば、Ｘレジスタ２３，Ｙレジスタ２４，Ｚレジ
スタ２５，Ｉレジスタ２６には、以下のような値を設定
する。Ｘレジスタ：ｘ₇ｘ₆ｘ₅ｘ₄ｘ₃ｘ₂ｘ₁ｘ₀ Ｙレジスタ：０００００００１Ｚレジスタ：＿ｙ₇＿ｙ₆＿ｙ₅＿ｙ₄＿ｙ₃＿ｙ₂＿
ｙ₁＿ｙ₀ Ｉレジスタ：０００００１ここで、‘＿’は反転信号であることを示す。また図中
では‘￣’を付して示している。以下同様である。

【００３９】ここではＸ−Ｙを実行するが、減算数Ｙは
各ビットを反転してＺレジスタ２５に格納し、２の補数
とするためにＩレジスタに‘１’を設定する。また、Ｙ
レジスタ２４には‘１’を格納する。これによって、加
算時と同様に、ｙ₁Ｘ〜ｙ₇Ｘは０、ｙ₀Ｘ＝Ｘとな
る。ＣＳＡ１１において、値Ｙの反転である＿ＹにＩレ
ジスタに格納されている‘１’が加算され、値Ｙの２の
補数が得られる。それとともに値Ｘが加算され、値Ｘ
と、値Ｙの２の補数との加算、すなわち減算が実現でき
る。以後、ＣＳＡ１２，１４，１６，１７と送られる
が、加算される数が０であるため、繰り上がりの処理の
みが行われる。そして、Ｘ−Ｙの演算結果として、Ｓ（和）：ｓ₇ｓ₆ｓ₅ｓ₄ｓ₃ｓ₂ｓ₁ｓ₀ がＳレジスタ２７に格納される。

【００４０】図１１は、加算／減算選択器の一例を示す
回路図である。図中、３１はインバータ、３２はセレク
タである。例えばＺレジスタ２５の前段あるいは直後
に、各ビットに対応して図１１に示す加算／減算選択器
を設けておくことができる。加算／減算選択器は、セレ
クタ３２に対し、入力された信号と、その信号をインバ
ータ３１で反転した信号を入力し、セレクト信号によっ
て切り替える。セレクタ３２は、セレクト信号に従い、
加算時には入力された信号を出力し、減算時には反転し
た信号を出力する。もちろん、さらに値‘０’も入力さ
れており、乗算時には‘０’を選択して出力するように
構成してもよい。このような回路によって、減算時に値
を反転して設定する処理が不要になる。

【００４１】同様の加算／減算選択器は、例えばＩレジ
スタ２６の最下位ビットについても適用することができ
る。減算の時のみ、値‘１’に切り替えるように構成す
ることができる。

【００４２】このようにして、本発明の第１の実施の形
態で示した情報処理装置によれば、同じ構成によって、
値の設定によって乗算、加算、減算を行うことができ
る。また、基本的に奇偶乗算器の構造を有しており、配
列型並列乗算器に比べて高速に演算を実行することがで
きる。

【００４３】図１２は、本発明の情報処理装置の第２の
実施の形態を示す基本ブロック図である。図中、４１〜
５０はＣＳＡ、５１はＣＬＡ付き加算器である。この第
２の実施の形態では、演算を行う８ビットの乗数Ｙのう
ち、４ビットずつを配列型並列乗算器と同様に構成して
４ビットの乗算を並列して実行し、ＣＳＡ４９，５０に
よりこれらをまとめる演算を行う。基本的には奇偶乗算
器と同様、複数の計算の流れで部分和とキャリーの加算
処理を行う乗算器である。例えば図２５におけるＣＳＡ
１３１〜１３６は、図１２におけるＣＳＡ４３，４７，
４４，４８，４９，５０にそれぞれ対応している。すな
わち、図２５に示した構成に対して、ＣＳＡ１３１の前
段にＣＳＡ４１，４２を追加し、またＣＳＡ１３２の前
段にＣＳＡ４５，４６を追加した構成である。

【００４４】ＣＳＡ４１には、部分積ｙ₀Ｘとともに、
第３の置数に相当するＣｉｎと、第５の置数に相当する
Ｐｉｎの一部（ｐ_in0〜ｐ_in7）が入力されており、こ
れらの値が加算される。以下、ＣＳＡ４２〜４４におい
て順に部分積ｙ₁Ｘ、ｙ₂Ｘ、ｙ₃Ｘとの部分和演算が
行われる。このとき、それぞれ、ｐ_in8、ｐ_in9、ｐ
_in10が加算される。

【００４５】一方、ＣＳＡ４５〜４８は、部分積ｙ₄Ｘ
〜ｙ₇Ｘに付いての部分和演算を行う。このとき、それ
ぞれ、ｐ_in11〜ｐ_in14との加算も行われる。最後に、Ｃ
ＳＡ４９，５０は、ＣＳＡ４４の出力とＣＳＡ４８の出
力の加算を行う。ＣＳＡ５０では、ｐ_in15との加算も行
われる。

【００４６】このようにして、２つの流れに分けて演算
を行うことによって、この例では６サイクルで乗算を実
行することができる。そのため、配列型並列乗算器に比
べて演算の高速化を図ることができる。

【００４７】第３の置数に相当するＣｉｎは、上述の第
１の実施の形態における第３の置数Ｚと同様であり、
‘０’とすることで置数Ｘと置数Ｙとの間の乗算を行う
ことができる。また置数Ｙを１（ｙ₀を‘１’、ｙ₁〜
ｙ₇を‘０’）に設定すると置数Ｘと第３の置数に相当
するＣｉｎの間で加算あるいは減算が可能になる。ｙ₀
のみが‘１’であるからＣＳＡ４１においてＣｉｎとＸ
（ｙ₀Ｘ＝Ｘ）とが加算されることになる。減算時には
Ｃｉｎとして２の補数を設定すれば、減算が行われる。
なおこの例ではＰｉｎを利用し、Ｃｉｎとしてビット反
転したデータを設定するとともに、第５の置数に相当す
るＰｉｎに値‘１’を設定して加算するように構成して
いる。

【００４８】さらにこの第２の実施の形態では、積和演
算が可能である。すなわち、加算時の初期値として、第
５の置数に相当するＰｉｎの値を設定し、順次、部分和
を求めて行けばよい。上述のようにＣＳＡ４１において
ｐ_in0〜ｐ_in7との加算を行うとともに、ＣＳＡ４２〜
４８，５０において、順にｐ_in8〜ｐ_in15との加算を行
う。これによって、第５の置数に相当するＰｉｎの値が
加算された演算結果が得られる。

【００４９】図１３は、本発明の情報処理装置の第２の
実施の形態を実現する回路ブロック図、図１４は、同じ
く演算回路部５１の一例を示す回路構成図である。図
中、６１は演算回路部、６２はＣＬＡ付き加算器、６３
はＸレジスタ、６４はＹレジスタ、６５はＣｉｎレジス
タ、６６はＰｉｎレジスタ、６７はＳレジスタである。
また、図１４において、黒丸はＡＮＤ回路を示し、部分
積を演算する。またＦＡは全加算器であり、図中の横一
列がそれぞれ、図１２におけるＣＳＡ４１〜５０に相当
する回路部分である。なお、図１４においてはＸレジス
タ６３及びＹレジスタ６４からの配線は省略し、ＡＮＤ
回路を示す黒丸の位置によって、演算を行うＸレジスタ
６３及びＹレジスタ６４中のビットを特定するように示
している。さらに、図１４で全加算器ＦＡに入力されて
ない部分には‘０’が入力されるものとする。

【００５０】図１３において、演算回路部６１は図１４
に示すような構成を有しており、図１２に示した構成を
実現している。基本的には奇偶乗算器であり、上部の４
段のＣＳＡとそれに続く４段のＣＳＡが並列的に実行さ
れる。

【００５１】Ｘレジスタ６３及びＹレジスタ６４は、そ
れぞれ上述の置数Ｘ及び置数Ｙを格納するためのレジス
タであり、上述のように、乗算時の２つの数及び積和演
算時に乗算する２つの数を格納する。また、加減算時に
はＹレジスタ６４に‘１’（ｙ₀が‘１’、ｙ₁〜ｙ₇
が‘０’）が格納される。また、Ｃｉｎレジスタ６５
は、第３の置数に相当するＣｉｎが格納される。上述の
ように、乗算時にはキャリーの初期値として０が格納さ
れるが、加算時には加算する一方の数が格納され、減算
時には減算する数のビットを反転したデータが格納され
る。

【００５２】Ｐｉｎレジスタ６６には、２の補数による
減算時には１が格納され、積和演算時には加算数が格納
される。すなわち、通常は０であるが、減算時に１（ｐ
_in1〜ｐ_in15が‘０’、ｐ_in0が‘１’）が格納され
る。これによって、ＣＳＡ４１の最下位桁に１が加算さ
れ、反転しただけのＣｉｎレジスタ６５の値が２の補数
となる。また、積和演算時には乗算結果と同じビット幅
の加算値が格納され、各ＣＳＡ４１〜４８，５０の初期
値として入力される。

【００５３】Ｓレジスタ６７は、演算結果を格納する。
演算結果は、ＣＳＡ４１〜４４，４９，５０の最下位桁
と、ＣＬＡ付き加算器１８の出力から構成される。ビッ
ト幅は置数Ｘ、Ｙ及び第３の置数に相当するＣｉｎのビ
ット幅の倍となる。

【００５４】ＣＬＡ付き加算器６２は、図１２における
ＣＬＡ付き加算器５１に対応するものである。ＣＬＡ付
き加算器６２は、奇偶乗算器の最終段であるＣＳＡ５０
の出力から最終的な演算結果を得るために用いられる。
具体的には、図１４に示すように、乗算器アレイの最終
段の出力から、演算結果ｓ₆〜ｓ₁₅を演算している。

【００５５】図１４においては、図１２，図１３に示す
ＣＬＡ付き加算器６２（あるいはＣＬＡ付き加算器５
１）を、４ビットを１ブロックとし、ＣＬＡ付き加算器
１〜３に分割して示している。各ＣＬＡ付き加算器１〜
３では、分割された単位間でＣＬＡを用いて桁上げ信号
を伝搬させ、分割された単位内はリップルで桁上げ信号
を伝える方式をとっている。図１４と上述の図３とを比
較して分かるように、ＣＳＡから出力される演算結果の
桁数が、図１４に示す例の方が１桁多いため、ＣＬＡ付
き加算器６２で扱う桁数は１桁少ない。

【００５６】各ＣＬＡ付き加算器１〜３の回路構成は図
４〜図６とほぼ同様であり、入力される信号が異なる程
度である。上述のように扱う桁数が１桁少ないので、Ｃ
ＬＡ付き加算器３で演算する桁数が１桁少なくなる。そ
のため、図６に示したＣＬＡ付き加算器の構成よりも、
さらに簡略化された回路となる。

【００５７】なお、上述の図１２ないし図１４では、８
ビット同士の加減乗算、および、８ビット同士の乗算に
１６ビットの加算を行う積和演算を行う場合について示
している。しかしこれに限らず、任意ビット長の演算器
を構成することが可能である。

【００５８】次に、上述の本発明の情報処理装置の第２
の実施の形態における動作について説明する。図１５
は、本発明の情報処理装置の第２の実施の形態において
乗算を行う場合の各レジスタの設定状態の一例の説明図
である。上述の構成において８ビット×８ビットの乗算
を行う場合を考える。この場合、Ｘ（ｘ₇ｘ₆ｘ₅ｘ₄
ｘ₃ｘ₂ｘ₁ｘ₀）、Ｙ（ｙ₇ｙ₆ｙ₅ｙ₄ｙ₃ｙ₂ｙ
₁ｙ₀）とし、Ｘ×Ｙを演算するものとすれば、Ｘレジ
スタ６３，Ｙレジスタ６４，Ｃｉｎレジスタ６５，Ｐｉ
ｎレジスタ６６には、以下のような値を設定する。Ｘレジスタ：ｘ₇ｘ₆ｘ₅ｘ₄ｘ₃ｘ₂ｘ₁ｘ₀ Ｙレジスタ：ｙ₇ｙ₆ｙ₅ｙ₄ｙ₃ｙ₂ｙ₁ｙ₀ Ｐｉｎレジスタ：００００００００００００００００Ｃｉｎレジスタ：００００００００

【００５９】この場合、第３の置数に相当するＣｉｎ及
び第５の置数に相当するＰｉｎはともに０であるので、
ＣＳＡ４１においてはｙ₀Ｘに０が加算されるのみであ
り、ｙ₀Ｘが演算結果となる。以後、奇偶乗算器として
機能し、Ｘ×Ｙの演算結果としてＳ（積）：ｓ₁₅ｓ₁₄ｓ₁₃ｓ₁₂ｓ₁₁ｓ₁₀ｓ₉ｓ₈ｓ₇ｓ₆
ｓ₅ｓ₄ｓ₃ｓ₂ｓ ₁ｓ₀ がＳレジスタ６７に格納される。

【００６０】図１６は、本発明の情報処理装置の第２の
実施の形態において加算を行う場合の各レジスタの設定
状態の一例の説明図である。上述の構成において８ビッ
ト＋８ビットの加算を行う場合を考える。この場合、Ｘ
（ｘ₇ｘ₆ｘ₅ｘ₄ｘ₃ｘ₂ｘ₁ｘ₀）、Ｙ（ｙ₇ｙ₆
ｙ₅ｙ₄ｙ₃ｙ₂ｙ₁ｙ₀）とし、Ｘ＋Ｙを演算するも
のとすれば、Ｘレジスタ６３，Ｙレジスタ６４，Ｃｉｎ
レジスタ６５，Ｐｉｎレジスタ６６には、以下のような
値を設定する。Ｘレジスタ：ｘ₇ｘ₆ｘ₅ｘ₄ｘ₃ｘ₂ｘ₁ｘ₀ Ｙレジスタ：０００００００１Ｃｉｎレジスタ：ｙ₇ｙ₆ｙ₅ｙ₄ｙ₃ｙ₂ｙ₁ｙ₀ Ｐｉｎレジスタ：００００００００００００００００

【００６１】ここで、Ｘ＋Ｙを実行するが、加算数Ｙは
Ｃｉｎレジスタ６５に格納し、Ｙレジスタ６４には
‘１’を格納する。これによって、ｙ₁Ｘ〜ｙ₇Ｘは０
になる。また、ｙ₀Ｘ＝Ｘとなり、Ｐｉｎレジスタ６６
の値も０であることから、ＣＳＡ４１においてはＸレジ
スタ６３に格納されている値Ｘと、Ｃｉｎレジスタ６５
に格納されている値Ｙとが加算されることになる。以
後、ＣＳＡ４２〜４４，４９，５０と送られるが、加算
される数が０であるため、繰り上がりの処理のみが行わ
れる。そして、Ｘ＋Ｙの演算結果として、Ｓ（和）：ｓ₈ｓ₇ｓ₆ｓ₅ｓ₄ｓ₃ｓ₂ｓ₁ｓ₀ がＳレジスタ６７に格納される。

【００６２】図１７は、本発明の情報処理装置の第２の
実施の形態において減算を行う場合の各レジスタの設定
状態の一例の説明図である。上述の構成において８ビッ
ト−８ビットの減算を行う場合を考える。この場合、Ｘ
（ｘ₇ｘ₆ｘ₅ｘ₄ｘ₃ｘ₂ｘ₁ｘ₀）、Ｙ（ｙ₇ｙ₆
ｙ₅ｙ₄ｙ₃ｙ₂ｙ₁ｙ₀）とし、Ｘ−Ｙを演算するも
のとすれば、Ｘレジスタ６３，Ｙレジスタ６４，Ｃｉｎ
レジスタ６５，Ｐｉｎレジスタ６６には、以下のような
値を設定する。Ｘレジスタ：ｘ₇ｘ₆ｘ₅ｘ₄ｘ₃ｘ₂ｘ₁ｘ₀ Ｙレジスタ：０００００００１Ｃｉｎレジスタ：＿ｙ₇＿ｙ₆＿ｙ₅＿ｙ₄＿ｙ₃＿ｙ
₂＿ｙ₁＿ｙ₀ Ｐｉｎレジスタ：０００００００００００００００１

【００６３】ここではＸ−Ｙを実行するが、減算数Ｙは
各ビットを反転してＣｉｎレジスタ６５に格納し、２の
補数とするためにＰｉｎレジスタに‘１’を設定する。
また、Ｙレジスタ６４には‘１’を格納する。これによ
って、加算時と同様に、ｙ₁Ｘ〜ｙ₇Ｘは０、ｙ₀Ｘ＝
Ｘとなる。ＣＳＡ４１において、値Ｙの反転である＿Ｙ
にＰｉｎレジスタに格納されている‘１’が加算され、
値Ｙの２の補数が得られる。それとともに値Ｘ（＝ｙ₀
Ｘ）が加算され、値Ｘと、値Ｙの２の補数との加算、す
なわち減算が実現できる。以後、ＣＳＡ４２〜４４，４
９，５０と送られるが、加算される数が０であるため、
繰り上がりの処理のみが行われる。そして、Ｘ−Ｙの演
算結果としてＳ（和）：ｓ₇ｓ₆ｓ₅ｓ₄ｓ₃ｓ₂ｓ₁ｓ₀ がＳレジスタ６７に格納される。

【００６４】ここで、Ｃｉｎレジスタ６５の前段あるい
は直後に、例えば上述の第１の実施の形態と同様、例え
ば図１１と同様の回路をＣｉｎレジスタ６５の前段ある
いは直後に挿入することができる。これによって、Ｃｉ
ｎレジスタ６５への入力（加算のときｙ_i、減算のとき
＿ｙ_i）の制御をセレクト信号によって制御することが
できる。

【００６５】図１８は、本発明の情報処理装置の第２の
実施の形態において積和演算を行う場合の各レジスタの
設定状態の一例の説明図である。上述の構成において８
ビット×８ビット＋１６ビットの積和演算を行う場合を
考える。この場合、Ｘ（ｘ₇ｘ₆ｘ₅ｘ₄ｘ₃ｘ₂ｘ₁
ｘ₀）、Ｙ（ｙ₇ｙ₆ｙ₅ｙ₄ｙ₃ｙ₂ｙ₁ｙ₀）、Ｐ
（ｐ₁₅ｐ₁₄ｐ₁₃ｐ₁₂ｐ₁₁ｐ₁₀ｐ₉ｐ₈ｐ₇ｐ₆ｐ₅ｐ₄
ｐ₃ｐ₂ｐ₁ｐ₀）とし、Ｘ×Ｙ＋Ｐを演算するものと
すれば、Ｘレジスタ６３，Ｙレジスタ６４，Ｃｉｎレジ
スタ６５，Ｐｉｎレジスタ６６には、以下のような値を
設定する。Ｘレジスタ：ｘ₇ｘ₆ｘ₅ｘ₄ｘ₃ｘ₂ｘ₁ｘ₀ Ｙレジスタ：ｙ₇ｙ₆ｙ₅ｙ₄ｙ₃ｙ₂ｙ₁ｙ₀ Ｃｉｎレジスタ：００００００００Ｐｉｎレジスタ：ｐ₁₅ｐ₁₄ｐ₁₃ｐ₁₂ｐ₁₁ｐ₁₀ｐ₉ｐ₈ｐ
₇ｐ₆ｐ₅ｐ₄ｐ₃ｐ₂ｐ₁ｐ₀

【００６６】この場合、加算する数はＰｉｎレジスタ６
６に格納される。この値は加算の初期値としてＣＳＡ４
１〜４８，５０に入力される。ＣＳＡ４１においては、
Ｐｉｎレジスタ６６のうちｐ₀〜ｐ₇が入力され、これ
とｙ₀Ｘが加算される。以下、順にＣＳＡ４２〜４８，
５０において最初に出現する桁に対して、それぞれ、ｐ
₈〜ｐ₁₅の値が初期値として与えられ、加算されてゆ
く。このようにして、加算する数を加算時の初期値とし
て与えて、乗算時の部分和を計算して行くことによっ
て、積和演算を行うことができる。このようにして、最
終的にＸ×Ｙ＋Ｐの演算結果としてＳ（積）：ｓ₁₅ｓ₁₄ｓ₁₃ｓ₁₂ｓ₁₁ｓ₁₀ｓ₉ｓ₈ｓ₇ｓ₆
ｓ₅ｓ₄ｓ₃ｓ₂ｓ ₁ｓ₀ がＳレジスタ６７に格納される。

【００６７】上述のように、本発明の第２の実施の形態
で示した情報処理装置によれば、同じ構成によって、値
の設定によって乗算、加算、減算、積和演算を行うこと
ができる。また、基本的に奇偶乗算器の構造を有してお
り、配列型並列乗算器に比べて高速に演算を実行するこ
とができる。

【００６８】上述の第１の実施の形態及び第２の実施の
形態で示した本発明の情報処理装置では、同じ回路構成
によって加減乗算あるいは加減乗算と積和演算を行うこ
とができる。そのため、例えばＦＰＧＡなどのプログラ
マブル論理回路に適用することによって、演算時に発生
する回路の再構成回数を減少させ、高速化が可能であ
る。

【００６９】図１９は、プログラマブル論理回路の平面
構造の一例の説明図、図２０は、同じく内部構造の一例
を示すブロック図である。図中、７１はプログラマブル
論理回路、７２は論理セル、７３は配線領域、７４は入
出力端子、８１は回路素子、８２はコンフィギュレーシ
ョンメモリである。プログラマブル論理回路７１は、図
２０に示すように、回路情報を格納するためのコンフィ
ギュレーションメモリ８２と、論理セルや配線領域から
なる回路素子８１を有している。コンフィギュレーショ
ンメモリ８２は、例えばＥＥＰＲＯＭ、ＳＲＡＭなどの
書き換え可能なメモリ素子で構成されている。回路情報
がコンフィギュレーションメモリ８２に格納されると、
この回路情報に従って、例えば図１９に示す論理セル７
２内の回路構成や、論理セルと入出力端子７４を相互に
接続する配線領域７３の接続状態が再構成される。コン
フィギュレーションメモリ８２の一部分を書き換えるこ
とにより、プログラマブル論理回路７１が動作中であっ
ても、回路を部分的に再構成することができる。プログ
ラマブル論理回路７１に再構成された回路素子８１に、
図１９に示す入出力端子７４を介して、処理すべきデー
タが入力され、また、その処理結果が出力される。

【００７０】このようなプログラマブル論理回路７１に
対して、例えば上述の第１あるいは第２の実施の形態で
示した本発明の情報処理装置を構成するための回路情報
をコンフィギュレーションメモリ８２に格納し、回路素
子８１を再構成する。これによって、加減乗算、あるい
は加減乗算と積和演算を行うだけであれば回路の再構成
を行わなくてよい。例えば図２５に示したような奇偶乗
算器では、乗算処理しか行うことができないので、加算
・減算処理を行う場合にはそのための処理回路を、その
都度、コンフィギュレーションメモリ８２にデータをロ
ードし、回路素子８１の再構成を行わなければならず、
全体の処理時間が長くかかってしまう。しかし、本発明
の情報処理装置をプログラマブル論理回路７１上に構成
しておけば、乗算、加算・減算、あるいはさらに積和演
算の各演算の切り替え時に再構成を行わなくてよいた
め、全体の処理時間を短縮することが可能になる。ま
た、本発明の情報処理装置は、奇偶乗算器に対して、数
段のＣＳＡといくつかのレジスタ、あるいはさらにイン
バータ、マルチプレクサ、制御線を設ける程度の追加で
済み、従来とほぼ同規模の回路規模で構築可能である。

【００７１】さらに、従来よりプログラマブル論理回路
７１への応用として提案されている、配列型並列乗算器
を用いたそろばん型加減乗算器に比べ、本発明の情報処
理装置をプログラマブル論理回路７１に構築した場合に
は高速に演算処理を行うことができる。

【００７２】もちろん、本発明の情報処理装置は、プロ
グラマブル論理回路で実現するほか、ワイヤードロジッ
クにより基板上あるいはＬＳＩ上に構築する等、独立し
た、あるいは他の回路に組み込んだ回路として構築する
ことが可能である。

【００７３】

【発明の効果】以上の説明から明らかなように、本発明
によれば、配列型並列乗算器よりも高速に演算が可能で
あるとともに、奇偶乗算器では実現できなかった加算、
減算、さらには積和演算についても同じ回路で演算が可
能である。

【００７４】また、このように同じ回路で加減乗算、さ
らには積和演算が可能で、しかも高速な演算が行えるこ
とから、再構成可能なプログラマブル論理回路への応用
が可能であり、再構成の回数を減少させて再構成に要す
る時間を削減するとともに、演算時間を短縮し、高速化
を図ることができるという効果がある。

【図面の簡単な説明】

【図１】本発明の情報処理装置の第１の実施の形態を
示す基本ブロック図である。

【図２】本発明の情報処理装置の第１の実施の形態を
実現する回路ブロック図である。

【図３】本発明の情報処理装置の第１の実施の形態に
おける演算回路部２１の一例を示す回路構成図である。

【図４】図３におけるＣＬＡ付き加算器１の一例を示
す回路図である。

【図５】図３におけるＣＬＡ付き加算器２の一例を示
す回路図である。

【図６】図３におけるＣＬＡ付き加算器３の一例を示
す回路図である。

【図７】図３におけるＣＬＡ付き加算器１〜３で用い
られている半加算器の一例を示す回路図である。

【図８】本発明の情報処理装置の第１の実施の形態に
おいて乗算を行う場合の各レジスタの設定状態の一例の
説明図である。

【図９】本発明の情報処理装置の第１の実施の形態に
おいて加算を行う場合の各レジスタの設定状態の一例の
説明図である。

【図１０】本発明の情報処理装置の第１の実施の形態
において減算を行う場合の各レジスタの設定状態の一例
の説明図である。

【図１１】加算／減算選択器の一例を示す回路図であ
る。

【図１２】本発明の情報処理装置の第２の実施の形態
を示す基本ブロック図である。

【図１３】本発明の情報処理装置の第２の実施の形態
を実現する回路ブロック図である。

【図１４】本発明の情報処理装置の第２の実施の形態
における演算回路部５１の一例を示す回路構成図であ
る。

【図１５】本発明の情報処理装置の第２の実施の形態
において乗算を行う場合の各レジスタの設定状態の一例
の説明図である。

【図１６】本発明の情報処理装置の第２の実施の形態
において加算を行う場合の各レジスタの設定状態の一例
の説明図である。

【図１７】本発明の情報処理装置の第２の実施の形態
において減算を行う場合の各レジスタの設定状態の一例
の説明図である。

【図１８】本発明の情報処理装置の第２の実施の形態
において積和演算を行う場合の各レジスタの設定状態の
一例の説明図である。

【図１９】プログラマブル論理回路の平面構造の一例
の説明図である。

【図２０】プログラマブル論理回路の内部構造の一例
を示すブロック図である。

【図２１】一般的な配列型並列乗算器の一例のブロッ
ク図である。

【図２２】一般的な配列型並列乗算器における部分積
生成回路の一例の説明図である。

【図２３】一般的な配列型並列乗算器の構成の一例を
示す回路図である。

【図２４】一般的な配列型並列乗算器の構成の一例に
おける論理セルの一例を示す回路図である。

【図２５】奇偶乗算器の一例を示すブロック図であ
る。

【図２６】そろばん型加減乗算器の一例を示すブロッ
ク図である。

【符号の説明】

１１〜１７，４１〜５０，１０１〜１０８，１３１〜１
３６…ＣＳＡ、１８，２２，５１，６２，１０９，１３
７，１４２…ＣＬＡ付き加算器、２１，６１，１４１…
演算回路部、２３，６３，１４３…Ｘレジスタ、２４，
６４，１４４…Ｙレジスタ、２５…Ｚレジスタ、２６…
Ｉレジスタ、２７，６７，１４７…Ｓレジスタ、３１…
インバータ、３２…セレクタ、６５…Ｃｉｎレジスタ、
６６…Ｐｉｎレジスタ、７１…プログラマブル論理回
路、７２…論理セル、７３…配線領域、７４…入出力端
子、８１…回路素子、８２…コンフィギュレーションメ
モリ、１１１…ＡＮＤ回路、１２１…論理セル、１２２
…全加算器、１２３…ＡＮＤ回路、１４５…Ｃレジス
タ、１４６…Ｐレジスタ。

Claims

【特許請求の範囲】

【請求項１】第１の置数及び第２の置数について複数
の計算の流れで部分和とキャリーの加算処理を行う乗算
器と、該乗算器の前段において前記乗算器の最初の部分
和演算の一部及び第３の置数との加算を行う加算器を有
し、前記第３の置数を０として前記第１の置数と前記第
２の置数の乗算を行うとともに、前記第１または第２の
置数の一方を１として他方と第３の置数との加算を行う
ことを特徴とする情報処理装置。
【請求項２】さらに補数を表す第４の置数が前記乗算
器及び前記加算器に入力されており、前記乗算及び前記
加算時は前記第４の置数を０とするとともに、減算時に
は前記第４の置数を１とし、前記第１または第２の置数
の一方を１として他方と第３の置数の反転と前記第４の
置数を加算して減算を行うことを特徴とする請求項１に
記載の情報処理装置。
【請求項３】さらに、前記第１及び第２の置数の２倍
長の第５の置数の一部と第３の置数と乗算器の前段にお
いて前記乗算器の最初の部分和演算の一部との加算を行
う１ないし複数の加算器を前記乗算器の前記複数の計算
の流れごとに有し、前記乗算及び前記加算時は前記第５
の置数を０とするとともに、減算時には前記第５の置数
を１とし前記第１または第２の置数の一方を１として他
方と第３の置数の反転と前記第５の置数を加算して減算
を行い、さらに、前記第３の置数を０として前記第１の
置数と前記第２の置数の乗算結果に前記第５の置数を加
算して積和演算を行うことを特徴とする請求項１に記載
の情報処理装置。
【請求項４】前記乗算器及び１ないし複数の前記加算
器は、プログラマブル論理回路上に構成されることを特
徴とする請求項１ないし請求項３のいずれか１項に記載
の情報処理装置。