JP2000187584A

JP2000187584A - 演算回路

Info

Publication number: JP2000187584A
Application number: JP11075604A
Authority: JP
Inventors: Takeshi Nakahara; 健中原
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1998-10-14
Filing date: 1999-03-19
Publication date: 2000-07-04

Abstract

(57)【要約】【課題】乗数Ｙ（ｙ₅〜ｙ₀）を３ビットずつ入力しデ
コードするブースのデコーダ部５Ａ、５Ａからのデコー
ド出力ｂｄ１，ｂｄ２，ｂｄｎに応じた被乗数Ｘ（ｘ₅
〜ｘ₀）との部分積を作る部分積生成部６Ａ等からな
り、２次のブースのアルゴリズムを用い２の補数表示数
相互の乗算を行う演算回路上で、２の補数表示数→符号
なし２進数、又は符号なし２進数→２の補数表示数等の
変換回路を使わずに、２の補数表示数相互及び符号なし
２進数相互の乗算を実現する。【解決手段】被乗数Ｘと乗数Ｙの最上位ビットｘ₅とｙ
₅に拡張用の符号ビットｘ₆とｙ₆を付加した２の補数
表示数相互の乗算を行うように乗算回路を構成し、符号
回路８_1,８₂を介し、符号なし２進数相互の乗算時（演
算モード選択入力ｍ＝０）には拡張用符号ビットｘ₆と
ｙ₆を“０”に、２の補数表示数相互の乗算時（ｍ＝
１）には拡張用符号ビットｘ₆＝ｘ₅、ｙ₆＝ｙ₅に設
定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、情報関連電子製
品およびディジタル信号処理技術に、半導体集積回路な
どの形で使用される乗算回路、積和演算回路などの演算
回路に関する。なお、以下各図において同一の符号は同
一もしくは相当部分を示す。

【０００２】

【従来の技術】乗算、積和演算などの演算回路を実現す
る方法の１つとして、全加算器セル（ＦｕｌｌＡｄｄ
ｅｒ）を２次元的に配列してなる、いわゆる全加算器セ
ル配列の構成法がよく利用されている。

【０００３】図４はこのような全加算器セル配列を用い
た従来の４ビット×４ビットの乗算演算回路の説明図
で、同図（Ａ）は全加算器セルＦＡのシンボルと機能を
示す。即ち、全加算器セルＦＡはξとηを１ビットの入
力、Ｃinを前段からのキャリー、Ｓout を加算結果ビッ
ト、Ｃout を次段へのキャリーとするとき、次式（Ａ
１），（Ａ２）の演算を行う。

【０００４】

【数２】Ｓout ＝ξ [＋] η [＋] Ｃin （Ａ１）Ｃout ＝ξη＋ξＣin＋ηＣin （Ａ２）但し、上式内の [＋] の符号は排他的論理和（Exclusiv
e-OR）の演算を表すものとする。

【０００５】また、図４（Ｂ）は乗算演算回路の構成例
を示す。ここでは被乗数Ａ、乗数Ｂ、積Ｐの桁別のビッ
トがそれぞれ次のように構成されているものとする。

【０００６】

【数３】Ａ＝（a₃，a₂，a₁，a₀）Ｂ＝（b₃，b₂，b₁，b₀）Ｐ＝（p₇，p₆，p₅，p₄，p₃，p₂，p₁，p₀）但し（a₃・・・a₀）と（b₃・・・b₀）及び（p₇・・・
p₀）はそれぞれ４ビットの数ＡとＢ及び８ビットの数Ｐ
の最上位ビットから最下位ビットまでの各桁のビット値
をその桁順に示す。

【０００７】図４の乗算演算回路は、入力された被乗数
Ａの桁別ビットデータa₃〜a₀と乗数Ｂの桁別ビットデー
タb₃〜b₀との組合わせでできる各部分積項ａ_iｂ
_j（ｉ，ｊ＝０，１，２，３）を求める１６個のＡＮＤ
ゲート素子からなるＡＮＤゲート演算部１と、このＡＮ
Ｄゲート演算部１からの前記の各部分積を入力して最終
出力データ（Ｐ）の桁別に加算する１２個の全加算器セ
ルＦＡの２次元配列回路としての全加算器セル配列演算
部２とによって構成されている。

【０００８】そしてこのセル配列演算部２内の６つの全
加算器セルＦＡの配列の出力として、積Ｐのビットp₇〜
p₁が得られ、またＡＮＤゲート演算部１の出力の１つと
して直接、積Ｐの最下位ビットp₀が得られる。積和演算
もこのようなセル配列を拡張して実現することができ
る。

【０００９】ところで、2 の補数表示数（つまり、最上
位ビットを符号ビット、以下のビットを数値ビットと
し、負数の場合、この数値ビットが２の補数を表すよう
にした２進数）である被乗数と乗数の乗算を高速に行う
ためのアルゴリズムとして、２次のブース（Ｂｏｏｔ
ｈ）のアルゴリズムが知られている（下記論文参照）。

【００１０】LOUIS P. RUBINFIELD: A Proof of the Mo
dified Booth's Algorithmfor Multiplication, IEEE T
RANSACTIONS ON COMPUTERS, OCTOBER 1975 乗算回路では、一般に入力である被乗数と乗数との複数
の部分積を生成してから、これらの部分積を加算するこ
とにより積を算出するが、２次のブースのアルゴリズム
を利用すれば、乗数をその桁順に３ビットずつコード化
することにより部分積の数を減らすことができるので、
桁数の大きな乗数を扱う乗算回路を簡単化することがで
きる。

【００１１】ここで、２次のブースのアルゴリズムの要
部を説明する。以下の説明では被乗数Ｘと乗数Ｙを、そ
れぞれ６ビット（ｘ₅・・・ｘ₀）と（ｙ₅ ・・・
ｙ₀）からなる、２の補数表現の入力データとする。な
お、７ビット以上の場合も容易に拡張できる。

【００１２】まず、被乗数Ｘと乗数Ｙの実の値は符号ビ
ットに依存して次式（Ｂ１），（Ｂ２）のように表すこ
とができる。但し、x₅, y₅は符号ビット、 x_i, y
_i（ｉ＝０，１，２，３，４）は数値ビットである。２
次のブースのアルゴリズムでは、さらに式（Ｂ２）の乗
数Ｙを式（Ｂ３）のように書き換える。

【００１３】

【数４】この式（Ｂ３）の括弧内の部分を次式（Ｂ４）のように
置き換えると、式（Ｂ１）と式（Ｂ４）によって乗算結
果Ｐは次式（Ｂ５）のように表せる。

【００１４】

【数５】図１４は、２次のブースのアルゴリズムを利用した従来
の最も基本的な乗算回路の構成例を示す概略図、図１７
はこの乗算回路の詳細図である。なお、被乗数Ｘと乗数
Ｙは共に６ビットの入力データで、２の補数表示数であ
る。図１４，図１７に示すように、この乗算回路は２次
のブースのデコーダ部５と、部分積生成部６と、加算部
７から構成されている。

【００１５】ここで、２次のブースのデコーダ部５は、
上記した（ｊ＋１）段目（但しｊ＝０，１，２）ごと
に、乗数Ｙのビット列中の連続に並ぶ３つずつのビット
y_2j-1，y_2j，y_2j+1からなる情報Ｙ_j〔式（Ｂ４）参
照〕を入力してデコードする計３段分（３つ）のデコー
ダセルＺＤからなる。

【００１６】部分積生成部６は、（ｊ＋１）＝１，２，
３段の各段ごとのデコーダセルＺＤに対応する部分積生
成回路６₁，６₂，６₃（一般化して６_j+1とも記す）
からなり、さらに、各段毎の部分積生成回路６₁〜６₃
は、被乗数Ｘの各ビットに対応するように横一列に並ん
だ７つの部分積生成・加算セルＺＭからなる。

【００１７】そして、各部分積生成回路６_j+1は、それ
ぞれ対応するデコーダセルＺＤのデコード出力ｂｄ1 ，
ｂｄ2 ，ｂｄn を入力し、内蔵する部分積生成・加算セ
ルＺＭ（の後述のセレクタＳＬ）を介して部分積Ｐ_jを
生成する。

【００１８】なお、各部分積生成回路６₁，６₂，６₃
は順次、部分積生成・加算セルＺＭの２つ分ずつ横にズ
レて対向する形で並置されている。このセルＺＭの２つ
分のズレは被乗数Ｘの２ビット分の変移に相当し、当該
の部分積生成回路６_j+1（内のセルＺＭ毎のセレクタの
配列）が出力する（Ｘ×Ｙ_j）を意味するビット列に2
^2jの重みを付し、結果として当該の部分積生成回路６
_j+1が部分積Ｐ_j＝（Ｘ×Ｙ_j・2^2j）を生成するよう
にしている。

【００１９】また、加算部７は、最終段の（つまり３段
目の）部分積生成回路６₃の出力側に位置すると共に、
積Ｐのビット数に対応する１２個分、横一列に並ぶ全加
算器セルＦＡからなる。そして、この各全加算器セルＦ
Ａは配列の順に、加算結果ビットＳout として積Ｐの各
ビットｐ₁₁・・・ｐ₀を出力する。

【００２０】図１５はデコーダセルＺＤの一般的な入出
力信号を示し、図１６は部分積生成回路６₁，６₂，６
₃内の部分積生成・加算セルＺＭの一般的な構成を示
す。この部分積生成・加算セルＺＭは、セレクタＳＬ
と、前述した全加算器セルＦＡと同構成の全加算器回路
ＦＡ’とからなり、次に述べるように部分積の生成と加
算の一部を行う。

【００２１】表１は、２次のブースのデコーダセルＺＤ
に入力される乗数Ｙの情報Ｙ_jの種類と、この情報Ｙ_j
に応じたデコーダセルＺＤのデコード出力ｂｄ1 ，ｂｄ
2 ，ｂｄn 、並びにこのデコード出力を入力とする部分
積生成・加算セルＺＭ内のセレクタＳＬの演算内容を示
す。なお、セレクタＳＬは、このデコード出力と、自身
に対応する被乗数Ｘのビットｘ_i及びその下位ビットｘ
_i-1とを入力して、表１に示される演算を行う。

【００２２】

【表１】即ち、デコーダセルＺＤは、乗数Ｙの各ビット値ｙ₀〜
ｙ₅の中、当該の（ｊ＋１）段目に関わる入力情報Ｙ_j
を定める３つのビット値y_2j-1，y_2j，y_2j+1を入力と
し、表１の真理値に基づくデコード処理によって、対応
する部分積生成回路６_j+1に対して、部分積Ｐ_jにおけ
るＸ×Ｙ_jの作成に必要な3 つの制御信号（デコード出
力）ｂｄ1 ，ｂｄ2 ，ｂｄn を出力する。

【００２３】なお一般的には、乗数Ｙのビット数や、デ
コーダセルＺＤへの情報Ｙ_jの入力の仕方によって、乗
数の最下位ビットあるいは最上位ビット（ここでは、そ
れぞれｙ₀，ｙ₅とする）を含む入力情報Ｙ_jには、本
来の乗数Ｙとしては存在しないが、最下位ビットの下位
側あるいは最上位ビットの上位側に位すべき不足ビッ
ト、例えばｙ_-1，ｙ_-2あるいはｙ₆，ｙ₇等が必要とな
る場合がある。

【００２４】このような場合、２次のブースのアルゴリ
ズムでは、最下位ビットの下位側の不足ビットの値は
“０”とし、最上位ビットの上位側の不足ビットの値は
最上位ビットの値に等しくすることが原則である。

【００２５】ところで、セレクタＳＬは制御信号（デコ
ード出力）ｂｄ1 ，ｂｄ2 ，ｂｄnを入力して演算＋
Ｘ，＋２Ｘ，＋０，−Ｘ，−２Ｘのいずれかを選択す
る。ここで、ｂｄ1 ＝１で演算Ｘ、ｂｄ2 ＝１で演算２
Ｘをそれぞれ選択し、さらにｂｄn ＝０で選択したＸと
２Ｘを正、ｂｄn ＝１で選択したＸと２Ｘを負にするこ
とをそれぞれ選択する。

【００２６】なお、当該の部分積生成回路６_j+1（内の
部分積生成・加算セルＺＭ毎のセレクタＳＬの配列）は
全体として被乗数Ｘを入力とし、上記選択に応じて＋
Ｘ，＋２Ｘ，＋０，−Ｘ，−２Ｘを演算出力することに
なる。

【００２７】このとき、個別のセレクタＳＬは、デコー
ド出力ｂｄ1 ，ｂｄ2 ，ｂｄn と同時に入力する、当該
のセレクタＳＬの横方向の配列位置に対応する被乗数Ｘ
のビット x_iとその下位のビット x_i-1から、選択した
演算に該当する被乗数Ｘのビットをセレクタ出力ＳＬａ
として出力し、この出力ＳＬａを同じ部分積生成・加算
セルＺＭ内の全加算器回路ＦＡ’へキャリー入力Ｃinと
して与える。

【００２８】具体的には、セレクタＳＬはｂｄ1 ＝ｂｄ
2 ＝ｂｄn ＝０で＋０をセレクトしてセレクタ出力ＳＬ
ａ＝０とし、ｂｄ1 ＝１とｂｄn ＝０で＋Ｘをセレクト
してセレクタ出力ＳＬａ＝ x_iとし、ｂｄ2 ＝１とｂｄ
n ＝０で＋２Ｘをセレクトして（これは被乗数Ｘを上位
の左側へ１ビットシフトすることを意味する）、セレク
タ出力ＳＬａ＝ x_i-1とする。

【００２９】また、ｂｄ1 ＝ｂｄn ＝１で−Ｘをセレク
トして（これは被乗数Ｘを符号反転（論理否定）するこ
とを意味する）セレクタ出力ＳＬａ＝〜 x_iとし、ｂｄ
2 ＝ｂｄn ＝１で−２Ｘをセレクトして（これは上位側
へ１ビットシフトした被乗数Ｘを符号反転することを意
味する）、セレクタ出力ＳＬａ＝〜 x_i-1とする。但
し、〜の符号は論理否定を表すものとする。

【００３０】全加算器回路ＦＡ’はセレクタの出力ＳＬ
ａをキャリー入力Ｃinとし、設定された入力、または前
段の部分積生成回路からの出力の一部（一般にξ，ηと
する）との加算を行う。最終段の加算部７では、部分積
生成部６からの出力を加算し、乗算結果Ｐを出力する。

【００３１】

【発明が解決しようとする課題】図４の全加算器セル配
列においては、入力データが符号なし２進数（つまり、
全桁を数値ビットとする正の２進数）の場合は有効であ
るが、２の補数表示数の入力データの演算を行うには、
この全加算器セル配列の前後にそれぞれ２の補数表示数
から符号なし２進数への変換、および符号なし２進数か
ら２の補数表示数への変換を行う変換回路を用意する必
要がある。

【００３２】また、図４の全加算器セル配列を修正して
２の補数表示数の演算を行うようにすることもできる
が、その演算回路で符号なし２進数の入力データの演算
を行うには、全加算器セル配列の前後でそれぞれ、今度
は逆に、符号なし２進数から２の補数表示数への変換お
よび２の補数表示数から符号なし２進数への変換を行わ
なければならない。

【００３３】従って、従来の全加算器セル配列において
は、２の補数表示数と符号なし２進数の入力データの乗
算演算を行うには、演算用の全加算器セル配列だけでは
なくこのセル配列の前後に新たな変換回路も用意しなけ
ればならないという間題がある。また、この変換回路の
追加によって回路規模が大きくなり、演算処理全体の遅
延時間が大きくなってしまうという問題もある。

【００３４】同様に、２次のブースのアルゴリズムを利
用した乗算回路についても、従来の乗算回路は被乗数，
乗数が２の補数表示数の場合は有効であるが、入力デー
タが符号なし２進数の場合、同じ回路を直接利用するこ
とができず、乗算回路の他に符号なし２進数から２の補
数表示数への変換および２の補数表示数から符号なし２
進数への変換を行う変換回路を用意する必要がある。

【００３５】また、符号なし２進数と２の補数表示数の
演算を共に行うシステムにおいても新たな変換回路が必
要となり、いずれも、変換回路の追加によって回路規模
が増大するという問題がある。

【００３６】本発明の目的は、被乗数と乗数との複数の
部分積の生成回路と全加算器セル配列とからなる乗算回
路や積和演算回路、あるいは２次のブースのアルゴリズ
ムを利用した乗算回路や積和演算回路において、２の補
数表示数を符号なし２進数へ、または符号なし２進数を
２の補数表示数へ変換することなく、２の補数表示数相
互および符号なし２進数相互の、乗算演算または積和演
算を同一の演算回路上で行うことができる演算回路を提
供することである。

【００３７】

【課題を解決するための手段】上記の課題を解決するた
めに、請求項１の演算回路は、２進入力データである２
つ（Ａ，Ｂ、あるいはＸ，Ｙなど）の２の補数表示数の
相互または符号なし２進数の相互の乗算を行い、その結
果（Ｐなど）をそれぞれ２の補数表示数または符号なし
２進数の２進データとして出力する乗算演算回路であっ
て、２つの２進入力データが２の補数表示数か符号なし
２進数かを区別する１ビットの演算モード選択データ
（ｍ）を２進入力データと共に入力し、２の補数表示数
を符号なし２進数へ又は符号なし２進数を２の補数表示
数へ変換する変換回路を用いることなく、２の補数表示
数相互または符号なし２進数相互の乗算演算を同一の演
算回路（論理ゲート演算部１０および全加算器セル配列
演算部２０、あるいは２次のブースの乗算回路などの）
上で行うようにする。

【００３８】また請求項２の演算回路は、２進入力デー
タである第１と第２（ＡとＢなど）の２の補数表示数の
相互または符号なし２進数の相互の乗算値へ、それぞれ
２進入力データである第３（Ｄなど）の２の補数表示数
または符号なし２進数を加算し、その結果（Ｐなど）を
それぞれ２の補数表示数または符号なし２進数の２進デ
ータとして出力する積和演算回路であって、第１，第
２，第３の２進入力データが２の補数表示数か符号なし
２進数かを区別する１ビットの演算モード選択データ
（ｍ）を２進入力データと共に入力し、２の補数表示数
を符号なし２進数へ又は符号なし２進数を２の補数表示
数へ変換する変換回路を用いることなく、２の補数表示
数相互または符号なし２進数相互の積和演算を同一の演
算回路（論理ゲート演算部１０および全加算器セル配列
演算部２１などの）上で行うようにする。

【００３９】また請求項３の演算回路は、請求項１また
は２に記載の演算回路において、演算処理の前段側に、
論理ゲート素子（ＡＮＤゲート素子、ＥＯＲゲート素子
など）からなり、２進入力データである被乗数と乗数相
互の部分積の生成並びに前記演算モード選択データと被
乗数及び乗数との所定の論理演算を行う回路（ゲート部
Ｇ１〜Ｇ６を持つ論理ゲート演算部１０）を備え、演算
処理の後段側に、全加算器セルを２次元的に配列してな
り、演算モード選択データを入力して、最終出力の最上
位ビットの値を符号なし２進数の演算の際は“０”と
し、２の補数表示数の演算の際は“１”とする機能を含
む回路（全加算器セル配列演算部２０，２１）を備えた
ものとする。

【００４０】また請求項４の演算回路は、請求項３に記
載の演算回路において、前記演算モード選択データをｍ
とし、被乗数をｎビットとしてその最上位ビットから最
下位ビットまでの各桁のビット値を桁順に a_n-1， a
_n-2，・・・ a₀で表し、乗数をｎビットとしてその最
上位ビットから最下位ビットまでの各桁のビット値を桁
順にｂ_n-1，ｂ_n-2，・・・ｂ₀で表すとき、最終出力
が式（１．１２）の演算に相当するものとなるようにす
る。

【００４１】また請求項５の演算回路は、請求項１また
は２に記載の演算回路において、少なくとも演算処理の
前段側に、２進入力データである乗数（Ｙ）の最上位ビ
ットに拡張用の符号ビットを付加してなる２の補数表示
数のデータ（Ｙ^*）のビット列から、順次その全ビット
を、連続に並ぶ３ビットずつ、隣接して選択される３ビ
ットとは１ビットが重複するように選択してできた（ビ
ットｙ_2j+1，ｙ_2j，ｙ_2j-1からなる）各３ビット群を、
それぞれ入力してデコードする複数の２次のブースのデ
コード手段（デコーダセルＺＤ，ＺＤ’）と、この２次
のブースのデコード手段ごとに設けられ、２進入力デー
タである被乗数（Ｘ）の最上位ビットに拡張用の符号ビ
ットを付加してなる２の補数表示数のデータ（Ｘ^*）に
対し、当該のデコード手段のデコード出力（ｂｄ１，ｂ
ｄ２，ｂｄｎ）によって定まる２次のブースの乗算アル
ゴリズムに基づく演算を（セレクタＳＬを介して）施す
部分積生成手段（段別の部分積生成回路６₁a〜６₄aな
ど）と、前記演算モード選択データによってそれぞれ乗
数と被乗数の前記拡張用の符号ビットの値を、符号なし
２進数の演算の際は“０”とし、２の補数表示数の演算
の際は当該拡張用符号ビットに対応する乗数または被乗
数の最上位ビットの値に等しくする符号ビット操作手段
（符号回路８_1,８₂）とを備えたものとする。

【００４２】また請求項６の演算回路は、請求項５に記
載の演算回路において、乗数に付加した拡張用の符号ビ
ットを入力とする２次のブースのデコード手段（デコー
ダセルＺＤ’、以下最終段のデコード手段という）に対
応する部分積生成手段（以下最終段の部分積生成手段と
いう）を、その他の部分積生成手段と異なる簡略な形
（のセレクタＳＬ２を用いた部分積生成回路６₄c）に構
成する。

【００４３】また請求項７の演算回路は、請求項６に記
載の演算回路において、前記最終段のデコード手段及び
乗数側の符号ビット操作手段を省略もしくは無効化し、
このデコード手段のデコード出力に代えて乗数の最上位
ビット及び演算モード選択データを最終段の部分積生成
手段に与えるようにする。

【００４４】また請求項８の演算回路は、請求項５に記
載の演算回路において、前記符号ビット操作手段を省略
もしくは無効化して乗数と被乗数の前記拡張用の符号ビ
ットを“０”に固定し、符号なし２進数の演算を行わせ
るようにする。

【００４５】また請求項９の演算回路は、請求項８に記
載の演算回路において、乗数に付加した拡張用の符号ビ
ットを入力とする２次のブースのデコード手段（デコー
ダセルＺＤ’、以下最終段のデコード手段という）に対
応する部分積生成手段（以下最終段の部分積生成手段と
いう）を、その他の部分積生成手段と異なる簡略な形
（のセレクタＳＬ１を用いた部分積生成回路６₄b）に構
成する。

【００４６】また請求項１０の演算回路は、請求項９に
記載の演算回路において、前記最終段のデコード手段を
省略もしくは無効化し、このデコード手段のデコード出
力に代えて乗数の最上位ビットを最終段の部分積生成手
段に与えるようにする。また請求項１１の演算回路は、
請求項１ないし１０のいずれかに記載の演算回路におい
て、半導体集積回路上に構成したものとする。

【００４７】本発明の作用は以下の通りである。乗数の
桁数が少ない場合、乗算演算回路の前段側に、論理ゲー
ト素子からなり２進入力データである被乗数と乗数相互
の部分積の生成、並びに演算モード選択データ（２の補
数表示数相互の演算か、符号なし２進数相互の演算かを
選択する１ビットの入力データ、演算モード選択入力
ｍ）と被乗数及び乗数との所定の論理演算を行う回路を
置き、乗算演算回路の後段側に、全加算器セルの２次元
配列からなり、演算モード選択データを入力して、最終
出力の最上位ビットの値を符号なし２進数の演算の際は
“０”とし、２の補数表示数の演算の際は“１”とする
機能を含む回路を置くようにして、乗算演算回路を従来
と同様な手法で簡単に構成し、乗算処理中に演算モード
選択入力ｍを乗数，被乗数と共にこの演算回路の中で処
理するようにする（請求項３）。

【００４８】なお、上記演算回路の最終出力は、前記演
算モード選択データをｍとし、被乗数をｎビットとして
その最上位ビットから最下位ビットまでの各桁のビット
値を桁順に a_n-1， a_n-2，・・・ a₀で表し、乗数を
ｎビットとしてその最上位ビットから最下位ビットまで
の各桁のビット値を桁順にｂ_n-1，ｂ_n-2，・・・ｂ ₀
で表すとき、式（１．１２）の論理演算によって与えら
れるようにする（請求項４）。

【００４９】また、乗数の桁数が多い場合、２次のブー
スのアルゴリズムを利用し、従来と同様な手法で構成し
た乗算回路上で、乗数と被乗数の最上位ビットに、それ
ぞれ演算モード選択入力ｍによってその値が操作される
拡張用の符号ビット付加した２の補数表示数の相互の乗
算を行うようにする（請求項５）。

【００５０】このようにして、２の補数表示数から符号
なし２進数への変換、あるいは符号なし２進数から２の
補数表示数への変換を行う変換回路を用いずに、同一の
演算回路上で、２の補数表示数相互の乗算演算および符
号なし数相互の乗算演算を行うようにしたり（請求項
１）、２の補数表示数相互の積和演算および符号なし２
進数相互の積和演算を行うようにし（請求項２）、演算
回路の規模や遅延時間を小さくする。

【００５１】なお、２次のブースのアルゴリズムを利用
した乗算回路の場合、乗数に付加した拡張用の符号ビッ
トを入力とする最終段の２次のブースのデコード手段に
対応する最終段の部分積生成手段を、その他の部分積生
成手段と異なる簡略な形に構成したり（請求項６）、こ
の乗算回路でさらに最終段の２次のブースのデコード手
段を省略もしくは無効化し、このデコード手段のデコー
ド出力に代えて乗数の最上位ビット及び演算モード選択
入力ｍを最終段の部分積生成手段に与えるようにしたり
する（請求項７）。

【００５２】また別に、乗数と被乗数の前記拡張用の符
号ビットを“０”に固定して符号なし２進数の乗数と被
乗数との乗算を行わせるようにしたり（請求項８）、こ
の乗算回路でさらに最終段の部分積生成手段を、その他
の部分積生成手段と異なる簡略な形に構成したり（請求
項９）、またさらに最終段のデコード手段を省略もしく
は無効化し、このデコード手段のデコード出力に代えて
乗数の最上位ビットを最終段の部分積生成手段に与える
ようにしたりする（請求項１０）。

【００５３】

【発明の実施の形態】〔実施の形態Ｉ〕まず、被乗数と
乗数との部分積生成用の論理ゲート回路や全加算器セル
の２次元配列からなる通常の構成の乗算回路および積和
演算回路についての発明の実施の形態を説明する。

【００５４】（実施例Ｉ−１）図１は請求項１，３，４
に関わる発明の一実施例としての４ビット×４ビットの
乗算演算回路の構成を示す。ここでも被乗数Ａ、乗数
Ｂ、最終積Ｐの桁別のビットがそれぞれ次のように構成
されているものとする。

【００５５】

【数６】Ａ＝（a₃，a₂，a₁，a₀）Ｂ＝（b₃，b₂，b₁，b₀）Ｐ＝（p₇，p₆，p₅，p₄，p₃，p₂，p₁，p₀）また、入力ｍは演算モードを選択する入力である。ｍ＝
０なら、入力データＡ，Ｂを符号なし２進数とした演算
となり、ｍ＝１なら、入力データＡ，Ｂを２の補数表示
数とした演算となる。

【００５６】なお、符号なし２進数とは、その全桁（こ
の例では４桁）を数値ビットとする正の２進数であり、
また２の補数表示数とは、最上位ビットを符号ビット
（但し、＋を０，−を１で表す）、以下のビットを数値
ビットとし、この数値ビットにより、正の数はそのまま
の数を、負の数（例えば−Ｎとする）は２の補数（２ⁿ
−Ｎ、但しｎ＝全桁数−１で、この例ではｎ＝４−１＝
３）を表すようにした２進数である。

【００５７】最初に、入力データＡ，Ｂを２の補数表示
数とした場合を説明する。この場合、最上位ビットa₃と
b₃はそれぞれ数ＡとＢの符号になっており、被乗数Ａと
乗数Ｂの実の値は符号ビットに依存して次式（１．
１），（１．２）のように表すことができる。従って、
積Ｐ＝Ａ・Ｂの値は次式（１．３）のようになる。

【００５８】

【数７】式（１．３）を実現する演算回路としては、この式
（１．３）の１番目の項は単純なＡＮＤ論理演算回路で
実現できる。式（１．３）の２番目の項は符号ビットと
関係なく従来の全加算器セル配列の縮小配列で実現でき
る。式（１．３）の３番目の項と４番目の項の符号は負
で減算演算となるが、実際の回路構成においては、これ
らの減算演算を、以下に示すようにその２の補数をとっ
て加算することによって実現する。

【００５９】まず、式（１．３）の３番目の項の減算表
現を次式（１．４）のような加算表現で置き換える。次
に同様に、式（１．３）の４番目の項を次式（１．５）
のように表現する。

【００６０】

【数８】従って、式（１．４）と式（１．５）を合わせると、式
（１．３）の３番目の項と４番目の項の減算演算表現と
等価な次式（１．６）が得られる。

【００６１】

【数９】この式（１．６）にさらに式（１．３）の１番目の項と
２番目の項を加算することによって、積Ｐ＝Ａ・Ｂの実
の値が次式（１．７）で与えられる。

【００６２】

【数１０】ここで、−１・2⁷の項は式（１．７）の演算結果が負の
値をとり得ることを示すもので、積Ｐの桁別ビット値が
演算回路から２の補数表示数の形で出力されるようにす
るには、この項を最上位の符号ビットに置き換えればよ
いことがわかる。但し、演算回路で加算時に発生する最
上位ビットからの桁上げを無視する。

【００６３】従って、以下では演算回路からの積Ｐに相
当する出力が２の補数表示数となるように−１・2⁷の表
記を１・2⁷に置き換え、式（１．７）を次式（１．８）
に置き換える。

【００６４】

【数１１】図２は式（１．８）を利用した演算例を示す。同図にお
いて、入力の被乗数Ａと乗数Ｂとはそれぞれ４ビットの
２の補数表現の２進数で、出力の積Ｐは８ビットの２の
補数表現の２進数である。

【００６５】同図（ａ）では、Ａ＝５＝（０１０１）₂
とＢ＝６＝（０１１０）₂との乗算演算で、Ｐ＝３０＝
（０００１１１１０）₂の結果が得られることを示す。
なお図２に再掲した式（８）のからの符号に対応す
る各項の演算値が、図（ａ）内のからの符号で示し
た数にそれぞれ対応している。

【００６６】また同図（ｂ）では、Ａ＝−５＝（１０１
１）₂とＢ＝６＝（０１１０）₂との乗算演算で、Ｐ＝
−３０＝（１１１０００１０）₂の結果が得られること
を示し、同様に同図（ｃ）では、Ａ＝−５＝（１０１
１）₂とＢ＝−６＝（１０１０）₂との乗算演算で、Ｐ
＝３０＝（０００１１１１０）₂の結果が得られること
を示す。

【００６７】次に、入力データを符号なし２進数とす
る。この場合、ＡとＢの値は常に正である。ここでも上
記した２の補数表示数の場合と同じ演算手順を利用して
積Ｐを求める。これにより、積Ｐの値は次式（１．９）
のようになる。

【００６８】

【数１２】ここで、式（１．９）を式（１．８）に合わせて書き直
すと、次式（１．１０）が得られ、さらに式（１．８）
と式（１．１０）に１ビットの演算モード選択入力ｍを
導入することによって、これら２つの式を次に示すよう
な１つの式（１．１１）で表すことができる。

【００６９】

【数１３】この式（１．１１）を利用すれば、２の補数表示数およ
び符号なし２進数の乗算演算を同一の演算回路で実現す
ることが可能である。

【００７０】図１は、上記手法によって構成された４ビ
ット×４ビットの乗算回路の実施例である。この乗算回
路は次に述べる論理ゲート演算部１０と、この論理ゲー
ト演算部１０内の各ＡＮＤゲート部Ｇ１〜Ｇ４からの出
力を、最終の演算出力データ（Ｐ）の桁別に加算する１
５個の全加算器セルＦＡの２次元配列回路としての全加
算器セル配列演算部２０とから構成されている。

【００７１】論理ゲート演算部１０は、入力２進データ
としての被乗数Ａと乗数Ｂのそれぞれの桁別入力ビット
の組合わせでできる部分積項 a_i b_j（ｉ，ｊ＝０，
１，２）およびa₃b₃をそれぞれ生成する１０個のＡＮＤ
ゲート素子からなるＡＮＤゲート部Ｇ１と、演算モード
選択入力ｍを用いて部分積項ｍｔ（ｔ∈｛a₃，〜a₃，
b₃，〜b₃｝）をそれぞれ生成する４個のＡＮＤゲート素
子からなるＡＮＤゲート部Ｇ２（但し〜の符号は論理否
定を表す）と、 r_i＝ｍ [＋] a_i（ｉ＝０，１，２）
の排他的論理和演算をそれぞれ行う３個のＥＯＲゲート
素子からなるＥＯＲゲート部Ｇ５と、同じく q_i＝ｍ
[＋] b_i（ｉ＝０，１，２）の排他的論理和演算をそ
れぞれ行う３個のＥＯＲゲート素子からなるＥＯＲゲー
ト部Ｇ６と、ＥＯＲゲート部Ｇ５の出力 r_iを入力し部
分積項 r_ib₃（ｉ＝０，１，２）をそれぞれ生成する３
個のＡＮＤゲート素子からなるＡＮＤゲート部Ｇ３と、
同じくＥＯＲゲート部Ｇ６の出力 q_iを入力し部分積項
a₃ q_i（ｉ＝０，１，２）をそれぞれ生成する３個のＡ
ＮＤゲート素子からなるＡＮＤゲート部Ｇ４とによって
構成されている。

【００７２】図１では、演算モード選択入力ｍ＝０な
ら、２つの入力データＡとＢを符号なし２進数として符
号なし２進数の乗算演算を行う。この場合、最終の乗算
出力Ｐは８ビットの符号なし２進数となる。一方、演算
モード選択入力ｍ＝１なら、２つの入力データＡとＢを
２の補数表示数として２の補数の乗算演算を行ない、最
終乗算出力Ｐも２の補数表示数となる。以上の実施例か
ら任意のｎビットの乗算への拡張も容易である。式
（１．１２）はｎビット×ｎビットの乗算演算の一般式
を示す。

【００７３】

【数１４】（実施例Ｉ−２）図３は、請求項２，３，４に関わる発
明の一実施例としての４ビット×４ビット＋８ビットの
積和演算を行う演算回路の構成を示す。ここで、被乗数
Ａ、乗数Ｂ、加算のための入力データＤ、積和演算の結
果Ｐの桁別のビットがそれぞれ次のように構成されてい
るものとする。

【００７４】

【数１５】Ａ＝（a₃，a₂，a₁，a₀）Ｂ＝（b₃，b₂，b₁，b₀）Ｄ＝（d₇，d₆，d₅，d₄，d₃，d₂，d₁，d₀）Ｐ＝（p₇，p₆，p₅，p₄，p₃，p₂，p₁，p₀）また、図１と同様に、ｍは演算モードを選択する入力で
あり、ｍ＝０なら符号なし２進数演算、ｍ＝１なら２の
補数表示数の演算を行う。

【００７５】図３の演算回路は、図１と同様な論理ゲー
ト演算部１０と、図１の全加算器セル配列演算部２０に
入力データＤを加算するための８個の全加算器セルＦＡ
を加えた計２３個の全加算器セルＦＡからなる全加算器
セル配列演算部２１によって構成されている。

【００７６】図３の全加算器セル配列は図１の拡張によ
って容易に得られる。図３の演算回路を利用することに
より、同一の演算回路上で２の補数表示数同士および符
号なし２進数同士の積和演算を実現することができる。
また、この方式では任意のｎビットの積和演算への拡張
も容易である。〔実施の形態II〕次に２次のブースのアルゴリスムを利
用した乗算回路についての発明の実施の形態を説明す
る。

【００７７】（実施例II−１）発明の進展順に従い、先
ず、直接的には請求項８に関わる発明の実施例として、
２の補数表示数の乗算を行う従来の演算回路と同様な手
法で構成しながら、符号なし２進数と２の補数表示数の
相互間の変換回路を用いることなく、符号なし２進数の
乗算演算を行う演算回路を説明する。

【００７８】図５はこの発明の一実施例としての符号な
し２進数の乗算回路の構成を示す。ここで、被乗数Ｘと
乗数Ｙをそれぞれ６ビット、積Ｐを１２ビットとし、そ
のビット構成が次式（２．１）で表されるものとする。

【００７９】

【数１６】Ｘ＝（ｘ₅，ｘ₄，ｘ₃，ｘ₂，ｘ₁，ｘ₀）Ｙ＝（ｙ₅，ｙ₄，ｙ₃，ｙ₂，ｙ₁，ｙ₀）Ｐ＝（ｐ₁₁，ｐ₁₀，・・・，ｐ₀）（２．１）この実施例は、従来の図１４の乗算回路での、正の２の
補数表示数同士の乗算の際（このとき、最上位の符号ビ
ットｘ₅とｙ₅は０である）における、出力（積）Ｐの
値は、符号ビットを除く残りの５ビット（ｘ₄〜ｘ₀）
からなる被乗数Ｘと、同じく５ビット（ｙ₄〜ｙ₀）か
らなる乗数Ｙの符号なし２進数同士の乗算の積に等しい
ことに着目し、図５では７ビットの２の補数表示数同士
の乗算を行う回路を作り、この７ビットの２の補数表示
数の最上位ビットｘ₆とｙ₆を０として、残りの６ビッ
トの数同士の乗算を行わせるようにしたものである。

【００８０】そこでまず、6 ビットの入力データＸとＹ
に対してそれぞれ最上位ビットに１ビットの“0 ”を追
加して、次式（２．２）のような７ビットのデータＸ^*
とＹ ^*を作成する。

【００８１】

【数１７】Ｘ^*＝（０，ｘ₅，ｘ₄，ｘ₃，ｘ₂，ｘ₁，ｘ₀）Ｙ^*＝（０，ｙ₅，ｙ₄，ｙ₃，ｙ₂，ｙ₁，ｙ₀）（２．２）Ｘ^*とＹ^*は正の２の補数表示数となる。この場合、Ｘ
^*とＹ^*の最上位ビットが共に“０”であるため、Ｘ^*
＝ＸかつＹ^*＝Ｙとなり、次式（２．３）の関係が成り
立つ。

【００８２】

【数１８】Ｘ×Ｙ＝Ｘ^*×Ｙ^* （２．３）従って、従来と同様な手法で構成された７ビットの２の
補数表示数Ｘ^*，Ｙ^*同士の乗算を行う演算回路を利用
して、６ビットの符号なし2 進数Ｘ，Ｙ同士の乗算演算
を実現することができる。

【００８３】図５は、被乗数Ｘに代わり、７ビットの数
Ｘ^*を被乗数側の入力とする４段の部分積生成回路６₁a
〜６₄aからなる部分積生成部６Ａと、この４つの部分積
生成回路にそれぞれ対応する４つのデコーダセルを持っ
て乗数Ｙに代わる７ビットの数Ｙ^*を入力する２次のブ
ースのデコーダ部５Ａと、部分積生成回路６₁a〜６₄aの
出力データを入力して積Ｐを出力する加算部７から構成
されている。

【００８４】ここで、部分積生成回路６₁a〜６₄aは、図
１７で述べた従来の部分積生成回路６₁〜６₃と類似な
構成を持つが、図５の場合、被乗数Ｘの最上位ビットｘ
₅の上位にビットｘ₆に相当する“０”のビットが追加
されているため、新たな部分積生成回路６₁a〜６₄aは、
それぞれ部分積生成・加算セルＺＭが１つ追加されて、
８つ横に並ぶセルＺＭによって構成されている。

【００８５】また、２次のブースのデコーダ部５Ａを構
成する４つのデコーダセルは図１７のデコーダセルＺＤ
と同じ構成のものであるが、図５では便宜上、４段目の
デコーダセルの符号をＺＤ’としている。なお、図５の
加算部７は、図１７の加算部７と同じ構成のものであ
る。

【００８６】表２は、データＹ^*の最上位ビットｙ₆を
入力する４段目のブースのデコーダセルＺＤ’について
の入力情報Ｙ_j=3の種類と、これに対応するデコード出
力ｂｄ1 ，ｂｄ2 ，ｂｄn 、及びこのデコード出力を入
力とする４段目の部分積生成回路６₄a内のセレクタＳＬ
の演算内容を示す。但し、デコーダセルＺＤ’へはｙ ₇
に相当するビット入力も必要であるが、ｙ₇＝ｙ₆（デ
ータＹ^*の最上位ビット）とする。

【００８７】この表２は表１において（ｊ＋１）＝４段
目、つまりｊ＝３とし、デコーダセルＺＤ’への入力情
報Ｙ_j=3における、ｙ_2j+1＝ｙ₇＝ｙ₆＝０、ｙ_2j＝ｙ
₆＝０とした場合の内容に相当する。

【００８８】

【表２】（実施例II−２）次に、直接的には請求項９に関わる発
明の実施例を述べる。

【００８９】図５の乗算回路においては、表２に示すよ
うにデータＹ^*の最上位部分のビットをデコードする４
段目のデコーダセルＺＤ’のデコード出力は、ｙ₅が０
であるか１であるかに応じて、それぞれｂｄ1 が０か１
になるのみで、ｂｄ2 とｂｄn は常に0 である。

【００９０】従って４段目の部分積生成回路６₄aの部分
積生成・加算セルＺＭ内のセレクタＳＬの演算は、ｙ₅
＝０のとき０（つまり、セレクタ出力ＳＬａ＝０）、ｙ
₅＝１のとき、＋Ｘ（つまり、セレクタ出力ＳＬａ＝ｘ
_i）となるだけである。

【００９１】この場合、表１のような被乗数Ｘのシフト
やＸと2 Ｘの符号反転などの演算を必要としないため、
図５の回路における４段目の部分積生成回路６₄aの部分
積生成・加算セルＺＭ内のセレクタＳＬを図１１に示す
ような、より簡単な構成のセレクタＳＬ１に置き換える
ことができる。なお、図１１ではセレクタＳＬ１の出力
をＳＬａに代わり、ＳＬ１ａとしている。

【００９２】図６はこのようにセレクタを置き換えた発
明の一実施例としての乗算回路の構成例を示す。図６で
は図５に対し、４段目の部分積生成回路が、新たなセレ
クタＳＬ１の入った部分積生成・加算セルＺＭを持つ６
₄bに置き換わり、これに伴って部分積生成部が６Ｂに置
き換わっている。そして４段目のデコーダセルＺＤ’か
ら新たな４段目の部分積生成回路６₄bへは、デコード出
力ｂｄ1 のみが与えられるようになっている。

【００９３】（実施例II−３）次に、直接的には請求項
１０に関わる発明の実施例を述べる。表２からｂｄ1 ＝
ｙ₅が得られるので、図６の乗算回路において、４段目
のデコーダセルＺＤ’を省略し、デコード出力ｂｄ1 の
かわりにｙ₅を直接、４段目の部分積生成回路６₄bへ入
力して処理することができる。

【００９４】図７はこのようにデコーダセルＺＤ’の省
略を行った発明の一実施例としての乗算回路の構成を示
す。図７では図６に対し、ブースのデコーダ部が、３つ
のデコーダセルＺＤを持つ図１４（従来）のブースのデ
コーダ部５に置き換わっている。

【００９５】（実施例II−４）次は、直接的には請求項
５に関わる発明の実施例として、演算モード選択入力ｍ
を用い、同一の乗算回路上で、２の補数表示数同士の乗
算と符号なし２進数同士の乗算を、この２種の数相互間
の変換回路を用いることなく、切替え実行できる乗算回
路を説明する。

【００９６】ここで、被乗数Ｘ，乗数Ｙ，積Ｐは式
（２．１）に示したビット構成を持つ、それぞれ６ビッ
ト，６ビット，１２ビットの符号なし２進数または２の
補数表示数とする。

【００９７】まず、２の補数表示数である被乗数Ｘ＝
（ｘ₅，ｘ₄，ｘ₃，ｘ₂，ｘ₁，ｘ ₀）と乗数Ｙ＝
（ｙ₅，ｙ₄，ｙ₃，ｙ₂，ｙ₁，ｙ₀）に対し、それ
ぞれ最上位ビットｘ₅とｙ₅を利用してｘ₆＝ｘ₅，ｙ
₆＝ｙ₅となるように符号ビットの拡張を行い、次式
（２．４）に示すような７ビットのデータＸ^*とＹ^*を
作成する。

【００９８】

【数１９】Ｘ^*＝（ｘ₆，ｘ₅，ｘ₄，ｘ₃，ｘ₂，ｘ₁，ｘ₀）Ｙ^*＝（ｙ₆，ｙ₅，ｙ₄，ｙ₃，ｙ₂，ｙ₁，ｙ₀）（２．４）このような符号拡張を行うと、最上位ビットｘ₆，ｙ₆
が符号ビットを意味して、以下に述べるようにＸ^*とＹ
^*が実際の値に影響を与えない２の補数表示数となり、
式（２．３）の関係が成り立つ。ここで２の補数表示数
である７ビットのデータＸ^*とＹ^*の値が、それぞれ６
ビットの２の補数表示数である被乗数Ｘと乗数Ｙの値に
等しいことを説明する。

【００９９】最上位ビットｘ₆，ｙ₆を符号ビットとす
る２の補数表示数のデータＸ^*とＹ ^*の実の値は次式
（２．５），（２．６）で表すことができ、さらにｘ₆
＝ｘ₅，ｙ₆＝ｙ₅であるから、式（２．５），（２．
６）は式（２．５Ａ），（２．６Ａ）のように書き換え
ることができる。

【０１００】

【数２０】この式（２．５Ａ），（２．６Ａ）の右辺は最上位ビッ
トｘ₅，ｙ₅を符号ビットとする６ビットの２の補数表
示数ＸとＹの実の値にほかならず、この場合も式（２．
３）が成立することが分かる。

【０１０１】以上の説明により、符号なし２進数の乗算
を行わせる際のデータＸ^*とＹ^*の式（２．２）と２の
補数表示数の乗算を行わせる際のデータＸ^*とＹ^*の式
（２．４）の最上位の符号ビットｘ₆，ｙ₆を制御信号
としての演算モード選択入力ｍを使うことにより、次の
ような１つの式（２．７）で表現できる。

【０１０２】

【数２１】ｘ₆＝ｍ・ｘ₅ ｙ₆＝ｍ・ｙ₅ （２．７）ここで、ｍ＝０ならば、ｘ₆＝０とｙ₆＝０が符号なし
2 進数の乗算の場合のデータＸ^*とＹ^*の最上位ビット
となり、ｍ＝１ならば、ｘ₆＝ｘ₅とｙ₆＝ｙ ₅が２の
補数表示数の乗算の場合のデータＸ^*とＹ^*の最上位ビ
ットとなる。

【０１０３】図８は、このような演算モード選択入力ｍ
を用いた発明の一実施例としての乗算回路の構成を示
す。この図８は図５の乗算回路に２つの同構成の符号回
路８₁と８₂を付加して構成されている。なお、図１３
（ａ），（ｂ）はそれぞれ符号回路８₁と８₂の構成例
を示す。

【０１０４】図８及び図１３から分かるように、符号回
路８₁は、演算モード選択入力ｍと被乗数Ｘの最上位ビ
ットｘ₅を入力し、論理積ｍ・ｘ₅を７ビットデータＸ
^*の最上位ビットｘ₆としてを出力するＡＮＤゲートか
らなり、ビットｘ₆を各部分積生成回路６₁a〜６₄aへビ
ットｘ₅の上位ビットとして与え、被乗数Ｘの符号拡張
を行う。

【０１０５】同様に、符号回路８₂は、演算モード選択
入力ｍと乗数Ｙの最上位ビットｙ₅を入力し、論理積ｍ
・ｙ₅を７ビットデータＹ^*の最上位ビットｙ₆として
出力するＡＮＤゲートからなり、ビットｙ₆を４段目の
ブースのデコーダセルＺＤ’へビットｙ₅の上位ビット
として与え、乗数Ｙの符号拡張を行う。但しデコーダセ
ルＺＤ’へはｙ₇に相当するビットも入力する必要があ
るが、ｙ₇＝ｙ₆とする。

【０１０６】表３は、図８の４段目のブースのデコーダ
セルＺＤ’の入力情報Ｙ_j=3の種類と、これに対応する
デコード出力ｂｄ1 ，ｂｄ2 ，ｂｄn 、及びこのデコー
ド出力を入力とする４段目の部分積生成回路６₄a内のセ
レクタＳＬの演算内容を示す。

【０１０７】この表３は表１において（ｊ＋１）＝４段
目、つまりｊ＝３とし、デコーダセルＺＤ’への入力情
報Ｙ_j=3における、ｙ_2j+1＝ｙ₇＝ｙ₆＝ｍ・ｙ₅、ｙ
_2j＝ｙ₆＝ｍ・ｙ₅とした場合の内容に相当する。

【０１０８】

【表３】図８の乗算回路においては６ビットの２の補数表示数同
士の乗算の場合、ｍ＝１となり、セレクタＳＬの出力Ｓ
Ｌａが０となる。一方、６ビットの符号なし２進数同士
の乗算の場合、ｍ＝０となり、ｙ₅＝０、従ってｂｄ1
＝０のときセレクタ出力ＳＬａは０となり、ｙ₅＝１、
従ってｂｄ1 ＝１のときセレクタ出力ＳＬａはｘ_iとな
る。このとき被乗数Ｘのシフトと符号反転を行わない。
これによって表３に示す＋Ｘの演算が達成される。

【０１０９】（実施例II−５）次に、直接的には請求項
６に関わる発明の実施例を説明する。図８の乗算回路に
おいては、表３に示すように４段目のブースのデコーダ
セルＺＤ’のデコード出力はｂｄ1 ＝０又は１と、ｂｄ
2 ＝ｂｄn ＝０で、４段目の部分積生成回路６₄aの部分
積生成・加算セルＺＭ内のセレクタＳＬの演算は０又は
＋Ｘだけである。

【０１１０】この場合、表１のような被乗数Ｘのシフト
やＸと２Ｘの符号反転などの演算を必要としないため、
図８の回路における４段目の部分積生成回路６₄aの部分
積生成・加算セルＺＭ内のセレクタＳＬを図１２に示す
ような、より簡単な構成のセレクタＳＬ２に置き換える
ことができる。なお、図１２ではセレクタＳＬ２の出力
をＳＬａに代わり、ＳＬ２ａとしている。

【０１１１】図９はこのようにセレクタを置き換えた発
明の一実施例としての乗算回路の構成例を示す。図９で
は図８に対し、４段目の部分積生成回路が、新たなセレ
クタＳＬ２の入った部分積生成・加算セルＺＭを持つ６
₄cに置き換わり、これに伴って部分積生成部が６Ｃに置
き換わっている。そして４段目のデコーダセルＺＤ’か
ら新たな４段目の部分積生成回路６₄cへは、デコード出
力ｂｄ1 と演算モード選択入力ｍのみが与えられるよう
になっている。

【０１１２】（実施例II−６）次は、直接的には請求項
７に関わる発明の実施例を説明する。表３のデコード出
力はｂｄ2 ＝ｂｄn ＝０、かつｂｄl ＝（〜ｙ₆）・ｙ
₅である。但し、〜ｙ₆はｙ₆の論理否定値を意味す
る。このｂｄl に式（２．７）を代入すると、次式
（２．８））が得られる。

【０１１３】

【数２２】ｂｄl ＝（〜ｍ）・ｙ₅ （２．８）但し、〜ｍは演算モード制御入力ｍの論理否定値であ
る。

【０１１４】ところで、図９における４段目の部分積生
成回路６₄c内のセレクタＳＬ２はｍ＝１の場合、他の値
と関係なく０を選択し、ｍ＝０の場合のみｂｄl ＝１又
は０に応じて＋Ｘ又は０を選択する。

【０１１５】このｍ＝０の場合は式（２．８）からｂｄ
l ＝ｙ₅であるから、セレクタＳＬ２へのデコード入力
ｂｄl をｙ₅に置き換えてもセレクタＳＬ２の働きは変
わらない。

【０１１６】このことから、図９の乗算回路において、
乗数側の符号回路８₂と４段目のデコーダセルＺＤ’を
省略し、乗数の最上位ビットｙ₅と演算モード制御入力
ｍを直接、４段目の部分積生成回路６₄c（の部分積生成
・加算セル内のセレクタＳＬ２）へ入力することができ
る。

【０１１７】図１０は、このようにデコーダセルＺＤ’
を省略した発明の一実施例としての乗算回路の構成例を
示す。なお同図では、ブースのデコーダ部として図１４
と同じデコーダ部５が用いられている。上記実施の形態
IIに示したすべて乗算回路についても、任意のｎビット
の乗算回路へ拡張することが容易である。

【０１１８】また、例えばこれら乗算回路内の加算部７
の出力側に、加算部７と同様な構成の別の加算手段を付
設し、乗算回路で求めた乗数と被乗数との積に対し、こ
の別の加算手段を介し、別途入力される２進数を加算す
ることにより、実施例Ｉ−２と同様に積和演算を行わせ
ることも容易である。

【０１１９】

【発明の効果】請求項１〜４に関わる発明によれば、乗
算演算回路の前段側に、論理ゲート素子からなり２進入
力データである被乗数と乗数相互の部分積の生成並びに
演算モード選択入力ｍと被乗数及び乗数との所定の論理
演算を行う回路を置き、乗算演算回路の後段側に、全加
算器セルの２次元配列からなり、演算モード選択入力ｍ
に応じ、最終出力の最上位ビットの値を符号なし２進数
の演算の際は“０”とし、２の補数表示数の演算の際は
“１”とする機能を含む回路を置くようにして、乗算演
算回路を従来と同様な手法で簡単に構成し、乗算処理中
に演算モード選択入力ｍを乗数，被乗数と共にこの演算
回路の中で処理するようにし、また、請求項１，２，５
に関わる発明によれば、乗数の桁数が大きいような場
合、２次のブースのアルゴリズムを利用して従来と同様
な手法で構成された乗算回路を用い、乗数と被乗数の最
上位ビットに、それぞれ演算モード選択入力ｍによって
論理値が操作される拡張用の符号ビット付加した２の補
数表示数の相互の乗算を行うようにしたので、上記の何
れの発明においても、２の補数表示数から符号なし２進
数への変換、あるいは符号なし２進数から２の補数表示
数への変換を行う変換回路を用いずに、同一の演算回路
上で、２の補数表示数相互の乗算演算あるいは積和演
算、および符号なし２進数相互の乗算演算あるいは積和
演算を実現することができる。

【０１２０】本発明ではこのように特別の変換回路を使
わないので、演算回路を半導体集積回路で構成した場
合、従来の回路方式と比べ回路面積や最大経路遅延時間
を大きく低減することができる。

【図面の簡単な説明】

【図１】請求項１，３，４に関わる発明の一実施例とし
ての４ビット×４ビットの乗算演算回路の構成図

【図２】請求項１，３，４に関わる発明を実現する演算
式を用いた計算例を示す図

【図３】請求項２，３，４に関わる発明の一実施例とし
ての４ビット×４ビット＋８ビットの積和演算回路の構
成図

【図４】図１に対応する従来の乗算演算回路の説明図

【図５】請求項１，２，５，８に関わる発明の一実施例
としての乗算演算回路の構成を示す概略ブロック図

【図６】請求項１，２，５，８，９に関わる発明の一実
施例としての乗算演算回路の構成を示す概略ブロック図

【図７】請求項１，２，５，８〜１０に関わる発明の一
実施例としての乗算演算回路の構成を示す概略ブロック
図

【図８】請求項１，２，５に関わる発明の一実施例とし
ての乗算演算回路の構成を示す概略ブロック図

【図９】請求項１，２，５，６に関わる発明の一実施例
としての乗算演算回路の構成を示す概略ブロック図

【図１０】請求項１，２，５〜７に関わる発明の一実施
例としての乗算演算回路の構成を示す概略ブロック図

【図１１】図６，７の４段目の部分積生成回路内のセレ
クタの構成例を示す回路図

【図１２】図９，１０の４段目の部分積生成回路内のセ
レクタの構成例を示す回路図

【図１３】図８〜１０の符号回路の構成例を示す回路図

【図１４】２次のブースのアルゴリズムを利用した従来
の最も基本的な乗算演算回路の構成例を示す概略ブロッ
ク図

【図１５】デコーダセルの一般的な入出力信号を示すブ
ロック図

【図１６】部分積生成回路内の部分積生成・加算セルの
構成例を示す回路図

【図１７】図１４の詳細な構成を示す回路図

【符号の説明】

５，５Ａブースのデコーダ部６Ａ ,６Ｂ，６Ｃ部分積生成部６₁a １段目の部分積生成回路６₂a ２段目の部分積生成回路６₃a ３段目の部分積生成回路６₄a，６₄b，６₄c ４段目の部分積生成回路７加算部８₁, ８₂ 符号回路１０論理ゲート演算部２０，２１全加算器セル配列演算部Ｇ１〜Ｇ４ＡＮＤゲート部Ｇ５，Ｇ６ＥＯＲゲート部ＦＡ全加算器セルＡ，Ｘ被乗数Ｂ，Ｙ乗数Ｄ加算入力ｍ演算モード選択入力Ｐ乗算出力、又は積和演算出
力ＺＤ，ＺＤ’ デコーダセルＺＭ部分積生成・加算セルｂｄ１，ｂｄ２，ｂｄｎデコード出力ＳＬ，ＳＬ１，ＳＬ２セレクタ

Claims

【特許請求の範囲】

【請求項１】２進入力データである２つの２の補数表示
数の相互または符号なし２進数の相互の乗算を行い、そ
の結果をそれぞれ２の補数表示数または符号なし２進数
の２進データとして出力する乗算演算回路であって、２つの２進入力データが２の補数表示数か符号なし２進
数かを区別する１ビットの演算モード選択データを２進
入力データと共に入力し、２の補数表示数を符号なし２
進数へ又は符号なし２進数を２の補数表示数へ変換する
変換回路を用いることなく、２の補数表示数相互または
符号なし２進数相互の乗算演算を同一の演算回路上で行
うことを特徴とする演算回路。
【請求項２】２進入力データである第１と第２の２の補
数表示数の相互または符号なし２進数の相互の乗算値
へ、それぞれ２進入力データである第３の２の補数表示
数または符号なし２進数を加算し、その結果をそれぞれ
２の補数表示数または符号なし２進数の２進データとし
て出力する積和演算回路であって、第１，第２，第３の２進入力データが２の補数表示数か
符号なし２進数かを区別する１ビットの演算モード選択
データを２進入力データと共に入力し、２の補数表示数
を符号なし２進数へ又は符号なし２進数を２の補数表示
数へ変換する変換回路を用いることなく、２の補数表示
数相互または符号なし２進数相互の積和演算を同一の演
算回路上で行うことを特徴とする演算回路。
【請求項３】請求項１または２に記載の演算回路におい
て、演算処理の前段側に、論理ゲート素子からなり、２進入
力データである被乗数と乗数相互の部分積の生成並びに
前記演算モード選択データと被乗数及び乗数との所定の
論理演算を行う回路を備え、演算処理の後段側に、全加算器セルを２次元的に配列し
てなり、演算モード選択データを入力して、最終出力の
最上位ビットの値を符号なし２進数の演算の際は“０”
とし、２の補数表示数の演算の際は“１”とする機能を
含む回路を備えたことを特徴とする演算回路。
【請求項４】請求項３に記載の演算回路において、前記演算モード選択データをｍとし、被乗数をｎビット
としてその最上位ビットから最下位ビットまでの各桁の
ビット値を桁順に a_n-1， a_n-2，・・・ a₀で表し、
乗数をｎビットとしてその最上位ビットから最下位ビッ
トまでの各桁のビット値を桁順にｂ_n-1，ｂ_n-2，・・
・ｂ₀で表すとき、最終出力が次式の演算結果に相当す
るものであることを特徴とする演算回路。【数１】但し、上式内の [＋] の符号は排他的論理和の演算を表
すものとする。
【請求項５】請求項１または２に記載の演算回路におい
て、少なくとも演算処理の前段側に、２進入力データである
乗数の最上位ビットに拡張用の符号ビットを付加してな
る２の補数表示数のデータのビット列から、順次その全
ビットを、連続に並ぶ３ビットずつ、隣接して選択され
る３ビットとは１ビットが重複するように選択してでき
た各３ビット群を、それぞれ入力してデコードする複数
の２次のブースのデコード手段と、この２次のブースのデコード手段ごとに設けられ、２進
入力データである被乗数の最上位ビットに拡張用の符号
ビットを付加してなる２の補数表示数のデータに対し、
当該のデコード手段のデコード出力によって定まる２次
のブースの乗算アルゴリズムに基づく演算を施す部分積
生成手段と、前記演算モード選択データによってそれぞれ乗数と被乗
数の前記拡張用の符号ビットの値を、符号なし２進数の
演算の際は“０”とし、２の補数表示数の演算の際は当
該拡張用符号ビットに対応する乗数または被乗数の最上
位ビットの値に等しくする符号ビット操作手段とを備え
たことを特徴とする演算回路。
【請求項６】請求項５に記載の演算回路において、乗数
に付加した拡張用の符号ビットを入力とする２次のブー
スのデコード手段（以下最終段のデコード手段という）
に対応する部分積生成手段（以下最終段の部分積生成手
段という）を、その他の部分積生成手段と異なる簡略な
形に構成したことを特徴とする演算回路。
【請求項７】請求項６に記載の演算回路において、前記
最終段のデコード手段及び乗数側の符号ビット操作手段
を省略もしくは無効化し、このデコード手段のデコード
出力に代えて乗数の最上位ビット及び演算モード選択デ
ータを最終段の部分積生成手段に与えるようにしたこと
を特徴とする演算回路。
【請求項８】請求項５に記載の演算回路において、前記
符号ビット操作手段を省略もしくは無効化して乗数と被
乗数の前記拡張用の符号ビットを“０”に固定し、符号
なし２進数の演算を行わせるようにしたことを特徴とす
る演算回路。
【請求項９】請求項８に記載の演算回路において、乗数
に付加した拡張用の符号ビットを入力とする２次のブー
スのデコード手段（以下最終段のデコード手段という）
に対応する部分積生成手段（以下最終段の部分積生成手
段という）を、その他の部分積生成手段と異なる簡略な
形に構成したことを特徴とする演算回路。
【請求項１０】請求項９に記載の演算回路において、前
記最終段のデコード手段を省略もしくは無効化し、この
デコード手段のデコード出力に代えて乗数の最上位ビッ
トを最終段の部分積生成手段に与えるようにしたことを
特徴とする演算回路。
【請求項１１】請求項１ないし１０のいずれかに記載の
演算回路において、半導体集積回路上に構成したことを
特徴とする演算回路。