KR100329909B1 - 제산장치 - Google Patents

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Abstract

부분 잉여의 연산계와 몫결정계로 용장2진 표현의 비트배열이 다르기 때문에, 몫결정 전에 용장2진수의 변환이 필요하게 되고, 그로 인한 지연때문에 제산처리가 고속화할 수 없었다.
부분잉여의 상위3비트에서 몫비트의 부호판정을 행하는 몫결정회로(1), 부분잉여에 제수의 가산을 행하는 용장2진 가산기(2), 부분잉여에서 제수의 감산을 행하는 용장2진 감산기(3), 및 몫결정회로의 판정결과에 따라서 용장2진 가산기의 출력, 입력된 부분잉여를 그대로, 또는 용장2진 감산기의 출력중 어느것을 선택 · 출력하는 선택회로(4)에 있어서의 모든 처리에, (-1,0,1)를 (01,00,10)로 표시하는 용장2진수를 사용하였다.

Description

제산장치
본 발명은 2진수의 제산처리를 하드웨어적으로 행하는 제산장치에 관한 것이다.
제산은 연산과 결과판정을 반복하는 축차(逐次)처리알고리즘에 의해서 실현되고 있다.
처리시간 단축를 위해 특별한 하드웨어장치가 제안되어 있지만, 그래도 승산과 가산에 비하여 많은 처리시간이 요하기 때문에, 그의 고속화가 소망되고 있는 것이다.
이하에 그 제산알고리즘을 표시한다.
또한, 여기서는 피제수를 X, 제수를 Y 및 D, i 번째의 부분잉여를 Ri, 몫을 Q로 하고 몫의 i 자리수째를 qi, 2진수로 전환된 몫을 Z로 표시하고 있다.
(제산알고리즘)
스텝1
R0← X …피제수 (1≤X＜2)
D ← Y …제수 (1≤Y＜2)
스텝 2
q0:= 1 … 몫의 최상위자리수
R1 := R0-D …부분잉여(용장 2진수)
스텝 3
for i=1 until n do
begin
if [ri 1ri o·ri -1]＜0 qi :=-1
if [ri 1ri 0·ri_1]=0 qi:= 0
if [ri 1ri o·ri -1]＜0 qi := 1
Ri+1:=2 x Ri-qix D
end
스텝 4
Q := [ q0·q1q2 …qn]
Z←Q 2 진수로 전환 (1/2＜ Z ＜2)
즉, 우선 스텝1에서는, 1≤ X＜2, 1≤ Y＜2가 되도록 정규화된 피제수 X 및 제수Y의 입력이 행하여진다.
다음에 스텝2에서는 몫 Q의 최상위자리수 q0를 1로 하여 용장 2진수에 의한 부분잉여 R1를 구한다.
또한, 이 부분잉여 R1의 연산은 피제수 X에서 제수 Y를 감산함으로써 구하여 지는것이고, 여기에서는 피제수 X, 제수 Y와 함께 2진수이기 때문에 각 자리수 마다 직접 감산을 실행하는 것에 의해, 자릿수 올림없이 용장 2진수의 부분잉여 R1를 구할 수 있다.
다음에 스텝3에서는 i=1,2, …, n에 관해서, 생성된 부분잉여 Ri상위 3비트[ri1ri0. ri_1]이 부(-), 0, 정(+)의 어느것인가를 반복 판단하여, 필요한 자리수만 몫 qi를 구한다.
끝으로 스텝4에서는 구하여진 용장 2진 표현의 몫Q 를 2진 표현의 몫 Z로 변환하여 처리를 종료한다.
도 15는 예컨데, 용장2진수 표현을 이용한 VLSI성의 고속제산기」(다까기 나오후미,야스우라 히로도, 야지마 슈조 :전자정보통신학회논문집 D ′84/4 Vo1. J 67-D No. 4 p. 450∼457)에 표시된, 상기 제산 알고리즘에 근거한 용장 2진수 표현을 사용한 제산장치의 전체 구성을 표시하는 블럭도이다.
이 제산장치는 내부회로를 ECL(Emitter Coupled Logic : 에미터 결합 논리회로)로 실현한 것이며, 도면중의 이중의 사각형은 몫결정용의 셀을, 한겹의 사각형은 용장 2진 가감산용의 셀을 각각 표시하고 있다.
이 한겹의 사각형으로 표시한 용장 2진 가감산용의 셀이 가로 일렬로 정렬하여 하나의 용장 2진 가산기를 형성하고 있고, 두겹의 사각형으로 표시한 한개의 몫결정용 셀과 이 한개의 용장 2진 가감산기로 이루어지는 각 열에서, 상기 제산 알고리즘의 스텝 3의 루프의 1회 분의 계산이 실행된다.
또, 도 16 및 도 (17)은 예컨데, 「용장 2진 표현을 사용한 고속 승제산기」(다니구찌 다까시, 에다마쓰주 히사가스, 니시야마 도모쓰, 구니노부 시게오, 다까기 나오후미; 전자정보 통신학회기술 연구 보고 ED88-48)에 표시된 상기 제산 알고리즘에 의거한 용장 2진수 표현을 사용한 제산장치를 구성하는 몫결정회로 및 부분잉여 생성 가산회로의 구성을 표시하는 블럭도이다.
또한, 이들 몫결정회로 및 부분잉여생성가산회로는 CMOS(Complementary Metal-Oxide Semiconductor; 컴프리멘터리 금속산화물 반도체)회로로 실현되어 있다.
도 16에 표시한 몫결정회로에서는 상기 제산알고리즘에 있어서의 스텝 3에 도시한 바와 같이 몫 qi의 결정을 부분잉여 Ri의 상위 3비트로부터 행해지고 있다.
이 부분잉여 Ri의 상위 3비트와 몫 qi의 용장 2진수 표현은, {zip,zin}의 2개의 신호를 사용하여 (1,0,-1)를 (10,00,01)로 표현하여 그 값이 정(+)인가 부(-)인가의 판단이 용이하게 할 수 있도록 되어 있다.
이에 의해, 그 몫결정회로의 구성은 간단하게 된다.
또, 도 17에 표시한 부분 잉여생성가산회로는 상기 제산 알고리즘에 있어서의 스텝 3의 부분잉여 Ri+1의 연산에 사용되는 것이다.
이 스텝 3에 있어서의 부분잉여 Ri+1의 생성에서는, 1자리수 좌로 시프트된 용장 2진수의 부분잉여로부터, 몫 qi와 제수 D와의 적을 감산할 필요가 있지만 제수 D는 2진수이기 때문에, 용장 2진수와 2진수와의 연산을 생각하면 된다.
따라서, 이 경우에는 몫 Q의 i 자리수째 qi가 -1일 때에는 제수 D를, qi가 0일 때는 0을, qi가 1일 때는 제수 D의 2의 보수를 각각 가하도록 가산기가 구성되어있다.
이와 같이 함으로써, 용장 2진수와 2진수와의 가산만을 생각하면 되며 자릿수 올림의 값이 항상 논 네가트브가 되기 때문에, 해당 부분잉여 생성 가산회로의 구성은 간단하게 된다.
또한, 이 부분잉여 생성 가산회로에서의 용장 2진수의 표현은 몫결정회로의 경우와는 달리, {zis,zia}의 2신호를 사용하여 (1,0,-1)를(11,10,01)라고 표현하고 있다.
이와 같이 구성된 몫결정회로와 부분잉여 생성가산회로를 어레이모양으로 배열함으로서 즉, 도 16에 표시한 몫결정회로를 도 15에 두겹의 사각형으로 표시한 몫결정용 셀로 하여, 도 17에 표시한 부분잉여 생성 가산회로를 한겹의 사각형으로 표시한 용장 2진 가감산용의 셀로서 배열하는 것에 의해, 규칙 바른 셀배열의 제산장치를 구성할 수 있다.
또한, 용장 2진/2진변환회로에 있어서의 몫의 2진수에의 변환은 각 몫결정 회로로 부터 출력되는 qip로 구성되는 2진수로 부터 qin로 구성되는 2진수를 감산함으로써 행하여진다.
이와 같이, 종래의 제산장치에 있어서는 도 16에 표시한 몫결정 회로와 도 17에 표시한 부분잉여 생성가산회로서는 상술한 바와 같이 용장 2진수로서 그 표현형식이 다른 것을 사용되고 있다.
따라서, 양회로사이에 변환회로를 삽입하여 용장 2진수의 표현형식을 통일할필요가 있다.
도 18은 그와 같은 전환회로의 일례를 표시하는 블럭도이고 (1,0,-1)를 (11,10,01)로 표현하고 있는 용장 2진수를, (1,0,-1)를 (10,00,01)라고 표현하는 용장 2진수로 전환하는 것이다.
즉, zis, zia로서 +1를 표시하는 (1,1)이 입력된 경우에는 그것이(1,0)의 zip, zin로 변환되어 그 반전신호(0,1)가 출력된다.
마찬가지로 0를 표시하는 (1,0)이 입력된 경우에는 (0,0)로 변환되어서 그 반전신호(1,1)가, -1를 표시하는 (0,1)이 입력된 경우에는 (0,1)로 전환되어서 그 반전신호(1,0)이 각각 출력된다.
도 19는 이러한 전환회로가 그 입력부에 부가된 몫결정회로를 표시하는 블럭도이다. 각 부분잉여 생성 가산회로에 의해 생성된 부분잉여 Ri의 상위3비트 [ri 1ri ori -1]은 각각 변환회로에 의해, 그 용장 2진수의 표현형식이 (1,0,-1)을(11,10,01)로 표현하기 때문에 (1,0,-1)를(10,00,01)로 표현하는 것으로 변환되어서 몫결정 회로에 입력된다.
종래의 제산장치는 이상과 같이 구성되어 있기 때문에, 부분잉여를 연산하기 위한 용장 2진 감산용 셀(부분잉여 생성 가산회로)와, 몫을 결정하기 위한 몫결정용 셀(몫결정 회로계)와의 사이에서 용장 2진수의 표현형식이 다르게 되어 있고,몫결정전에 변환이 필요하며, 그 때문의 변환회로가 불가결하게 되어 장치 구성이 복잡하게 될 뿐만 아니라, 그 전환처리에 의한 지연에 의해, 제산연산의 처리시간의 고속화가 방해되는 등의 과제가 있었다.
본 발명은 상기한 바와 같이 과제를 해결하기 위해서 이루어진 것으로 용장 2진수를 사용한 제산을 보다 고속으로 처리할 수 있는 제산장치를 얻는 것을 목적으로 한다.
본 발명에 관한 제산기는 부분잉여의 계산과 몫 비트의 부호판정중 어느것에서도 (-1,0,1)을 (01,00,10)으로 표시하는 공통의 용장 2진수를 사용하도록 한 것이다.
또, 본 발명에 관한 제산기는 용장 2진화한 (1,1)의 비트쌍를 (0,0)의 비트쌍으로 변환하는 변환수단을 설치한 것이다.
또, 본 발명에 관한 제산기는 몫결정회로를 부분잉여의 최상위와 제 2위의 용장 2진수의 제로 판정수단과, 그들의 판정결과에 의해서 제어되는 셀렉터 수단에 의해 형성하고, 부분잉여의 상위 3비트중의 몫비트의 부호를 알려진 용장 2진수를 그들의 셀렉터 수단으로 선택하여, 그것을 판정결과로서 출력하도록 한 것이다.
또, 본 발명에 관한 제산기는 몫결정 회로에 부분잉여의 제 3위의 용장 2진수의 제로 판정수단도 설치하고, 3개의 제로 판정수단의 판정결과의 논리치에 따라서 부분잉여의 상위 3비트가 0인 것을 표시하는 판정신호를 출력하도록 한 것이다.
또, 본 발명에 관한 제산기는 용장 2진 가산기를 제수의 용장 2진 비트의 반전치 ei +L과 ei -L의 논리적 및 그 반전치를 표시하는 신호쌍을 생성하는 제 1의 논리수단, 부분잉여의 용장 2진 비트의 반전치 fi +L와 fi -L의 논리적 및 그 반전치를 표시하는 신호쌍을 생성하는 제 2 논리수단, 제수의 용장 2진 비트의 반전치의 한편과 부분잉여의 용장 2진 비트의 반전치의 한편과의 논리치에 근거한 신호를 생성하는 제 3 논리수단, 제수의 용장 2진 비트의 반전치의 다른측과 부분잉여의 용장 2진비트의 반전치의 다른측과의 논리적 및 그 반전치를 표시하는 신호쌍 1iL와 1iH를 생성하여 다음단에 송출하는 제 4 논리수단, 제 2 논리수단의 출력신호에 의해 제 1 논리수단의 출력에 따라서 상보의 신호 riH와 riL을 생성하는 제 1 게이트 수단, 제 1의 게이트 수단의 출력신호 riH와 riL 에 따라서, 전단의 제 4 논리수단으로부터의 신호 li-1L, 1i-1H를 그대로, 혹은 교체하여 출력하는 제 2 게이트 수단, 제 1 게이트 수단의 출력신호 riH, riL에 따라서, 전단의 제 4의 논리수단으로부터의 신호 li-1L, 1i-1H, 혹은 제 3의 논리수단의 출력신호에서 서로 상보적인 신호쌍 βiH, βiL를 생성하여 다음단에 송출하는 제 3의 게이트 수단, 및 전단의 제 3의 게이트 수단으로부터의 신호 βi-1H, βi-1L과, 제 2의 게이트 수단의 출력신호에서, 그 용장 2진 가산기의 가산출력의 용장 2진 비트의 반전치 hi +L, hi -L를 생성하는 제 5 논리수단에 의해서 구성한 것이다.
또, 본 발명에 관한 제산기는 몫결정회로에서의 제어신호에 의해 가산동작과 감산동작의 전환이 행하여지는 동작전환 기능부착 용장 2진 가산기로써 용장 2진 가산기와 용장 2진 감산기을 대체한 것이다.
또, 본 발명에 관한 제산기는 용장 2진 가산기에 그 입력의 한편의 용장 2진수의 비트쌍을 몫결정회로로 부터의 제어신호로 교체하는 신호경로 교체기를 부가한 것을 동작전환 기능부착 용장 2진 가산기로서 사용한 것이다.
도 1은 본 발명의 실시의 형태 1에 의한 제산장치의 주요부를 표시하는 블럭도.
도 2는 실시의 형태 1에 있어서의 용장2진 가산기의 1비트분의 회로예를 표시하는 블록도.
도 3은 실시의 형태 1에 있어서의 몫결정회로의 회로예를 표시하는 블럭도.
도 4는 실시의 형태 1에 있어서의 몫결정회로의 변형예를 표시하는 블록도.
도 5는 실시의 형태 1에 있어서의 몫결정회로의 또 다른 변형예를 표시하는 블록도.
도 6은 본 발명의 실시의 형태 2에 의한 제산회로에서의 용장 2진 가산기의 1비트분의 회로예를 표시하는 블럭도.
도 7은 본 발명의 실시의 형태 3에 의한 제산회로에서의 용장 2진 가산기의 1비트분의 회로예를 표시하는 블럭도.
도 8은 본 발명의 실시의 형태 4에 의한 제산회로에서의 용장 2진 가감산기의 1비트분의 회로예를 표시하는 블록도.
도 9는 본 발명의 실시의 형태 5에 의한 제산회로에서의 용장 2진 가감산기의 1비트분의 회로예를 표시하는 블럭도.
도 10은 본 발명의 실시의 형태 6에 의한 제산회로에서의 용장 2진 가감산기의 1비트분의 회로예를 표시하는 블록도.
도 11은 본 발명의 실시의 형태 7에 의한 제산장치의 주요부를 표시하는 블럭도.
도 12는 실시의 형태 7에 있어서의 동작 전환기능부착 용장 2진 가산기의 1비트분의 구성예를 표시하는 블록도.
도 13은 실시의 형태 7에 있어서의 신호경로 선택회로의 일례를 표시하는 블럭도.
도 14는 본 발명의 실시의 형태 8에 의한 제산장치 도 6에서의 동작 전환기능부착 용장 2진 가산기의 1비트분의 회로예를 표시하는 블럭도.
도 15는 종래의 제산장치의 전체 구성을 표시하는 블럭도.
도 16은 종래의 몫결정회로의 회로예를 표시하는 블럭도.
도 17은 종래의 부분 잉여 연산회로의 1 비트분의 회로예를 표시하는 블럭도.
도 18은 종래의 용장 2진수의 전환회로의 회로예를 표시하는 블럭도.
도 19는 종래의 용장 2진수의 전환회로가 접속된 몫결정회로의 회로예를 표시하는 블럭도.
* 도면의 주요부분에 대한 부호의 설명
1 : 몫결정회로 2,6 : 용장 2진 가산기
3 : 용장 2진 감산기 4 : 선택회로
5 : 동작전환 기능부착 용장 2진 가산기 7 : 신호경로교체기
11 : 제 1 논리수단 12 : 제 2 논리수단
13,19 : 제 3 논리수단 14 : 제 4 논리수단
15,20,23 : 제 1 게이트 수단 16,21,24 : 제 2 게이트 수단
17,22,25 : 제 3 게이트 수단 18 : 제 5 논리수단
31 : 제 1 제로판정수단 32 : 제 2 제로판정수단
33 : 제 1 셀렉터 수단 34 : 제 2 셀렉터 수단
35 : 제 3 제로판정수단 36 : 제 6 논리수단
41,46 : 제 8 논리수단 42 : 제 9 논리수단
43,47,49 : 제 4 게이트 수단 44,48,50 : 제 5 게이트 수단
45 : 제 10 논리수단 51 : 제 11 논리수단
52 : 제 12 논리수단 53 : 신호경로선택수단
54 : 논리반전수단
＜발명의 실시의 형태＞
이하, 본 발명의 실시의 일형태를 설명한다.
실시의 형태 1.
도 1은 본 발명의 실시의 형태 1에 의한 제산장치의 주요부를 표시한 블럭도이고, 용장 2진 제산기 어레이의 제j열째의 구성을 표시하고 있다.
도면에 있어서, 1은 두개의 수가 감산을 형성하는 페어로 정의되는 용장 2진수 즉, -1을(0,1)로, 0를 (0,0)로, +1를(1,0)로 표시한 3값의 용장 2진수에 의한 제(j-1)번째의 부분잉여에 관해서 그 상위 3비트에서 몫비트의 부호를 판정하는 몫결정회로이다.
또한, 제(j-1)번째의 부분잉여의 초기값은 통상의 2진수에 의한 피제수이다.
2는 상기 용장2진수에 의한 제(j-1)번째의 부분잉여에 상기 용장 2진수에 의한 제수를 가산하는 용장 2진 가산기이고, 3은 상기 용장 2진수에 의한 제(j-1)번째의 부분잉여에서 상기 용장 2진수에 의한 제수를 감산하는 용장 2진 감산기 이다.
4는 몫결정회로(1)의 출력에 따라서 용장 2진 가산기(2)의 출력, 입력된 제(j-1)번째의 부분잉여를 그대로, 혹은 용장 2진 감산기(3)의 출력중 어느것을 선택하여, 제j번째의 부분잉여로서 출력하는 선택회로이다.
다음에 동작에 관해서 설명한다.
이 경우, 제j번째의 부분잉여를 구하기 위해서 필요한 연산, 즉 제(j-1)번째의 부분잉여에의 제수의 가산, 제(j-1)번째의 부분잉여로 부터의 제수의 감산과, 제(j-1)번째의 부분잉여로부터 구하는 선택신호의 생성, 즉 몫결정회로(1)에 의한 부호판정을 평행하여 실행하고, 몫결정회로(1)로써 생성된 제어신호에 의해서 선택회로(4)를 구동하여, 용장 2진 가산기(2)의 출력, 용장 2진 감산기(3)의 출력, 혹은 제(j-1)번째의 부분잉여 그자체중 어느것 1개를 선택하여 제j번째의 부분잉여로서 출력한다.
또한, 몫결정회로(1)의 출력은 이와 같이 선택회로(4)의 선택신호로서 사용되는 동시에, 몫의 데이터형 변환회로(도시생략)에 보내져 2진수로 변환되어 몫으로서 출력된다. 또, 선택회로(4)로 선택출력된 제j번째의 부분잉여는 도 1과 같이 구성된 제(j+1)번째의 용장 2진 제산기 어레이로써 마찬가지로 처리된다.
여기서, 본 발명에서 사용하는 용장 2진수는 상술한 바와 같이, 두개의 수가 감산을 형성하는 쌍으로 정의되는 것으로, -1를 (0,1)로, 0을 (0,0)로, +1를 (1,0)로 표시한 3치의 용장 2진 표현이 취하여져 있고, 본 발명의 특징은 해당 제산기 장치의 내부연산에 있어서, 일관하여 이 용장 2진수를 사용한 것에 있다.
또한, 피제수에 관해서는 제 1번째의 부분잉여의 연산 종료후에 상기 용장 2진수로 변환하는 것이 되지만, 제수에 관해서는 연산전에 변환할 필요가 있다.
여기서, 수치 X는 X= 2X-X로 표시할 수 있기 때문에, 제수를 2X-X의 형태로 용장 2진 표현으로 전환하면 상기 용장 2진수로 전환할 수 있다.
또, 2진수는 1비트 왼쪽 시프트하면 2배한 것으로 되기 때문에, 통상의 2진표현의 제수를 Xbin, 용장2진표현의 제수를 Xrb 로 하면 Xrb의 각 비트는 1비트 왼쪽으로 시프트한 Xbin (즉2Xbin)과 시프트하지 않은 채로의 Xbin의 비트쌍로 구성하는 것으로 된다.
또한, Xrb의 비트쌍이(1,1)가 되는 경우에는 변환수단을 설치하여 그것을 (0,0)으로 변환한다.
이 Xrb의 비트쌍(1,1)의 (0,0)에의 변환은 반복제산의 제 1회째만 영향을 주지않기 때문에 제산장치 전체의 지연의 증가로서는 매우 적다.
도 2는 부분잉여의 계산에 사용하는 용장 2진 가산기(2)의 1비트분의 회로예를 표시하는 블록도이다.
도면에 있어서, 11은 제수의 용장 2진 비트의 반전치 ei +L와 ei -L의 논리적 및 그 반전치를 표시하는 신호쌍을 생성하는 제 1 논리수단이고, 12는 부분잉여의 용장 2진 비트의 반전치 fi +L와 fi -L의 논리적 및 그 반전치를 표시하는 신호쌍을 생성하는 제 2 논리수단이다.
13은 제수의 용장 2진 비트 ei +L 와 부분잉여의 용장 2진 비트 fi +L의 부정논리적을 표시하는 신호를 생성하는 제 3 논리수단이고, 14는 제수의 용장 2진 비트 ei -L와 부분잉여의 용장 2진 비트 fi -L의 논리적 및 그 반전치를 표시하는 신호쌍 1iL, 1iH를 생성하는 제 4 논리수단이다.
15는 제 1의 논리수단(11)의 출력에 응답하여 제 2의 논리수단(12)의 출력하는 신호쌍의 한편을 선택하는 CMOS 트랜스미션 게이트를 가지며, 선택된 신호의 비상보 및 상보를 표시하는 서로 상보적인 한쌍의 신호 riH, riL를 생성하는 제 1 게이트 수단이다.
16은 이 제 1의 게이트 수단(15)가 출력하는 신호 riH, riL에 응답하여 전단(제 (i-1)비트)의 제 4의 논리수단 (14)에서 보내온 상보적인 신호 1i-1L, 1i-1H의 한편을 선택하는 CMOS 트랜스미션 게이트가 가지며, 선택된 신호의 비상보 및 상보를 표시하는 상보적인 한쌍의 신호를 생성하는 제 2의 게이트 수단이다.
17은 제 1의 게이트 수단(15)에서 출력되는 신호 riH, riL에 응답하여 전단의 제 4의 논리수단 (14)에서 보내온 상보적인 신호 1i-1H와 제 3의 논리수단 (13)의 출력중 어느 한편을 선택하는 CMOS 트랜스미션 게이트를 가지며, 선택된 신호의 상보 및 비상보를 표시하는 상보적인 한쌍의 신호 βiH, βiL을 생성하는 제 3 게이트 수단이다.
18은 전단의 제 3 게이트 수단(17)에서 보내온 신호 βi-1H 및 βi-1L와 제 2 게이트 수단(16)의 서로 상보적인 한쌍의 출력신호와의 부정논리적을 취하고, 그 용장 2진 가산기(2)의 가산출력의 용장 2진 비트의 반전치 hi +L, hi -L을 생성하는 제 5의 논리수단이다.
다음에 동작에 관해서 설명한다.
그 용장 2진 가산기(2)에 입력된 부분잉여의 용장2진비트의 반전치 fi +L와 fi -L는 제 2의 논리수단(12)의 NAND 게이트로 받아들이고, 이 NAND 게이트에 의한 부정논리적과 인버터에 의한 그 반전치를 표시하는 신호가 제 1 게이트 수단(15)에 입력된다.
이 제 1 게이트 수단(15)을 형성하고 있는 CMOS 트랜스미션 게이트는 제수의 용장 2진 비트 ei +L 및 ei -L을 받아들인 제 1의 논리수단(11)의 NAND 게이트의 출력과 인버터에 의한 그 반전치에 의해서 제어되고, 제 2 논리수단(12)에서 받은 상보적인 신호의 한편을 선택하고, 그것을 그대로 신호 riH로서, 또 그것을 인버터로 반전시킨 것을 신호 riL로서 제 2 게이트 수단(16) 및 제 3 게이트 수단(17)에 출력한다.
이들 신호 riH 및 riL을 받은 제 2 게이트 수단(16)에서는 CMOS 트랜스미션게이트가 그 신호 riH, riL에 의해 제어되고 전단(제(i-1)비트)의 제 4 논리수단(14)이 발생한 신호 li-1H와 li-1L중 어느 한편을 선택하고, 그 선택된 신호와 인버터에 의한 그 신호의 반전신호를 제 5의 논리수단(18)로 송출한다.
제 5의 논리수단(18)에서는 이 제 2의 게이트 수단(12)의 상보의 출력신호와 전단의 제 3 게이트 수단(17)에서의 βi-1H와의 부정논리적을 취하여, 그 용장 2진 가산기(2)의 가산출력의 용장 2진 비트의 반전치 hi +L을 생성함과 동시에 제 2 게이트 수단(16)의 비상보의 출력신호와 전단의 제 3의 게이트 수단(17)으로부터의 βi-1L와의 부정논리적을 취하여, 그 용장 2진 가산기(2)의 가산출력의 용장 2진 비트의 반전치 hi -L를 생성하여 그것을 선택회로(4)로 출력한다.
또한, 제수의 용장 2진 비트 ei -L와 부분잉여의 용장 2진 비트 fi -L는 제 4 논리수단(14)에도 입력되고, 그 NAND 게이트로써 그들 양자의 부정논리적을 취하는 것에 의해 신호 1iL가 생성되고, 그것이 인버터로 반전된 신호 1iH 와 함께 다음단(제(i+1)비트)으로 송출된다.
또한, 제수의 용장 2진비트 ei +L와 부분잉여의 용장 2진비트 fi +L는 제 3 논리수단(13)에도 입력되고, 그들의 부정논리적에 의해서 생성된 신호가 제 3 게이트 수단(17)에 입력된다.
이 제 3의 게이트 수단(17)의 CMOS 트랜스미션 게이트는 제 1의 게이트 수단(15)에서 출력되는 신호 riH, riL에 따라서, 이 제 3의 논리수단(13)으로부터의 신호 혹은 전단(제(i -1)비트)의 제 4의 논리수단(14)으로부터의 신호 1i-1H중 어느 한편을 선택하여 신호 βiL와 그것을 인버터로 반전한 신호 βiH를 생성하여 그것들을 다음단에 송출한다.
여기서, 본 발명의 제산장치에 있어서의 용장 2진 가산기(2)에서의 용장 2진수의 표현은 두개의 수가 감산을 형성하는 쌍으로 정의되는 -1를 (0,1), 0을 (0,0),+1를 (1,0)로 각각 표시한 3값으로 표현되어 있다.
이러한 용장 2진수의 계에서는 용장 2진을 형성하는 비트쌍을 교체하는 것으로 정부(正負)가 반전하기 때문에, 가산기를 감산기로서 동작시키고 싶은 경우에는 입력신호중 어느 한편의 비트쌍의 접속을 교체하여도 좋다.
따라서, 도 1에 표시한 용장 2진 감산기(3)은 입력되는 제수 또는 부분잉여의 용장 2진비트의 반전치 ei +L, ei -L 또는 fi +L, fi -L 중 어느 한편을 교체하는 것만으로 상기 용장 2진 가산기(2)와 회로구성상 같은 것이 된다.
도 3은 입력된 제(j-1)번째의 부분잉여의 용장 2진수 R Bin＜0＞∼ R Bin＜n＞에 관해서 그 상위 3비트 R Bin＜0>∼ R Bin＜2>로부터 몫비트의 부호를 판정하고, 그 판정결과R Bquot의 비트쌍(R Bquot PH, RBquot NH)를 출력하는 몫결정회로(1)의 회로예를 표시하는 블럭도이다.
여기서, R Bin＜i>는(R Bin PH＜i>, R Bin NH＜i>)로 이루워지는 비트쌍이고 R BinPL＜i>는 R BinPH＜i>의 반전치, R BinNL＜i>는 R BinNH＜i>의 반전치이다.
도면에 있어서, 31은 최상위의 용장 2진수 R Bin＜0>의 제로판정을 행하여, 그 비트쌍 R BinPL＜0>와 R BinNL＜0>의 논리적 및 그 반전치를 표시하는 신호쌍을 생성하는 제 1 제로 판정수단이고, 32는 제 2위의 용장 2진수 R Bin＜1>의 제로판정을 행하여, 그 비트쌍 R BinPL＜1>과 R BinNL＜1>의 논리적 및 그 반전치를 표시하는 신호쌍을 생성하는 제 2 제로 판정수단이다.
33은 이 제 2의 제로판정수단(32)에서 출력되는 신호쌍에 따라서 제 2위의 용장 2진수 R Bin＜1>또는 제 3위의 용장 2진수 R Bin＜2>중 어느 한편을 선택하는 제 1의 셀렉터 수단이고, 34는 이 제 1의 셀렉터 수단 (33)에 의한 선택출력 또는 최상위의 용장 2진수 R Bin＜0>중 어느 한편을, 제 1 제로 판정수단(31)에서 출력되는 신호쌍에 따라서 선택하여 그것을 판정결과의 비트쌍 R BquotPH, R BquotNH로서 출력하는 제 2의 셀렉터 수단이다.
다음에 동작에 관해서 설명한다.
제 1 제로판정수단(31)에 있어서 최상위의 용장 2진수 R Bin＜0>가 (0,0)인가 아닌가, 즉 그 비트쌍 R BinPL＜0> 및 R BinNL＜0>가 함께 1인가를 판정한다.
양자가 함께 1이 아니면, 해당 비트에 있어서 몫비트의 부호를 알기 때문에, 제 2의 셀렉터 수단(34)의 게이트가 제 1 제로 판정수단(31)이 출력하는 신호쌍에 의해서 선택되고, 판정결과 R Bquot의 비트쌍 R BquotPH, R BquotNH로서, 최상위의 용장 2진수 R Bin＜0>의 비트쌍 R BinPL＜0> 및 R BinNL＜0>의 반전치를 출력한다.
또한, 최상위의 용장 2진수 R Bin＜0>가 (0,0)이면, 즉 그 비트쌍 R BinPL＜0>와 R BinNL＜0>가 함께 1이면, 제 2 셀렉터 수단(34)의 게이트는 제 1 제로 판정수단(31)은 출력신호쌍에 의해서, 제 1의 셀렉터 수단(33)의 출력측이 선택된다.
그 때, 제 2 제로 판정수단(32)는 제 2위의 용장 2진수 R Bin＜1>이 (0,0)인가 아닌가, 즉 그 비트쌍 R BinPL＜1> 및 R BinNL＜1>가 함께 1인가를 판정하고 있다.
그 결과, 양자가 함께 1이 아니면, 해당 비트에 있어서 몫비트의 부호를 알수 있기 때문에, 제 2 제로 판정수단(32)는 출력하는 신호쌍에 의해 제 1 셀렉터 수단(33)의 게이트를 선택하고, 제 2위의 용장 2진수 R Bin＜1>의 비트쌍 R BinPL＜1>과 R BinNL＜1>의 반전치를, 제 2 셀렉터 수단(34)을 경유하여 판정결과 R Bquot의 비트쌍 R BquotPH, R BquotNH로서 출력한다.
또, 제 2위의 용장 2진수 R Bin＜1＞의 비트쌍 R BinPL＜1＞과 R BinNL＜1＞이 함께 1이면, 제 1 셀렉터 수단(33)의 게이트는 제 2 제로 판정수단(32)는 출력신호쌍에 의해서, 제3위의 용장 2진수 R Bin＜2＞의 비트쌍 R BinPL＜2＞과 R BinNL＜2＞의 반전치가 제 2 셀렉터 수단(34)를 경유하여 판정결과 R Bquot의 비트쌍 R BquotPH, R BquotNH로서 출력된다.
그 때, 제 3위의 용장 2진수 R Bin＜2＞가(0,0), 즉 그 비트쌍 R BinPL＜2＞와 R BinNL＜2＞가 함께 1이면, 판정결과 R Bquot의 비트쌍 R BquotPH, R BquctNH가 함께 0으로 되기 때문에 부호판정은 할 수 없지만, 이것은 그대로 제로로서 취급된다.
이와 같이, 두개의 수가 감산을 형성하는 페어로 정의되는 용장 2진수, 즉 (-1,0,1)를 (01,00,10)로 표시한 3값의 용장 2진 표현으로서는 부호의 판정이 용이하기 때문에, 도 3에 표시하는 그것을 사용한 몫결정회로(1)은 간략화되어 고속으로 된다.
또, 도 3의 회로는 임계경로의 논리단수가 5단이고 패스게이트, 인버터, 2입력 NAND 게이트가 고속인 게이트만으로 구성되어 있다.
또, 도 2에 표시한 부분잉여의 계산에 사용하는 용장 2진 가산기(2)도, 이 몫결정회로(1)과 함께 상기 용장 2진계로 구성되어 있기 때문에, 양자사이에서 표현형식의 변환을 행할 필요도 없다.
또한, 용장 2진 가산기(2) 및 용장 2진 감산기(3)이 고속으로 동작함으로써 이 몫결정회로(1)과 선택회로(4)로 이루어지는 계가 해당 제산장치의 임계경로가 되기 때문에, 몫결정에 요하는 지연은 대단히 중요하다.
선택회로(4)는 몫결정회로(1)의 출력결과 즉, 몫비트가 정(+)의 경우, 부(-)의 경우, 제로의 경우의 세조건에 의해서 동작하고, 용장 2진 가산기(2)의 출력, 용장 2진 감산기(3)의 출력, 및 제(j-1)번째의 부분잉여 그 대로인 중의 어느 한개를 제j번째의 부분잉여로서 선택하는 것이다.
우선 몫결정회로(1)의 출력 R BquotNH가 논리치 1을 출력하는 경우에 몫비트는 정(+)으로 되고, 그 때 R Bquot PH와 R BquotNH가 동시에 1이 되는 일은 없기 때문에, R BquotPH는 그대로 「몫비트가 정(+)」인것을 판정하는 신호로서 쓸 수있다.
마찬가지로, 몫결정회로(1)의 출력 R BquotNH가 논리치 1을 출력하는 경우에 몫비트는 부(-)가 되어 그 때 R BquotPH와 R BquotNH가 동시에 1이 되는 일은 없기 때문에, R BquotPH는 그대로「몫비트가 부(-)」인 것을 판정하는 신호로서 사용된다.
선택회로(4)는 이 몫결정회로(1)로부터의 판정결과 R Bquot가 「몫비트가 정(+)이다」를 표시하는 것이면 용장 2진 감산기(3)의 출력을, 「몫비트가 부(-)이다」를 표시하는 것이면 용장 2진 가산기(2)의 출력을 각각 선택하고, 제j번째의 부분잉여로서 출력한다.
여기서, 또한 「몫비트가 제로이다」인 것을 판정할 필요도 있다.
따라서, 그것을 의미하는 신호 R BuotZH를 출력하는 기능을 부가한 몫결정회로1의 회로예를 도 4 및 도 5에 표시한다.
도 4에 표시한 몫결정회로(1)은 제 3위의 용장 2진수 R Bin＜2＞의 제로판정을 행하여 그 비트쌍 R BinPL＜2＞와 R BinNL＜2＞의 논리적을 표시하는 신호를 생성하는 제 3 제로 판정수단(35)를 구비하며, 이 제 3 제로 판정수단(35)의 출력과, 제 1 제로 판정수단(31) 및 제 2 제로 판정수단(32)의 논리측의 신호를 제 6 논리수단(36)으로 입력하고, 그들의 논리적을 취하는 것에 따라 상기 신호 R BquotZH를 생성하고 있다.
또한, 도 5에 표시한 몫결정회로(1)은 제 2의 셀렉터 수단(34)으로부터 출력되는 신호 R BquotPH와 R BquotNH를 제 7의 논리수단(37)로 입력하고 그들의 부정논리합을 취하는 것에따라 상기 신호 R BquotZH를 생성하고 있다.
따라서, 입력된 제(j-1)번째의 부분잉여의 상위 3비트의 용장 2진수 R Bin＜0＞∼R Bin＜2＞의 비트쌍가 전부(0,0)이면, 몫결정회로(1)로부터 출력되는 이 몫비트가 제로이다」인것을 표시하는 신호 R BquotZH가 1로 되고, 다른 출력 R BquotPH와 R BquotNH는 동시에 0으로 된다.
선택회로(4)는 그것에 따라서, 입력된 제(j-1)번째의 부분잉여 그자체를 선택하여 제j 번째의 부분잉여로서 출력한다.
또, 도 4에 도시한 바와 같이, 제 1∼제 3의 제로판정수단(31,32,35)의 출력의 논리적을 제 6 논리수단(36)으로 취하는 것으로 신호 R BquotZH를 생성하도록 구성하면, 고속동작이 가능해져, 도 5에 도시한 바와 같이 신호 R BquotPH 및 R BquotNH의 부정논리합을 제 7의 논리수단(37)으로 취하는 것으로 신호 R BquotZH를 생성하도록 구성하면, 회로소자수의 삭감이 가능해진다.
이와 같이 본 실시의 형태 1에 의한 제산장치에 의하면, 고속으로 동작하는 몫결정회로(1)를 구성할 수 있을뿐 아니라, 내부에서 사용하는 용장 2진표현이 일관해서 같기 때문에 도중의 변환회로가 불필요하게 되여, 제산처리의 고속동작이 가능하게 되는 등의 효과가 있다.
실시의 형태 2.
상기 실시의 형태 1에 있어서는, 용장 2진 가산기(2) 및 용장 2진 감산기(3)로서, 도 2에 표시한 회로구성의 것을 사용하는 경우에 관해서 설명하였지만, 다른 회로구성을 취하도록 해도 된다.
도 6은 그와 같은 본 발명의 실시의 형태 2에 의한 제산장치의 용장 2진 가산기(2)의 1비트분의 회로예를 표시하는 블럭도이고, 상당하는 부분에는 도 2와 동일부호를 붙이고 그 설명을 생략한다.
도면에 있어서, 19는 제수의 용장 2진비트 ei +L와 부분잉여의 용장 2진비트 fi +L의 논리적 및 그 반전치를 표시하는 신호쌍을 생성하는 점에서, 도 2에 부호13를 붙인 것과는 다른 제 3 논리수단이다.
20은 제 2 논리수단에서 출력되는 서로 상보적인 신호쌍을, 제 1 논리수단(11)의 출력에 따라서 신호 riH와 riL 가 교체하여 출력하는 NMOS 트랜스미션 게이트로 형성되어 있는 점에서, 도 2에 부호15를 붙인것과는 다른 제 1 게이트 수단이다.
21은 전단(제(i-1)비트)로 부터의 신호 1ai-1H, 1ai-1L를, 상기 신호riH와 riL에 따라서 교체하여 제 5 논리수단(18)으로 출력하는 NMOS 트랜스미션 게이트로 형성되어 있는 점에서, 도 2에 부호 16를 붙여서 표시하는 것과 다른 제 2 게이트 수단이다.
22는 제 3의 논리수단(19)으로부터의 신호쌍과 전단으로부터의 신호 1ai-1H 및 1ai-1L를, 상기 신호 riH와 riL에 따라서 전환하고, 다음단(제(i+1)비트)에의 신호 1ai-1H 및 1ai-1L로서 출력하는 NMOS 트랜스미션 게이트로 형성되어 있는 점에서, 도 2에 부호(17)를 붙인 것과는 다른 제 3의 게이트 수단이다.
여기서, 기본적인 동작은 도 2에 표시한 실시의 형태 1에 있어서의 용장 2진 가산기와 마찬가지이고, 이 도 6에 표시한 회로는 도 2에 표시한 회로 보다도 고속으로 동작하기 때문에, 부분잉여의 연산이 임계경로를 형성하는 경우에는 이 회로를 사용하는 것으로 고속으로 된다.
또한, 몫결정회로(1)과 부분잉여 연산의 어느 쪽이 임계경로를 형성하는 가는 데이터의 비트폭에 의해 선택회로(4)의 지연이 다르기 때문에 그것에 의존한다.
선택회로(4)를 데이터가 통과하는 시간은 거의 일정하게 되어 있는데 대하여, 몫결정회로(1)로부터의 선택신호 쪽은, 비트폭이 커지면 커질수록 지연되기 때문이다.
실시의 형태 3.
상기 실시의 형태 2에 있어서는 제 1∼제 3의 게이트 수단으로서 NMOS 트랜스미션 게이트를 사용한 것에 관해서 설명했지만, 그 NMOS 트랜스미션 게이트를 각각 CMOS 트랜스미션 게이트로 대체해도 좋다.
도 7은 그와 같은 본 발명의 실시의 형태 3에 의한 제산장치의 용장 2진 가산기(2)의 1비트분의 회로예를 표시하는 블럭도이고, 상당하는 부분에는 도 6과 동일부호를 붙이고 그의 설명을 생략한다.
도면에 있어서, 23은 실시의 형태 2에 있어서의 제 1의 게이트 수단(20)의 NMOS 트랜스미션 게이트를 CMOS 트랜스미션 게이트로 대체한 제 1 게이트 수단, 24는 마찬가지로 제 2 게이트 수단, 25는 마찬가지로 제 3 게이트 수단이다.
다음에 동작에 관해서 설명한다.
제 1 게이트 수단(23)은 그것을 형성하고 있는 CMOS 트랜스미션 게이트가 제 1 논리수단(11)에서 출력되는 신호쌍에 따라서 제어되며, 제 2 논리수단(12)으로부터 보내오는 비상보 신호가 신호 riH, 상보의 신호가 신호 riL로서, 또는 비상보의 신호가 신호 riL, 상보의 신호가 신호 riH로서 교체하여 출력된다.
제 2의 게이트 수단(24)와 제 3의 게이트 수단(25)의 CMOS 트랜스미션 게이트는 이 제 1의 게이트 수단(23)에서 출력되는 신호 riH 및 신호 riL에 의해 제어된다.
제 2의 게이트 수단(24)에서는 이 신호 riH 및 riL에 따라서, 제 5의 논리수단(18)의 각 NAND 게이트에의 전단(제(i-1) 비트)으로 부터의 신호 1i-1H와 li-1L의 입력을 전환한다.
또, 제 3 게이트 수단(25)에서는 이 신호 riH, riL에 따라서, 다음단(제(i+1)비트)로 출력하는 신호 βiH, βiL로서, 제 3의 논리수단(19)의 출력하는 상보적인 신호쌍과 전단으로부터의 신호 1i-1H, 1i-1L와의 전환을 행한다.
또한, 그 밖의 동작은 실시의 형태 1의 그것과 마찬가지이다.
도 7에 표시한 실시의 형태 3에 의한 감산장치의 용장 2진 가산기는, 도 2에 표시한 실시의 형태 1의 회로 보다도 고속으로 동작하기 때문에, 부분잉여의 연산이 임계경로를 형성하는 경우에는 이 회로를 사용하는 것으로 고속으로 된다.
또, 도 6에 표시한 실시의 형태 2의 회로 보다도 이 실시의 형태 3에 의한 회로쪽이, 낮은 전원전압의 경우에 고속이고 또한 안정하게 동작한다.
실시의 형태 4.
상기 실시의 형태 1에서는 용장 2진 가산기(2)와 용장 2진 감산기(3)을 완전히 분리하여 각각 독립적으로 설치하도록 구성하였지만, 그들을 하나의 용장 2진가감산기에 통합해서 일부 회로를 공통화하는 것도 가능하다.
즉, 부분잉여의 연산을 할때는 도 2에 표시한 회로의 제 1 게이트 수단(15) 에서 출력되는 신호 riH 및 riL는, 가산기동작의 경우도 감산기 동작의 경우도 논리적으로 등가이기 때문에, 그 부분을 가산부와 감산부로 공통화할 수 있다.
도 8은 그와 같은 일부의 회로를 가산부와 감산부에서 공통화한 본 발명의 실시의 형태 4에 의한 용장 2진 가감산기의 1비트분의 회로예를 표시하는 블록도이다.
도 2에 표시한 실시의 형태 1에 의한 용장 2진 가산기와 같이, 제 1∼제 4 논리수단(11∼14), 제 1∼제 3 게이트 수단15∼(17), 및 제 5 논리수단(18)에 의해서 가산부가 형성되어 있다.
또, 41은 상기 가산부에서의 제 3 논리수단(13)에 해당하는 제 8 논리수단, 42는 마찬가지로 제 4 논리수단(14)에 해당하는 제 9 논리수단이고, 이들 제 8 및 제 9 논리수단(41 및 42)에는, 제 3 및 제 4의 논리수단(13 및 14)는 제수의 용장 2진 비트의 반전치 ei +L와 ei -L가 교체하여 입력되어 있다.
43은 가산부에서의 제 2 게이트 수단(16)에 해당하는 제 4 게이트 수단, 44는 마찬가지로 제 3 게이트 수단(17)에 해당하는 제 5 게이트 수단이고, 45는 마찬가지로 제 5 논리수단(18)에 상당하는 제 10 논리수단이다.
이들 제 8∼제 10 논리수단 (41,42 및 45)와 제 4 및 제 5 게이트 수단 (43 및 44)은 제 1 및 제 2 논리수단(11 및 12)와 제 1 게이트 수단(15)을 공통으로 사용하여 감산부를 형성하고 있다.
또한, 가산부의 동작은 도 2에 표시한 실시의 형태 1에 있어서의 용장 2진 가산기(2)와 동일하고, 또 제수의 용장 2진비트의 반전치 ei +L와 ei -L, 또는 부분잉여의 용장 2진비트의 반전치 fi +L와 fi -L 중 어느 한쪽(도시의 예로서는 ei +L와 ei -L)를 교체하여 입력하고 있는 감산부에서는, 가산부와 같은 동작에 의해서 감산처리를 실행한다.
이와 같이, 제 1 및 제 2 논리수단(11 및 12)과 제 1 게이트 수단(15)을 가산부와 감산부에서 공통화하는 것에 의해, 실시의 형태 1의 경우보다도 적은 구성부품수로 제산장치를 구성할 수 있다.
실시의 형태 5.
이러한 가산부와 감산부에 의한 일부회로의 공통화는 실시의 형태 2에 표시한 회로에도 적용할 수 있다.
도 9는 본 발명의 실시의 형태 5에 의한 용장 2진 가감산기의 1비트분의 회로예를 표시하는 블럭도이다.
도 6에 표시한 실시의 형태 2에 의한 용장 2진 가산기와 같이, 제 1∼제 4 논리수단(11,12,19,14), 제 1∼제 3 게이트 수단(20∼22) 및 제 5 논리수단(18)에 의해서 가산부가 형성되어 있다.
또, 46은 제 3 논리수단(19)에 해당하는 제 8 논리수단, 42는 제 4 논리수단(14)에 해당하는 제 9 논리수단, 47은 제 2 게이트 수단(21)에 해당하는 제 4 게이트 수단, 48은 제 3 게이트 수단(22)에 해당하는 제 5 게이트 수단, 45는 제 5 논리수단(18)에 해당하는 제 10 논리수단이고 제 8 및 제 9 논리수단 (46,42)에는 제수의 용장 2진비트의 반전치 ei +L와 ei -L가 가산부와 교체되어서 입력되며 감산부를 형성하고 있다.
이와 같이, 이 경우도 부분잉여의 연산을 할 때의 제 1의 게이트 수단(20)에서 출력되는 신호 riH 및 riL는 가산기 동작의 경우도 감산기 동작의 경우도 논리적으로 등가이기 때문에, 그 부분을 가산부와 감산부로 공통화할 수 있다.
이에 따라, 실시의 형태 2의 경우 보다 적은 구성부품수로 제산장치를 구성할 수 있고, 실시의 형태 4의 경우보다 고속동작이 가능하다.
실시의 형태 6.
이러한 가산부와 감산부에 의한 일부회로의 공통화는 실시의 형태 3에 표시한 회로에도 적용할 수 있다.
도 10은 본 발명의 실시의 형태 6에 의한 용장 2진 가감산기의 1비트분의 회로예를 표시하는 블럭도이다.
도 7에 표시한 실시의 형태 3에 의한 용장 2진 가산기와 마찬가지로, 제 1∼제 4 논리수단(11,12,19,14), 제 1∼제 3 게이트 수단(23∼25), 및 제 5 논리수단(18)에 의해서 가산부가 형성되어 있다.
또한, 46은 제 3 논리수단(19)에 해당하는 제 8 논리수단, 42는 제 4 논리수단(14)에 해당하는 제 9 논리수단, 49는 제 2 게이트 수단(24)에 해당하는 제 4 게이트 수단, 50은 제 3 게이트 수단(25)에 해당하는 제 5 게이트 수단, 45는 제 5 논리수단(18)에 해당하는 제 10 논리수단이고, 제 8 및 제 9 논리수단(46,42)에는 제수의 용장 2진 비트의 반전치 ei +L와 ei -L가 가산부와 교체하고 입력되어 감산부를 형성하고 있다.
이와 같이, 이 경우도 부분잉여의 연산을 할 때의 제 1의 게이트 수단(23)에서 출력되는 신호 riH 및 riL는 가산기 동작의 경우도 감산기 동작의 경우도 논리적으로 등가이기 때문에 그 부분을 가산부와 감산부로 공통화할 수 있다.
이에 따라, 실시의 형태 3의 경우 보다 적은 구성 부품수로 제산장치를 구성할 수 있으며, 실시의 형태 4의 경우보다 고속동작이 가능하며 낮은 전원전압의 경우에 실시의 형태 5의 경우보다 고속이고 또한 안정하게 동작한다.
실시의 형태 7.
또한, 상기 각실시의 형태에 있어서는, 용장 2진 가산기와 용장 2진 감산기를 개별적으로 설치하기도 하고, 가산부와 감산부를 가지는 용장 2진 가감산기를설치하고, 부분잉여를 구하기 위한 가산연산과 감산연산을 행하기 위한 계를 개별적으로 설치한 것에 대해서 설명했지만, 그들 대신에 가산동작과 감산동작의 전환기능을 가지는 용장 2진 가산기를 사용해도 된다.
도 11은 그와 같은 본 발명의 실시의 형태 7에 의한 제산장치의 주요부를 표시한 블록도이고, 용장 2진 제산기 어레이의 제j열째의 구성을 표시하고 있다.
도면에 있어서, 1은 실시의 형태 1에 있어서의 그것과 동일한 몫결정회로이고, 5는 이 몫결정회로(1)로부터의 제어신호에 따라서, 입력되는 제수 또는 제(j-1)번째의 부분잉여의 용장 2진수의 비트쌍을 교체하고, 가산동작과 감산동작의 전환을 하는 동작전환 기능부착 용장 2진 가산기이다.
4는 몫결정회로(1)로부터의 제어신호에 따라서 이 동작전환 기능부착 용장 2진 가산기(5)의 출력과 제(j-1)번째의 부분잉여의 한편을 선택하여 그것을 제j번째의 부분잉여로서 출력하는 선택회로이다.
도 12는 이 실시의 형태 7에서 사용되는 동작전환 기능부착 용장 2진 가산기(5)의 1비트분의 회로구성예를 표시하는 블럭도이다.
도면에 있어서, 6은 도 1에 부호 2를 붙여서 표시한 실시의 형태 1의 것과 동일한 용장 2진 가산기이고, 7은 도 12에 도시한 바와 같이, 예컨데 CMOS 트랜스미션 게이트로서 구성되고, 제수의 용장 2진수의 비트쌍을 몫결정회로 (1)에서의 제어신호에 따라서 교체하는 신호경로 교체기이다.
다음에 동작에 관해서 설명한다.
도 13에 표시한 신호경로교체기에서는 입력되는 제어신호에 따라서 CMOS 트랜스미션 게이트의 도통이 제어되며 예컨데, 제어신호가 로우레벨인 때에는 도 13에 표시하는 단자A에 입력된 신호를 단자 a에서 출력하고, 단자 B에서 입력된 신호를 단자 b에서 출력한다.
한편, 제어신호가 하이 레벨일 때에는 단자 A에 입력된 신호를 단자 b에서 출력하고, 단자 B에서 입력된 신호를 단자 a에서 출력한다.
따라서, 용장2진 가산기(6)에의 제수의 용장 2진수의 비트쌍 ei +L, ei -L의 입력을, 이 도 (13)에 표시하는 것과 같은 신호경로 교체기(7)를 통해서 행하면, 제어신호에 따라서 이 제수의 용장 2진수의 비트쌍 ei +L, ei -L의 관계를 그대로 입력하기도 하고, 교체하여 입력하기도 할 수 있다.
몫결정회로(1)는 제(j-1)번째의 부분잉여의 상위 3비트를 사용하여 부호 판정을 행하고, 판정결과의 비트쌍 R BquotPH, R BquotNH와 R BquotZH를 출력하고 있으며, 동작 전환 기능부착 용장 2진 가산기(5)에 이 판정결과의 비트쌍 R BquotPH 또는 R BquotNH를 제어신호로서 입력하면 몫결정회로(1)의 판정결과에 따라서, 용장 2진 가산기(6)의 가산 동작과 감산 동작을 바꾸는 것이 가능해진다.
선택회로(4)는 몫결정회로(1)로 부터의 신호 R BquotPH, R BquotNH, R BquotZH에 따라서, 이 동작 전환 기능부착 용장 2진 가산기(5)의 출력 또는 제(j- 1)번째의 부분잉여중의 한편을 선택하여, 그것을 제j번째의 부분잉여로서 출력한다.
제산장치를 이와 같이 구성할 경우, 몫결정회로(1)과 용장 2진 가감산기(6)의 동작이 차차 실행되기 때문에 속도는 저하하지만, 실시의 형태 1과 같이 용장 2진 가산기(2)와 용장(2)진 감산기(3)를 각각 설치할 필요가 없기 때문에, 하드웨어량을 적게 할 수 있다.
실시의 형태 8.
도 14는 본 발명의 실시의 형태 8에 의한 제산장치에서 사용되는 동작전환 기능부착 용장 2진 가산기의 구성예를 게시하는 블럭도이다.
또, 상당하는 부분에는 도 8과 동일부호를 붙이고 그 설명을 생략한다.
도면에 있어서, 51은 제 4 논리수단(14)에 대응하는 제 11 논리수단, 52는 제 9 논리수단(42)에 대응하는 제 12 논리수단이고 이들은 신호 1aiL 또는 1siL만을 출력하여 그들과 상보의 신호 1aiH또는 1siH를 출력하지 않은 점에서, 상기 제 4 논리수단(14), 제 9 논리수단 (42)과는 다르다.
53은 제어신호 SubCont H에 따라서, 제 3 논리수단(13)으로부터 출력되는 신호 kaiL 또는 제 8 논리수단 (41)에서 출력되는 신호 ksiL의 한편을 선택하여 신호 kiL를 생성하고, 그것을 제 3 게이트 수단(17)에 전송하는 동시에, 제 11 논리수단(51)으로부터 출력되는 신호 1aiL 또는 제 12 논리수단 (52)에서 출력되는 신호 1siL의 한편을 선택하여 신호1iL을 생성하는 신호경로 선택수단이다.
54는 이 신호경로 선택수단(53)으로써 생성된 신호 1iL을 반전시켜서 신호1iH를 생성하는 논리반전수단이고, 이들의 신호 1iL, 1iH는 다음단(제(i+1)비트)으로 송출된다.
다음에 동작에 관해서 설명한다.
실시의 형태 4에 있어서 도 8를 사용하여 설명한 바와 같이, 용장 2진 가산기의 제 1 게이트 수단(15)으로부터 출력되는 신호 riH 및 riL는 가산동작시도 감산 동작시도 같은 논리동작을 한다.
그렇지만, 제 3 게이트 수단(17)에 입력되는 신호 kiL와 다음단(제(i+1)비트)으로 출력되는 신호 liL는 가산 동작시와 감산 동작시에 다른 논리동작을 한다.
따라서, 가산 동작시의 kiL에 상당하는 신호 kaiL, 1aiL과, 감산 동작시의 kiL, 1iL에 해당하는 신호 ksiL, lsiL을, 제 3, 제 8 논리 수단(13,41) 및 제 11, 제 12 논리수단(51,52)로 미리 생성하고, 신호경로 선택수단 (53)을 제어신호 SubCont H로 제어하여 가산동작시에는 신호 kiL에는 ksiL가, 신호 1iL에는 laiL가 반영되고, 감산 동작시에는 신호 kiL에는 ksiL가 신호 1iL에는 lsiL가 반영되도록 경로선택함으로서, 실시의 형태 7의 경우와 등가의 기능을 실현한다.
또한, 이 회로에서의 변형부분의 구성은, 도 2, 도 6, 도 7에서 같기 때문에 실시의 형태 2 및 실시의 형태 3의 용장 2진 가산기도 마찬가지로 변형할 수 있다.
이 실시의 형태 8에 의한 전환기능 부착 용장 2진 가산기는, 실시의 형태 7의 경우 보다도 신호경로의 전환의 동작이 먼저 보내지고, 용장 2진 가산기회로의전반부분의 동작과 오버랩 되기 때문에 실시의 형태 7보다도 속도의 결점이 적어진다.
본 발명에 의하면, (-1,0,1)를 (01,00,10)로 표시하는 용장 2진수를, 부분 잉여의 계산과 몫비트의 부호판정의 쌍방에서 공통으로 사용하도록 구성하였기 때문에, 용장 2진수의 변환을 위한 수단이 불필요하게 되며, 고속으로 동작하는 제산기를 얻을 수 있는 효과가 있다.
또, 본 발명에 의하면, 용장 2진화한 비트쌍의 (1,1)를 변환수단에 의해서 (0,0)으로 변환하도록 구성하였기 때문에, 용장2진수의 각 비트는 통상의 2진수를 1비트 왼쪽으로 시프트한 것으로 시프트하지않은 채로의 비트쌍에 의해 얻을 수 있는 효과가 있고, 상기 (1,1)부터 (0,0)에의 전환은 반복제산의 최초의 1회 밖에는 영향을 주지 않기 때문에, 제산장치전체로서의 지연의 증가도 매우 적은 것이다.
또, 본 발명에 의하면, 부분잉여의 최상위와 제 2위의 용장2진수의 제로 판정결과에 의해 제어되는 셀렉터 수단에 의해, 부분잉여의 상위 3비트중의 몫비트의 부호를 아는 것으로 용장 2진수를 선택하도록 구성하였기 때문에, 몫결정회로의 고속화가 시도되는 효과가 있다.
또, 본 발명에 의하면 부분잉여의 제 3위의 용장 2진수의 제로판정도 행하며, 그 판정결과보다 상위 3비트가 0인 것을 표시하는 판정신호를 출력하도록 구성하였기 때문에, 「몫비트가 제로이다」라는 판정도 가능해지는 효과가 있다.
또, 본 발명에 의하면 제 1 논리수단의 출력에서 제 1 게이트 수단을 제어하여 제 2 논리수단의 출력신호에서 상보적인 신호 riH, riL를 생성하고, 제수와 부분잉여의 용장 2진 비트로부터 제 4 논리수단이 생성한 신호쌍 liL, 1iH를 다음단으로 송출하고, 제 3 논리수단이 제수와 부분잉여의 용장 2진비트로부터 생성한 신호를 제 1 게이트 수단으로부터의 신호 riH, riL로 제어되는 제 3 게이트 수단에 입력하여 해당 신호또는 전단으로부터의 신호 1i-1L, 1i-1H에서 서로 상보적인 신호쌍βiH, βiL을 생성하여 다음단으로 송출하는 동시에, 제 1 게이트 수단으로부터의 신호 riH, riL에 따라서 제 2 게이트 수단의 제어를 행하며, 전단에서의 신호 1i-1L, 1i-1H를 그대로, 또는 교체하여 출력하며, 그것과 전단으로부터의 신호 βi-1H, βi-1L와, 제 2 게이트 수단의 출력신호를 제 5 논리수단에 입력하고 해당 용장 2진 가산기의 가산출력의 용장 2진비트의 반전치 hi +L, hi -L을 생성하도록 구성하였기 때문에, 부분잉여의 연산에서도 (-1,0,1)를 (01,00,10)로 표시한 것과 같은 용장 2진수의 사용이 가능해져 제산처리의 고속화가 가능해지는 효과가 있다.
또, 본 발명에 의하면, 용장 2진 가산기과 용장 2진 감산기를 몫결정회로 에서의 제어신호에 의해서 가산동작과 감산동작의 전환이 행하여지는 동작전환 기능부착 용장 2진 가산기로 대체하도록 구성하였기 때문에, 하드웨어량의 적은 제산장치를 얻을 수 있는 효과가 있다.
또, 본 발명에 의하면 용장 2진 가산기의 한편의 입력의 용장 2진수의 비트쌍을 몫결정회로에서의 신호로 제어되는 신호경로교체기로 교체하도록 구성하였기 때문에, 용장 2진 가산기를 대폭 변경하지 않고서 동작전환 기능부착 용장 2진 가산기가 실현되는 효과가 있다.

Claims (7)

  1. -1를 (0,1)로, 0을(0,0)로, 1를(1,0)로 표시하는 용장 2진수에 의한 제(j-1)번째의 부분잉여의 상위3비트에서 몫(商)비트의 부호판정을 행하는 몫결정회로(商決定回路)와,
    상기 용장2진수에 의한 상기 제(j-1)번째의 부분잉여에, 상기 용장 2진수에 의한 제수의 가산을 행하는 용장 2진 가산기와,
    상기 용장2진수에 의한 상기 제(j-1)번째의 부분잉여로 부터 상기 용장 2진수에 의한 제수의 감산을 행하는 용장 2진 감산기와,
    상기 몫결정회로의 판정결과에 따라서 상기 용장 2진 가산기의 출력, 입력된 상기 제(j-1)번째의 부분잉여를 그대로, 혹은 상기 용장 2진 감산기의 출력중 어느것을 선택하여 상기 용장 2진수에 의한 제j번째의 부분잉여로서 출력하는 선택회로를 구비한 것을 특징으로하는 제산장치.
  2. 제 1 항에 있어서,
    제수의 2배의 값으로 부터의 제수의 값의 감산에 따라서 용장 2진수의 비트페어를 만들어 제수의 용장 2진화을 행할 때에, (1,1)의 비트페어를 (0,0)의 비트페어로 전환하는 수단을 구비한 것을 특징으로 하는 제산장치.
  3. 제 1 항에 있어서,
    몫결정회로가 제(j-1)번째의 부분잉여의 최상위의 용장 2진수의 제로판정을 행하는 제 1의 제로 판정수단과,
    상기 제(j-1)번째의 부분잉여의 제 2위의 용장 2진수의 제로판정을 행하는 제 2의 제로판정수단과,
    상기 제 2의 제로판정 수단의 출력에 따라서 상기 제(j-1)번째의 부분잉여의 제 2위의 용장 2진수 혹은 제 3위의 용장 2진수중 어느 한편을 선택하는 제 1의 셀렉터 수단과,
    상기 제 1의 제로판정수단의 출력에 따라서 상기 제(j-1)번째의 부분잉여의 최상위의 용장 2진수 혹은 상기 제 1의 셀렉터 수단의 출력 신호중 어느 한편을 선택하는 제 2의 셀렉터 수단을 가지는 것을 특징으로 하는 제산장치.
  4. 제 3 항에 있어서,
    몫결정회로에 제(j-1)번째의 부분잉여의 제 3위의 용장 2진수의 제로판정을 행하는 제 3의 제로판정수단과,
    상기 제 3의 제로판정수단의 출력과 제 1 및 제 2의 제로판정수단의 출력과의 논리치에 따라서, 상기 제(j-1)번째의 부분잉여의 상위 3비트의 용장 2진수가 어느것도 제로인 것을 표시하는 신호를 출력하는 제 6의 논리수단을 부가한 것을 특징으로 하는 제산장치.
  5. 제 1 항∼제 4 항 중의 어느 1항에 있어서,
    용장 2진 가산기가 제수의 용장 2진비트의 반전치 ei +L와 ei -L의 논리적 및 그 반전치를 표시하는 신호쌍을 생성하는 제 1의 논리수단과,
    부분잉여의 용장2진비트의 반전치 fi +L과 fi -L의 논리적 및 그 반전치를 표시하는 신호쌍를 생성하는 제 2의 논리수단과,
    상기 제수의 용장 2진비트의 반전치 ei +L와 부분잉여의 용장 2진비트의 반전치 fi +L의 논리치에 근거한 신호를 생성하는 제 3의 논리수단과,
    상기 제수의 용장 2진비트의 반전치 ei -L와 부분잉여의 용장 2진비트의 반전치 fi -L의 논리적 및 그 반전치를 표시하는 신호쌍 1iL, 1iH를 생성하여 다음단에 송출하는 제 4의 논리수단과,
    상기 제 1의 논리수단의 출력에 따라서, 상기 제 2의 논리수단의 출력신호에서 신호 riH와 그것과 상보인 신호 riL을 생성하는 제 1의 게이트 수단과,
    상기 제 1의 게이트 수단의 출력하는 신호 riH, riL에 따라서, 전단의 상기 제 4의 논리수단에서 보내 오는 신호 1i-1L, li-1H를 그대로, 혹은 교체하여 출력하는 제 2의 게이트 수단과,
    상기 제 1의 게이트 수단이 출력하는 신호riH, riL에 따라서, 전단의 상기제 4의 논리수단에서 보내오는 신호 li-1L, 1i-1H, 혹은 상기 제 3의 논리수단의 출력신호에서, 서로 상보적인 신호쌍 βiH, βiL를 생성하여 다음단으로 송출하는 제 3의 게이트 수단과,
    전단의 상기 제 3의 게이트 수단에서 보내오는 신호 βi-1H 및 βi-1L와 상기 제 2의 게이트 수단에서 출력되는 신호에서, 해당 용장 2진 가산기의 가산 출력의 용장 2진비트의 반전치 hi +L, hi -L를 생성하는 제 5의 논리수단을 가지는 것을 특징으로 하는 제산장치.
  6. -1를 (0,1)로, 0을 (0,0)로, 1를 (1,0)로 표시하는 용장 2진수에 의한 제(j-1)번째의 부분잉여의 상위 3비트에 의한 상비트의 부호판정을 행하는 몫결정회로와,
    상기 용장 2진수에 의한 상기 제(j-1)번째의 부분잉여에, 상기 용장 2진수에 의한 제수의 가산동작과, 상기 용장2진수에 의한 상기 제(j-1)번째의 부분잉여로 부터 상기 용장 2진수에 의한 제수의 감산동작을 상기 몫결정회로의 판정결과에 따라서 전환하는 동작 전환기능부착 용장 2진 가산기와,
    상기 몫결정회로의 판정결과에 따라서 상기 동작전환 기능부착 용장 2진 가산기의 출력, 또는 입력된 상기 제(j-1)번째의 부분잉여를 그대로 어느것을 선택하여, 상기 용장 2진수에 의한 제j번째의 부분잉여로 해서 출력하는 선택회로를 구비한 것을 특징으로 하는 제산장치.
  7. 제 6 항에 있어서,
    동작 전환 기능부착 용장 2진 가산기가 용장 2진수에 의한 제(j-1)번째의 부분잉여에, 상기 용장 2진수에 의한 제수의 가산을 행하는 용장 2진 가산기와,
    상기 용장 2진 가산기에의 제(j-1)번째의 부분잉여또는 제수의 입력에 있어서, 그 한편의 용장 2진수의 비트페어를 몫결정회로의 판정결과에 의거해서 교체하는 신호경로 교체기를 가지는 것을 특징으로 하는 제산장치.
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