JPS60254234A - 演算装置 - Google Patents
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- JPS60254234A JPS60254234A JP59109396A JP10939684A JPS60254234A JP S60254234 A JPS60254234 A JP S60254234A JP 59109396 A JP59109396 A JP 59109396A JP 10939684 A JP10939684 A JP 10939684A JP S60254234 A JPS60254234 A JP S60254234A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明はｎビットのデータＮ語を用いて２の補数形式
で表現されるＮ倍長データの乗算を行う演算装置に関す
る。
で表現されるＮ倍長データの乗算を行う演算装置に関す
る。
（技術的背景）
従来このような装置はｎＸＮビットの被乗数とｎＸＮビ
ットの乗数との乗算を行う乗算装置で構成されたが、ハ
ードウェアの規模が膨大なものになってしまうという欠
点があった。またこの欠点の解決策としてｎビットの被
乗数とｎビットの乗数との乗算を行う乗算装置によって
２ｎビツトの部分積をめて、其の部分積をｎビットデー
タ２語に分割しｎビットの加算装置とｎビットの記憶装
置２Ｎ語とで累加演算を行うことにより全ｎ×２Ｎビツ
トの積をめる方式が考えられた。以下図面を参照してこ
の方式での演算過程を説明する。
ットの乗数との乗算を行う乗算装置で構成されたが、ハ
ードウェアの規模が膨大なものになってしまうという欠
点があった。またこの欠点の解決策としてｎビットの被
乗数とｎビットの乗数との乗算を行う乗算装置によって
２ｎビツトの部分積をめて、其の部分積をｎビットデー
タ２語に分割しｎビットの加算装置とｎビットの記憶装
置２Ｎ語とで累加演算を行うことにより全ｎ×２Ｎビツ
トの積をめる方式が考えられた。以下図面を参照してこ
の方式での演算過程を説明する。
この方式では第１図に示すように演算が行われる。
第１図はｎビットのデータＸ２． ＸＩ及びＸｏを用℃
）て Ｘ２・２Ａ２ｎ十Ｘ１・２Ａｎ＋Ｘ。
）て Ｘ２・２Ａ２ｎ十Ｘ１・２Ａｎ＋Ｘ。
（たｇし−はベキ乗を表わす）
で与えられる３倍長データとｎビットのデータＹ２゜Ｙ
ｌ及びＹＯを用いて Ｙ２・２Ａ２ｎ＋Ｙ１・２Ａｎ＋ＹＯ で与えられる３倍長データとの乗算を行う過程を示し、
図中ＰＯＯ乃至Ｐ２２は部分積の上位ｎビットであり、
ＱＯＯ乃至Ｑ２２は部分積の下位ｎビットであり、ＺＯ
乃至Ｚ５は記憶装置に記憶される部分積の和である。ま
たＸ２．Ｙ２．Ｐ２Ｏ，Ｐ２１．ＰＯ２゜ＰＩ３．Ｐ２
２及びＺ５は２の補数形式のｎビットデータでありその
他は絶対値形式のｎビットデータである。部分積の累加
演算は図の上から下へ、更に同じ行内では右から左へ（
ＱＯＯ，ＰＯＯ，ＱＩＯ。
ｌ及びＹＯを用いて Ｙ２・２Ａ２ｎ＋Ｙ１・２Ａｎ＋ＹＯ で与えられる３倍長データとの乗算を行う過程を示し、
図中ＰＯＯ乃至Ｐ２２は部分積の上位ｎビットであり、
ＱＯＯ乃至Ｑ２２は部分積の下位ｎビットであり、ＺＯ
乃至Ｚ５は記憶装置に記憶される部分積の和である。ま
たＸ２．Ｙ２．Ｐ２Ｏ，Ｐ２１．ＰＯ２゜ＰＩ３．Ｐ２
２及びＺ５は２の補数形式のｎビットデータでありその
他は絶対値形式のｎビットデータである。部分積の累加
演算は図の上から下へ、更に同じ行内では右から左へ（
ＱＯＯ，ＰＯＯ，ＱＩＯ。
・・・、Ｐ２２の順で）行われる。然し乍らＰ２Ｏ，Ｐ
２１゜ＰＯ２，ＰＩ３が負のデータであるときの符号処
理、或いはＰＯＩ、ｐＨ，Ｐ２１．ＰＯ２，ＰＩ３の加
算によって桁上がりを生じた場合の上位の部分積の和へ
の桁上がりの処理を図中＊印で示す計１１回のデータの
累加演算として行う必要があり、処理速度が大幅に低下
してしまうという欠点があった。
２１゜ＰＯ２，ＰＩ３が負のデータであるときの符号処
理、或いはＰＯＩ、ｐＨ，Ｐ２１．ＰＯ２，ＰＩ３の加
算によって桁上がりを生じた場合の上位の部分積の和へ
の桁上がりの処理を図中＊印で示す計１１回のデータの
累加演算として行う必要があり、処理速度が大幅に低下
してしまうという欠点があった。
（目 的）
この発明は従来技術の上記欠点を解決することにあり、
また従来のｎビットの被乗数とｎビットの乗数との乗算
を行う乗算装置によって２ｎピツ（３ノ ドの部分積をめて、其の部分積をｎビットデータ２語に
分割しｎビットの加算装置とｎビットの記憶装置２Ｎ語
とで累加演算を行うことにより全ｎＸ２Ｎビツトの積を
める方式の演算装置に簡単な手段を付加するだけで効率
良く２の補数形式のＮ倍長データの乗算を行い得るよう
にすることを目的としている。
また従来のｎビットの被乗数とｎビットの乗数との乗算
を行う乗算装置によって２ｎピツ（３ノ ドの部分積をめて、其の部分積をｎビットデータ２語に
分割しｎビットの加算装置とｎビットの記憶装置２Ｎ語
とで累加演算を行うことにより全ｎＸ２Ｎビツトの積を
める方式の演算装置に簡単な手段を付加するだけで効率
良く２の補数形式のＮ倍長データの乗算を行い得るよう
にすることを目的としている。
（概要）
この発明の要点は加算装置に一方のデータ入力Ａと他方
のデータ人力Ｂとの加算を２ピツトの制御信号Ｔａの指
示によりＡ＋Ｂ−１，Ａ−１−Ｂ、 Ａ−１−Ｂ＋１．
Ａ＋Ｂ＋２の４種類の加算処理の中から選択して実行す
る機能を設け、フラグＣＩ、フラグＣ２゜フラグＳ１及
びフラグＳ２を含み其らのフラグの内容により加算処理
の選択を指示する上記２ピツトの制御信号Ｔａを出力す
る制御装置を設けたことにある。
のデータ人力Ｂとの加算を２ピツトの制御信号Ｔａの指
示によりＡ＋Ｂ−１，Ａ−１−Ｂ、 Ａ−１−Ｂ＋１．
Ａ＋Ｂ＋２の４種類の加算処理の中から選択して実行す
る機能を設け、フラグＣＩ、フラグＣ２゜フラグＳ１及
びフラグＳ２を含み其らのフラグの内容により加算処理
の選択を指示する上記２ピツトの制御信号Ｔａを出力す
る制御装置を設けたことにある。
（実施例）
第２図はこの発明の実施例を示し、１は２の補数形式或
いは絶対値形式のどちらかで表限される（４） ｎビットの被乗数Ｘと其の表現形式を示す１ビツトの制
御信号Ｔｘと２の補数形式或いは絶対値形式のどちらか
で表現されるｎビットの乗数Ｙと其の表現形式を示す１
ビツトの制御信号Ｔｙとを入力とし被乗数Ｘ及び乗数Ｙ
の表現形式に応じた４種類の乗算処理の内１種類を選択
して実行しｎビットの上位部分積Ｐ及びｎビットの下位
部分積Ｑを出力する乗算装置であり、２は上記上位部分
積Ｐ或いは下位部分積Ｑのどちらかを制御信号Ｔｐの指
示により選択する選択装置であり、３は選択装置２の出
力を一方のデータ入力Ａとし他方のデータ人力Ｂとの加
算を２ピツトの制御信号Ｔａの指示によりＡ十Ｂ−１，
Ａ＋Ｂ、Ａ＋Ｂ＋１．Ａ＋Ｂ＋２の４種類の加算処理の
中から選択して実行しｎビットの部分積の和Ｚと１ビツ
トの桁上がりＣとを出力する加算装置であり、４は上記
上位部分積Ｐの最上位ピッ）Ｐｓと桁上がりＣと制御信
号Ｔｘと制御信号ＴＶと制御信号Ｔｐとを入力としフラ
グＣ１とフラグＣ２と７ラグＳ１とフラグＳ２とを含み
其らのフラグの内容と制御信号Ｔｘと制御信号ＴＶと制
御信号Ｔｐとにより上記加算処理の選択を指示する２ピ
ツトの制御信号Ｔａを出力する制御装置であり、５は上
記部分積の和ＺをアドレスＭａの示す語に記憶し加算装
置３のデータ人力Ｂを与えるｎピノ） ｘ２Ｎ語の記憶
装置である。
いは絶対値形式のどちらかで表限される（４） ｎビットの被乗数Ｘと其の表現形式を示す１ビツトの制
御信号Ｔｘと２の補数形式或いは絶対値形式のどちらか
で表現されるｎビットの乗数Ｙと其の表現形式を示す１
ビツトの制御信号Ｔｙとを入力とし被乗数Ｘ及び乗数Ｙ
の表現形式に応じた４種類の乗算処理の内１種類を選択
して実行しｎビットの上位部分積Ｐ及びｎビットの下位
部分積Ｑを出力する乗算装置であり、２は上記上位部分
積Ｐ或いは下位部分積Ｑのどちらかを制御信号Ｔｐの指
示により選択する選択装置であり、３は選択装置２の出
力を一方のデータ入力Ａとし他方のデータ人力Ｂとの加
算を２ピツトの制御信号Ｔａの指示によりＡ十Ｂ−１，
Ａ＋Ｂ、Ａ＋Ｂ＋１．Ａ＋Ｂ＋２の４種類の加算処理の
中から選択して実行しｎビットの部分積の和Ｚと１ビツ
トの桁上がりＣとを出力する加算装置であり、４は上記
上位部分積Ｐの最上位ピッ）Ｐｓと桁上がりＣと制御信
号Ｔｘと制御信号ＴＶと制御信号Ｔｐとを入力としフラ
グＣ１とフラグＣ２と７ラグＳ１とフラグＳ２とを含み
其らのフラグの内容と制御信号Ｔｘと制御信号ＴＶと制
御信号Ｔｐとにより上記加算処理の選択を指示する２ピ
ツトの制御信号Ｔａを出力する制御装置であり、５は上
記部分積の和ＺをアドレスＭａの示す語に記憶し加算装
置３のデータ人力Ｂを与えるｎピノ） ｘ２Ｎ語の記憶
装置である。
（動作）
第２図のように構成される装置が１マシンサイクル内で
行う動作を以下に記す。先ず被乗数Ｘ。
行う動作を以下に記す。先ず被乗数Ｘ。
乗数Ｙ、制御信号Ｔｘ、制御信号Ｔｙ、制御信号Ｔｐ及
びアドレスＭａが入力されると、乗算装置１は被乗数Ｘ
と乗数Ｙとの乗算を制御信号Ｔｘ及び制御信号Ｔｙの指
示に従って行い上位部分積Ｐ及び下位部分積Ｑを選択装
置２に上位部分積Ｐの最上位ビットＰＳを制御装置４に
与え、制御装置４は制御信号Ｔｘ、制御信号Ｔｙ及び制
御信号ＴｐとフラグＣＩ、フラグＳ１及びフラグＳ２の
内容に従って加算処理の選択を指示する制御信号Ｔａを
加算装置３に与え、記憶装置５はアドレスＭａの示す語
の内容を加算装置３のデータ人力Ｂに与える。
びアドレスＭａが入力されると、乗算装置１は被乗数Ｘ
と乗数Ｙとの乗算を制御信号Ｔｘ及び制御信号Ｔｙの指
示に従って行い上位部分積Ｐ及び下位部分積Ｑを選択装
置２に上位部分積Ｐの最上位ビットＰＳを制御装置４に
与え、制御装置４は制御信号Ｔｘ、制御信号Ｔｙ及び制
御信号ＴｐとフラグＣＩ、フラグＳ１及びフラグＳ２の
内容に従って加算処理の選択を指示する制御信号Ｔａを
加算装置３に与え、記憶装置５はアドレスＭａの示す語
の内容を加算装置３のデータ人力Ｂに与える。
次に選択装置２は上記制御信号Ｔｐの指示に従つて上位
部分積Ｐ或いは下位部分積Ｑのいずれかを選択し其を加
算装置３のデータ入力Ａに与える。
部分積Ｐ或いは下位部分積Ｑのいずれかを選択し其を加
算装置３のデータ入力Ａに与える。
次に加算装置３は上記データ入力Ａとデータ人力Ｂとの
加算を上記制御信号Ｔａの指示に従って行い桁上がりＣ
を制御装置４に部分積の和Ｚを記憶装置５に与える。蟇
後に制御装置４は上記制御信号Ｔｘ制御信号Ｔｙ、制御
信号Ｔｐ、上位部分積Ｐの最上位ビン）Ｐｓ及び桁上が
りＣとフラグＣＩ、フラグＣ２，フラグＳ１及びフラグ
Ｓ２の内容に従って必要なフラグを設定し、記憶装置５
は上記アドレスＭａの示す語に上記部分積の和Ｚを記憶
する。
加算を上記制御信号Ｔａの指示に従って行い桁上がりＣ
を制御装置４に部分積の和Ｚを記憶装置５に与える。蟇
後に制御装置４は上記制御信号Ｔｘ制御信号Ｔｙ、制御
信号Ｔｐ、上位部分積Ｐの最上位ビン）Ｐｓ及び桁上が
りＣとフラグＣＩ、フラグＣ２，フラグＳ１及びフラグ
Ｓ２の内容に従って必要なフラグを設定し、記憶装置５
は上記アドレスＭａの示す語に上記部分積の和Ｚを記憶
する。
ここで選択される加算処理及びフラグＣＩ、フラグＣ２
，フラグ８１．フラグＳ２に設定される内容は第３図の
通りである。以上の動作が１マシンサイクル内で行われ
、これを第４図に示す順序で繰り換えしおこなうことに
よってＮ倍長データの乗算は終了する。第２表はｎビッ
トのデータＸ２． ＸＩ及びＸＯを用いて Ｘ２ ・２”２ｎ＋Ｘ１ ・２”ｎ十ＸＯで与えられる
３倍長データとｎビットのデータＹ２． Ｙｌ及びＹＯ
を用いて Ｙ２ ・２Ａ２ｎ＋ＹＩ ＋２”ｎ＋ＹＯで与えられる
３倍長データとの乗算を行う過程を示し、ＭＧは絶対値
形式を示し、ＴＣは２の補数形式を示し、フラグはＳの
ところで設定された内容が次のａのところの加算処理の
選択に使用され、に）はフラグの内容がＯであることを
示す。
，フラグ８１．フラグＳ２に設定される内容は第３図の
通りである。以上の動作が１マシンサイクル内で行われ
、これを第４図に示す順序で繰り換えしおこなうことに
よってＮ倍長データの乗算は終了する。第２表はｎビッ
トのデータＸ２． ＸＩ及びＸＯを用いて Ｘ２ ・２”２ｎ＋Ｘ１ ・２”ｎ十ＸＯで与えられる
３倍長データとｎビットのデータＹ２． Ｙｌ及びＹＯ
を用いて Ｙ２ ・２Ａ２ｎ＋ＹＩ ＋２”ｎ＋ＹＯで与えられる
３倍長データとの乗算を行う過程を示し、ＭＧは絶対値
形式を示し、ＴＣは２の補数形式を示し、フラグはＳの
ところで設定された内容が次のａのところの加算処理の
選択に使用され、に）はフラグの内容がＯであることを
示す。
更に詳細な説明を制御信号Ｔｘ、制御信号Ｔｙ及び制御
信号Ｔｐの内容に対して加算装置３で行われる加算処理
の種類と制御装置４の７ラグＣ１，フラグＣ２，フラグ
Ｓ１及びフラグＳ２に設定される内容を示す第１表を参
照して行う。表中ＭＧは絶対値形式を示し、ＴＣは２の
補数形式を示し、フラグＣ１及びフラグＣ２は上位の部
分積の和に対して行わねばならない処理が＋１であるこ
とを示し、フラグＳ１及びフラグＳ２は上位の部分積の
和に対して行わねばならない処理が−１であることを示
す。
信号Ｔｐの内容に対して加算装置３で行われる加算処理
の種類と制御装置４の７ラグＣ１，フラグＣ２，フラグ
Ｓ１及びフラグＳ２に設定される内容を示す第１表を参
照して行う。表中ＭＧは絶対値形式を示し、ＴＣは２の
補数形式を示し、フラグＣ１及びフラグＣ２は上位の部
分積の和に対して行わねばならない処理が＋１であるこ
とを示し、フラグＳ１及びフラグＳ２は上位の部分積の
和に対して行わねばならない処理が−１であることを示
す。
ここで制御信号Ｔｐが上位部分積Ｐの選択を示し制御信
号Ｔｘ及び制御信号Ｔｙが共に絶対値形式を示すとき、
被乗数Ｘ及び乗数Ｙの存在範囲が０〜２ ｎ−１ である為、被乗数Ｘと乗数Ｙとの乗算結果の上位ｎビッ
トである加算装置３のデータ入力Ａは０〜２ ｎ−２ の範囲を越えて存在せず、従って Ａ＋Ｂ＋ＣＩ ＋Ｃ２ の加算処理を行ったときに生じる、上位の部分積の和に
対して行わねばならない処理は＋１だけであり、これを
フラグＣ２に設定する。例えば被乗数Ｘ及び乗数Ｙが共
に４ビツトのデータ１１１１でデータ人力Ｂが１１１１
．フラグＣ１及びフラグＣ２が共に１であるときでも、 １．１１１１ 桁上がりＣ２部分積の和Ｚとなる。
号Ｔｘ及び制御信号Ｔｙが共に絶対値形式を示すとき、
被乗数Ｘ及び乗数Ｙの存在範囲が０〜２ ｎ−１ である為、被乗数Ｘと乗数Ｙとの乗算結果の上位ｎビッ
トである加算装置３のデータ入力Ａは０〜２ ｎ−２ の範囲を越えて存在せず、従って Ａ＋Ｂ＋ＣＩ ＋Ｃ２ の加算処理を行ったときに生じる、上位の部分積の和に
対して行わねばならない処理は＋１だけであり、これを
フラグＣ２に設定する。例えば被乗数Ｘ及び乗数Ｙが共
に４ビツトのデータ１１１１でデータ人力Ｂが１１１１
．フラグＣ１及びフラグＣ２が共に１であるときでも、 １．１１１１ 桁上がりＣ２部分積の和Ｚとなる。
制御信号Ｔｐが上位部分積Ｐの選択を示し制御信号Ｔｘ
が２の補数形式を示し制御信号Ｔｙが絶対値形式を示す
とき、其のマシンサイクルが実行される前のフラグＳ１
の内容、其のマシンサイクルがしたときの上位部分積Ｐ
の最上位ピノ）Ｐｓ。
が２の補数形式を示し制御信号Ｔｙが絶対値形式を示す
とき、其のマシンサイクルが実行される前のフラグＳ１
の内容、其のマシンサイクルがしたときの上位部分積Ｐ
の最上位ピノ）Ｐｓ。
上位の部分積の和に対して行わねばならない処理及び新
たにフラグＳ１に設定される内容を第５図に示し、第４
図の例を参照して説明する。第４図の１２番目の演算を
終了した時点で、 （Ｘ２Ａ２ｎ＋Ｘ１”’ｎ＋Ｘｏ） ・（Ｙｌ”ｎ＋Ｙ
ｏ）が５倍長データとして 一２Ａ（５ｎ−１）＋２”’（３ｎ−１） 〜２Ａ（５
ｎ−１）−２Ａ（３ｎ−１）−２Ａ２ｎ＋１の範囲でま
るが、Ｚ４が絶対値形式のため上位の部分積の和に対し
て行わねばならない処理は（Ｘ２Ａ２ｎ十ＸＩＡｎ＋Ｘ
Ｏ）・（ＹＩＡｎ＋ＹＯ）が負のときに−１となる。
たにフラグＳ１に設定される内容を第５図に示し、第４
図の例を参照して説明する。第４図の１２番目の演算を
終了した時点で、 （Ｘ２Ａ２ｎ＋Ｘ１”’ｎ＋Ｘｏ） ・（Ｙｌ”ｎ＋Ｙ
ｏ）が５倍長データとして 一２Ａ（５ｎ−１）＋２”’（３ｎ−１） 〜２Ａ（５
ｎ−１）−２Ａ（３ｎ−１）−２Ａ２ｎ＋１の範囲でま
るが、Ｚ４が絶対値形式のため上位の部分積の和に対し
て行わねばならない処理は（Ｘ２Ａ２ｎ十ＸＩＡｎ＋Ｘ
Ｏ）・（ＹＩＡｎ＋ＹＯ）が負のときに−１となる。
（Ｘ２”２ｎ＋Ｘ１”ｎ＋Ｘｏ ） ・（Ｙｌ”ｎ十Ｙ
Ｏ）が負となるのはＹ１或いはＹＯがＯのときを考慮す
ると第６図に示すように、６番目の演算の上位部 ゛（
１１） 分積Ｐの最上位ピッ）Ｐｓと１２番目の演算の上位部分
積Ｐの最上位ビットＰｓとの論理和が１のときである。
Ｏ）が負となるのはＹ１或いはＹＯがＯのときを考慮す
ると第６図に示すように、６番目の演算の上位部 ゛（
１１） 分積Ｐの最上位ピッ）Ｐｓと１２番目の演算の上位部分
積Ｐの最上位ビットＰｓとの論理和が１のときである。
従って其のマシンサイクルの実行前のフラグＳ１と上位
部分積Ｐの最上位ビットＰｓとの論理和を新たなフラグ
Ｓ１として設定すればよい。
部分積Ｐの最上位ビットＰｓとの論理和を新たなフラグ
Ｓ１として設定すればよい。
制御信号Ｔｐが上位部分積Ｐの選択を示し制御信号Ｔｘ
が絶対値形式を示し制御信号Ｔｙが２の補数形式を示す
とき、其のマシンサイクルで選択された加算処理、上位
部分積Ｐの最上位ビットＰｓ。
が絶対値形式を示し制御信号Ｔｙが２の補数形式を示す
とき、其のマシンサイクルで選択された加算処理、上位
部分積Ｐの最上位ビットＰｓ。
桁上がりＣ１上位の部分積の和に対して行わねばならな
い処理及び新たにフラグＣ２及びフラグＳ２に設定され
る内容を第７図に示す。ここで加算装置３のデータ入力
Ａは 一２Ａ（ｎ−１） 〜２Ａ（ｎ−１）−２であり、デー
タ人力Ｂは ０〜２Ａｎ−１ であり、選択される加算処理はＡ十Ｂ−１〜Ａ＋Ｂ十２
であるので、加算結果は 一２Ａ（ｎ−１）−１〜２Ａｎ＋２Ａ（ｎ−１）−１の
範囲にあり、上位の部分積の和に対して行わね（１２） ばならない処理は−１，０，１の何れかである。Ａ十Ｂ
−１の加算処理が選択されたとき上位の部分積の和に対
して行わねばならない処理は−１，上位部分積Ｐの最上
位ピノ）Ｐｓが１であったとき上位の部分積の和に対し
て行わねばならない処理は−１゜桁上がりＣが１であっ
たとき上位の部分積の和に対して行わねばならない処理
は＋１であり、其らの総和が−１のときフラグＣ２に０
をフラグＳ２に１を設定し、其らの総和がＯのときフラ
グＣ２及びフラグＳ２に０を設定し、其らの総和が１の
ときフラグＣ２に１をフラグＳ２に０を設定するが、Ａ
＋Ｂ−１の加算処理で上位部分積Ｐの最上位ピッ）Ｐｓ
が１のときには、Ｃ＝０であれば上位の部分積の和に対
して行わねばならない処理が＋２であることを意味し、
Ａ−１−Ｂ−１の加算処理が選択されたときの上位の部
分積の和に対して行わねばならない処理−１及び上位部
分積Ｐの最上位ビットＰｓが１であったときの上位の部
分積の和に対して行わねばならない処理−１との総和は
０となり、フラグＣ２及びフラグＳ２に０を設定する。
い処理及び新たにフラグＣ２及びフラグＳ２に設定され
る内容を第７図に示す。ここで加算装置３のデータ入力
Ａは 一２Ａ（ｎ−１） 〜２Ａ（ｎ−１）−２であり、デー
タ人力Ｂは ０〜２Ａｎ−１ であり、選択される加算処理はＡ十Ｂ−１〜Ａ＋Ｂ十２
であるので、加算結果は 一２Ａ（ｎ−１）−１〜２Ａｎ＋２Ａ（ｎ−１）−１の
範囲にあり、上位の部分積の和に対して行わね（１２） ばならない処理は−１，０，１の何れかである。Ａ十Ｂ
−１の加算処理が選択されたとき上位の部分積の和に対
して行わねばならない処理は−１，上位部分積Ｐの最上
位ピノ）Ｐｓが１であったとき上位の部分積の和に対し
て行わねばならない処理は−１゜桁上がりＣが１であっ
たとき上位の部分積の和に対して行わねばならない処理
は＋１であり、其らの総和が−１のときフラグＣ２に０
をフラグＳ２に１を設定し、其らの総和がＯのときフラ
グＣ２及びフラグＳ２に０を設定し、其らの総和が１の
ときフラグＣ２に１をフラグＳ２に０を設定するが、Ａ
＋Ｂ−１の加算処理で上位部分積Ｐの最上位ピッ）Ｐｓ
が１のときには、Ｃ＝０であれば上位の部分積の和に対
して行わねばならない処理が＋２であることを意味し、
Ａ−１−Ｂ−１の加算処理が選択されたときの上位の部
分積の和に対して行わねばならない処理−１及び上位部
分積Ｐの最上位ビットＰｓが１であったときの上位の部
分積の和に対して行わねばならない処理−１との総和は
０となり、フラグＣ２及びフラグＳ２に０を設定する。
またフラグＣ２に１を設定するのはＡ−１−Ｂ−１（フ
ラグＣＩがＯでフラグＳ２が１のとき）以外の加算処理
を行ったときに上位部分積Ｐの最上位ピッ）Ｐｓが０で
桁上がりＣが１のときであるが、フラグＳ２が１のとき
は第２表のＹ２は必ず負であり更に上位部分積Ｐの最上
位ピッ）Ｐｓが０であるのは被乗数ＸがＯのときであり
、其のとき上位部分積Ｐ及び下位部分積Ｑは共に０とな
るので、其の下位部分積Ｑによって設定されるフラグＣ
１及び上位部分積Ｐによって設定されるフラグＣ２は１
にはなり得ない。従ってフラグＣ１とは無関係に、フラ
グＳ２が０．上位部分積Ｐの最上位ピッ）Ｐｓが０且つ
桁上がりＣが１のときフラグＣ２に１を設定すれば良い
。またフラグＳ２に１を設定するのはＡ＋Ｂ−１（フラ
グＣ１が０でフラグＳ２が１のとき）の加算処理を行っ
て上位部分積Ｐの最上位ピッ）Ｐｓ及び桁上がりＣが共
に０であったとき、或いは上位部分積Ｐの最上位ビット
ＰＳ及び桁上がりＣが共に１であったときか、Ａ＋Ｂ
−１（フラグＣ１が０でフラグＳ２が１のとき）以外の
加算処理を行って上位部分積Ｐの最上位ビットＰＳが１
で桁上がりＣが０であったときである。
ラグＣＩがＯでフラグＳ２が１のとき）以外の加算処理
を行ったときに上位部分積Ｐの最上位ピッ）Ｐｓが０で
桁上がりＣが１のときであるが、フラグＳ２が１のとき
は第２表のＹ２は必ず負であり更に上位部分積Ｐの最上
位ピッ）Ｐｓが０であるのは被乗数ＸがＯのときであり
、其のとき上位部分積Ｐ及び下位部分積Ｑは共に０とな
るので、其の下位部分積Ｑによって設定されるフラグＣ
１及び上位部分積Ｐによって設定されるフラグＣ２は１
にはなり得ない。従ってフラグＣ１とは無関係に、フラ
グＳ２が０．上位部分積Ｐの最上位ピッ）Ｐｓが０且つ
桁上がりＣが１のときフラグＣ２に１を設定すれば良い
。またフラグＳ２に１を設定するのはＡ＋Ｂ−１（フラ
グＣ１が０でフラグＳ２が１のとき）の加算処理を行っ
て上位部分積Ｐの最上位ピッ）Ｐｓ及び桁上がりＣが共
に０であったとき、或いは上位部分積Ｐの最上位ビット
ＰＳ及び桁上がりＣが共に１であったときか、Ａ＋Ｂ
−１（フラグＣ１が０でフラグＳ２が１のとき）以外の
加算処理を行って上位部分積Ｐの最上位ビットＰＳが１
で桁上がりＣが０であったときである。
制御信号゛ｒｐが上位部分積Ｐの選択を示し制御信号Ｔ
ｘ及び制御信号Ｔｙが共に２の補数形式を示すとき、第
４図の１２番目の演算を終了した時点で、（Ｘ２”’２
ｎ−１−Ｘｉ″′″’ｎ＋Ｘｏ ） ・（Ｙｌ ”ｎ−
４−ＹＯ）が 一２Ａ（５ｎ−１）＋２”（３ｎ−１） 〜２Ａ（５ｎ
−１）−２Ａ（３ｎ−１） −２Ａ２ｎ＋１の範囲でま
り、第４図の１３番目の演算から１６番目の演算までで
、 （Ｘ１′″ｎ＋ＸＯ）・（￥２′″′２ｎ）が 一２Ａ（５ｎ−１）＋２”’（３ｎ−１） 〜２Ａ（５
ｎ−１） −２Ａ４ｎ−２Ａ（３ｎ−１）＋２Ａ２ｎの
範囲でまる。従って第４図の１６番目の演算を終了した
時点で、 （Ｘ２Ａ２ｎ＋ＸＩＡｎ＋ＸＯ） −（ＹＩＡｎ＋ＹＯ
） ＋（Ｘ１′″＋ＸＯ） ・（Ｙ２Ａ２ｎ）が 一２Ａ５ｎ＋２Ａ３ｎ 〜 ２Ａ５ｎ−２Ａ４ｎ−２Ａ３ｎ＋２Ａ２ｎ＋１の範囲で
まる。即ちフラグＳ１が１のときフラグＳ２はＯとなり
Ａ十Ｂ−２の処理は在り得ない。
ｘ及び制御信号Ｔｙが共に２の補数形式を示すとき、第
４図の１２番目の演算を終了した時点で、（Ｘ２”’２
ｎ−１−Ｘｉ″′″’ｎ＋Ｘｏ ） ・（Ｙｌ ”ｎ−
４−ＹＯ）が 一２Ａ（５ｎ−１）＋２”（３ｎ−１） 〜２Ａ（５ｎ
−１）−２Ａ（３ｎ−１） −２Ａ２ｎ＋１の範囲でま
り、第４図の１３番目の演算から１６番目の演算までで
、 （Ｘ１′″ｎ＋ＸＯ）・（￥２′″′２ｎ）が 一２Ａ（５ｎ−１）＋２”’（３ｎ−１） 〜２Ａ（５
ｎ−１） −２Ａ４ｎ−２Ａ（３ｎ−１）＋２Ａ２ｎの
範囲でまる。従って第４図の１６番目の演算を終了した
時点で、 （Ｘ２Ａ２ｎ＋ＸＩＡｎ＋ＸＯ） −（ＹＩＡｎ＋ＹＯ
） ＋（Ｘ１′″＋ＸＯ） ・（Ｙ２Ａ２ｎ）が 一２Ａ５ｎ＋２Ａ３ｎ 〜 ２Ａ５ｎ−２Ａ４ｎ−２Ａ３ｎ＋２Ａ２ｎ＋１の範囲で
まる。即ちフラグＳ１が１のときフラグＳ２はＯとなり
Ａ十Ｂ−２の処理は在り得ない。
（効 果）
この発明は以上に説明したように、加算装置に一方のデ
ータ入力Ａと他方のデータ人力Ｂとの加算を２ビツトの
制御信号Ｔａの指示によりＡ−１−Ｂ−１，Ａ十Ｂ、Ａ
＋Ｂ＋１．Ａ、＋Ｂ＋２の４種類の加算処理の中から選
択して実行する機能を設け、フラグＣＩ、フラグＣ２，
フラグＳ１及びフラグＳ２を含み其らのフラグの内容に
より加算処理の選択を指示する上記２ビツトの制御信号
Ｔａを出力する制御装置を設けたことによって、上位の
部分積の和に対して行わねばならない処理を部分積の加
算と同時に行い得るので処理速度を向上でき、小規模な
ハードウェアで実現できるという利点がある。
ータ入力Ａと他方のデータ人力Ｂとの加算を２ビツトの
制御信号Ｔａの指示によりＡ−１−Ｂ−１，Ａ十Ｂ、Ａ
＋Ｂ＋１．Ａ、＋Ｂ＋２の４種類の加算処理の中から選
択して実行する機能を設け、フラグＣＩ、フラグＣ２，
フラグＳ１及びフラグＳ２を含み其らのフラグの内容に
より加算処理の選択を指示する上記２ビツトの制御信号
Ｔａを出力する制御装置を設けたことによって、上位の
部分積の和に対して行わねばならない処理を部分積の加
算と同時に行い得るので処理速度を向上でき、小規模な
ハードウェアで実現できるという利点がある。
また記憶装置の語数を増やすだけで、乗算するデータの
幅が容易に拡張できるという利点がある。
幅が容易に拡張できるという利点がある。
第１図は従来の演算方式の演算過程を示す図、第２図は
本発明による演算装置のブロック図、第３図と第４図と
第５図と第６図と第７図は本発明の詳細な説明する図で
ある。 １：乗算装置 ２：選択装置 ３：加算装置 ４：制御装置 ５：記憶装置 特許出願人 沖電気工業株式会社 特許出願代理人 弁理士 山 本 恵 − 葎、５図 葬、６ 閏 ）７図
本発明による演算装置のブロック図、第３図と第４図と
第５図と第６図と第７図は本発明の詳細な説明する図で
ある。 １：乗算装置 ２：選択装置 ３：加算装置 ４：制御装置 ５：記憶装置 特許出願人 沖電気工業株式会社 特許出願代理人 弁理士 山 本 恵 − 葎、５図 葬、６ 閏 ）７図
Claims (1)
- 【特許請求の範囲】 ｎビットのデータをＮ語用いて２の補数形式で表現され
るＮ倍長データの乗算を行う演算装置において、 ａ） ２の補数形式又は絶対値形式で表現されるｎビッ
トの被乗数Ｘとその表現形式を示す１ビツトの制御信号
Ｔｘと、２の補数形式又は絶対値形式で表現されるｎビ
ットの乗数Ｙとその表現形式を示す１ビツトの制御信号
Ｔｙとを入力し、Ｘ及びＹの表現形式に従った乗算処理
を行い、ｎビットの上位部分積Ｐ及びｎビットの下位部
分積Ｑを出力する乗算装置と、 ｂ）上位部分積Ｐ及び下位部分積Ｑの一方を外部から与
えられる制御信号Ｔｐ・に従って選択する選択装置と、 Ｃ）該選択装置の出力Ａと記憶装置の出力Ｂとに従って
、Ａ＋Ｂ−１，Ａ＋Ｂ、Ａ＋Ｂ＋１及びＡ＋Ｂ＋２の中
のひとつを実行し、ｎビットの部分積の和Ｚと１ビツト
の桁上りＣとを出力する加算装置と、 ｄ）上記上位部分積Ｐの最上位ピッ） Ｐｓと桁上りＣ
と制御信号Ｔｘと制御信号Ｔｙと制御信号Ｔｐとを入力
としフラグＣ１とフラグＣ２とフラグＳ１とフラグＳ２
とを含み其らのフラグと制御信号ＴＸと制御信号Ｔｙと
制御信号Ｔｐとの内容により上記加算処理の選択を指示
する２ピントの制御信号Ｔａを出力する制御装置とを有
し、 ｅ）前記記憶装置は前記部分積の和Ｚを記憶しその出力
Ｂは前記加算装置に印加され、各ｎビットの２Ｎ語から
構成される当該記憶装置に当該演算装置の出力である積
が提供されることを特徴とする、演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109396A JPS60254234A (ja) | 1984-05-31 | 1984-05-31 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109396A JPS60254234A (ja) | 1984-05-31 | 1984-05-31 | 演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60254234A true JPS60254234A (ja) | 1985-12-14 |
| JPH0347534B2 JPH0347534B2 (ja) | 1991-07-19 |
Family
ID=14509176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59109396A Granted JPS60254234A (ja) | 1984-05-31 | 1984-05-31 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254234A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5378743A (en) * | 1976-12-23 | 1978-07-12 | Fujitsu Ltd | Multiplier |
| JPS58181143A (ja) * | 1982-04-15 | 1983-10-22 | Matsushita Electric Ind Co Ltd | デイジタル乗算器 |
-
1984
- 1984-05-31 JP JP59109396A patent/JPS60254234A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5378743A (en) * | 1976-12-23 | 1978-07-12 | Fujitsu Ltd | Multiplier |
| JPS58181143A (ja) * | 1982-04-15 | 1983-10-22 | Matsushita Electric Ind Co Ltd | デイジタル乗算器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0347534B2 (ja) | 1991-07-19 |
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