JPS60144834A - 有限体の演算回路 - Google Patents
有限体の演算回路Info
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- JPS60144834A JPS60144834A JP58248204A JP24820483A JPS60144834A JP S60144834 A JPS60144834 A JP S60144834A JP 58248204 A JP58248204 A JP 58248204A JP 24820483 A JP24820483 A JP 24820483A JP S60144834 A JPS60144834 A JP S60144834A
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- gate
- multiplication
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/72—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using residue arithmetic
- G06F7/724—Finite field arithmetic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/033—Theoretical methods to calculate these checking codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
- H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、エラー訂正符号の符＋ｊ器、役号富；に適
用ぎ２″Ｌる有限体の演算回路Ｇこ関する。
用ぎ２″Ｌる有限体の演算回路Ｇこ関する。
「背景技術とその同居点」
ティジタルビデーオ信号、、ディジタルオーディオ信号
などを記録Ｍ生する時に、エラー訂正符号として、隣接
符号、リードソロモン符号などが実用化ぎ才１．でいる
。こハらのエラー訂正符号の符壮器では、パリティデー
タ（冗長データ）の発生がなぎｎＪ復号器では、パリテ
ィデータを含む受信語からシンドロームを発生し、この
シンドロームを用いてエラー訂正がな２２する。このパ
リティ発生回路、シンドローム発生回路及びエラー訂正
回路のハードウェアとして、有限体の演算回路が用いら
ｎる。有限体とは１次数ｍの既約多項式Ｐ（ｘ）から導
かｎたｐｍ個の元を有する体であり、エラー訂正符号に
ついては、（ｐ−２）の場合が重要であり、したがって
、この発明は、（ｐ−２）の有限体Ｇこ適用ぎ第１る〇 右号器及び復号器Ｏこ用いらｎる従来の有限体の演算回
路は、有限体の元の乗算２行なう場合１例えば（α１・
αＪ）の場合、αｉをＲＯＭＧこ入力し指数１を得、同
様にαｊ７ｉ：Ｒｏ１ｘｃこ入力し、指数Ｊ企得、加算
回路Ｏこより、（ｉ＋ｊ）’ｉ発生し、この指数（ｉ＋
ｊ）をＲＯＭに入力し、α１＋指こ変換するような処理
を行なっていた。有限体（ＧＦ２）の演算において、加
算（減算は加算と同じ）は。
などを記録Ｍ生する時に、エラー訂正符号として、隣接
符号、リードソロモン符号などが実用化ぎ才１．でいる
。こハらのエラー訂正符号の符壮器では、パリティデー
タ（冗長データ）の発生がなぎｎＪ復号器では、パリテ
ィデータを含む受信語からシンドロームを発生し、この
シンドロームを用いてエラー訂正がな２２する。このパ
リティ発生回路、シンドローム発生回路及びエラー訂正
回路のハードウェアとして、有限体の演算回路が用いら
ｎる。有限体とは１次数ｍの既約多項式Ｐ（ｘ）から導
かｎたｐｍ個の元を有する体であり、エラー訂正符号に
ついては、（ｐ−２）の場合が重要であり、したがって
、この発明は、（ｐ−２）の有限体Ｇこ適用ぎ第１る〇 右号器及び復号器Ｏこ用いらｎる従来の有限体の演算回
路は、有限体の元の乗算２行なう場合１例えば（α１・
αＪ）の場合、αｉをＲＯＭＧこ入力し指数１を得、同
様にαｊ７ｉ：Ｒｏ１ｘｃこ入力し、指数Ｊ企得、加算
回路Ｏこより、（ｉ＋ｊ）’ｉ発生し、この指数（ｉ＋
ｊ）をＲＯＭに入力し、α１＋指こ変換するような処理
を行なっていた。有限体（ＧＦ２）の演算において、加
算（減算は加算と同じ）は。
エクスクル−シブＯＲゲートによりｒ１↑ｊ単に実現で
きるが１乗除算を行なうには、上述の例から明かなよう
Ｇこ、ＲＯＭ及びレジスタな多く必要とし１回路規模が
大きくなる欠点があった。門た・従来の有限体演算回路
は、生成多項式又は演算の種類ごとに専用のハードウェ
アの構成とざｎ、汎用性を欠くものであった。
きるが１乗除算を行なうには、上述の例から明かなよう
Ｇこ、ＲＯＭ及びレジスタな多く必要とし１回路規模が
大きくなる欠点があった。門た・従来の有限体演算回路
は、生成多項式又は演算の種類ごとに専用のハードウェ
アの構成とざｎ、汎用性を欠くものであった。
「発明の目的」
したがって、この発明の目的は、ＲＯＭ、レジスタなど
のメモリの必要量が減少２２１、回路規模が小さくｖａ
ｎ、た有限体の演算回路を提供することにある。
のメモリの必要量が減少２２１、回路規模が小さくｖａ
ｎ、た有限体の演算回路を提供することにある。
この発明の他の目的は、有限体の任意の元の乗算、除算
、べき乗などの演算を行なうことができる有限体の演算
回路を提供することＧこある。
、べき乗などの演算を行なうことができる有限体の演算
回路を提供することＧこある。
この発明の更に他の目的は、エラー訂正符号の符号器及
び復号器に好適な有限体の演算回路を提供することにあ
る。
び復号器に好適な有限体の演算回路を提供することにあ
る。
「発明の概要」
この発明は、有限体ＯＦ（２ｍ）の元が６クトル表現ｖ
ｒｂたｍビットの第１の入力をマトリクス表現の６要ｉ
ｃこ変換し、このマトリクス表現の各要素と有限体Ｃ）
Ｆ’（２”）の元がベクトル表現ぎ第１たｍビットの第
２の入力とを乗算し、第１及び第２の入力の乗算出力を
有限体ＧＦ（２ｍ）のベクトル表現で得るようにした有
限体の演算回路である。
ｒｂたｍビットの第１の入力をマトリクス表現の６要ｉ
ｃこ変換し、このマトリクス表現の各要素と有限体Ｃ）
Ｆ’（２”）の元がベクトル表現ぎ第１たｍビットの第
２の入力とを乗算し、第１及び第２の入力の乗算出力を
有限体ＧＦ（２ｍ）のベクトル表現で得るようにした有
限体の演算回路である。
「実施例」
この発明の一実施例の理解を容易とするため。
以下に、ＧＦ（２）について説明する。
最初に生成多項式ｇ（ｘ）とＯＦ（２ｍ）ｌの元ａ１と
の関係を説明する。−例として、（ｇ（ｘ）−ｘ”＋ｘ
＋１）とする。この生成多項式ｇ（ｘ）の係数を降べき
の順に書くと（１，Ｏ，０，１，１）となる。この係数
と対応して、フィードパ°ツクループを有する第１図Ａ
に示すシフトレジスタ回路を構成することができる。第
１図Ａにおいて、初段のレジスタと次段のレジスタとの
間に挿入さｎた加算回路は、（ｍｏｄ、２）の加算回路
である。
の関係を説明する。−例として、（ｇ（ｘ）−ｘ”＋ｘ
＋１）とする。この生成多項式ｇ（ｘ）の係数を降べき
の順に書くと（１，Ｏ，０，１，１）となる。この係数
と対応して、フィードパ°ツクループを有する第１図Ａ
に示すシフトレジスタ回路を構成することができる。第
１図Ａにおいて、初段のレジスタと次段のレジスタとの
間に挿入さｎた加算回路は、（ｍｏｄ、２）の加算回路
である。
このシフトレジスタ回路に、第１図Ｂに示すようＧこ、
（１０００）を初期値として設定し、順次、シフト動作
を行なわせると、各レジスタの内容は、第１図Ｂに示す
ように変化する。ここで。
（１０００）を初期値として設定し、順次、シフト動作
を行なわせると、各レジスタの内容は、第１図Ｂに示す
ように変化する。ここで。
ｇ（ｘ）−０の根をα（−α１）とおくと、（α４＋α
＋１−〇）から、（α４−α＋１）である。したがって
、第１１３１１３に示すレジスタの内容の変化は、下記
に示すように、αのべき乗で表わキ２する。
＋１−〇）から、（α４−α＋１）である。したがって
、第１１３１１３に示すレジスタの内容の変化は、下記
に示すように、αのべき乗で表わキ２する。
α：（１０００）α’：（１０１０）
α”：（０１００）α”：（ＯｉＯｔ）α２：（００１
０）Ｑ””：（１１１０）α”：（０００１）α、（０
１１１） α’：（１１０（１）θ、（１１１１）α５：（０１１
０）α：（１０１１） α６：（００１１）α：（１００１） α７：（＋１０１）α”：（１０００）α以」：の元は
、（α４−α＋１）の式ご用いて。
０）Ｑ””：（１１１０）α”：（０００１）α、（０
１１１） α’：（１１０（１）θ、（１１１１）α５：（０１１
０）α：（１０１１） α６：（００１１）α：（１００１） α７：（＋１０１）α”：（１０００）α以」：の元は
、（α４−α＋１）の式ご用いて。
α０．α１．α２．０３の線形結合として表現される。
つまり。
α−α＋１
Ｑ−αＯα＝α（α＋１）＋α＋α
ａ−ａ２−ａ’−ａ（ａ、−１）−ａＪ＋ａ’α−αＯ
α−（α＋１）（α＋１）−α＋１となる。このように
、α０〜α３のベクトル表現を用すＪ＋Ｉ’ｊｌｊ＋の
ｃ’Ｉ”；Ｅ：（ｌ伺”ｕ’ｒＱ＊’）４’、ＫしＪい
て、α以上を表わすと、第１図Ｂに示す内容と同一にな
る。
α−（α＋１）（α＋１）−α＋１となる。このように
、α０〜α３のベクトル表現を用すＪ＋Ｉ’ｊｌｊ＋の
ｃ’Ｉ”；Ｅ：（ｌ伺”ｕ’ｒＱ＊’）４’、ＫしＪい
て、α以上を表わすと、第１図Ｂに示す内容と同一にな
る。
次に、αとマトリクスＴとの関係について説明する。随
伴行列Ｔは、（ｇ（ｘ）＝ｘ＋ｘ＋１．）とする時に ■ となるものである。第１図１３のαを縦ベクトルとする
と。
伴行列Ｔは、（ｇ（ｘ）＝ｘ＋ｘ＋１．）とする時に ■ となるものである。第１図１３のαを縦ベクトルとする
と。
ｉ’＝Ｃａ、α、α、α〕
の関係がある。］゛は
２
となり、αを使って表現すると、Ｔ、＝［α。
α３．α４．α５〕となることが分かる。即ち。
１４）で、ｉ−１−１、ｉ−１−２、ｉ＋３は、（ｍｏ
ｄ、Ａ５）で計算した値をとる。言い換えると、Ｔの第
１列はαのベクトル表現αと同一である。
ｄ、Ａ５）で計算した値をとる。言い換えると、Ｔの第
１列はαのベクトル表現αと同一である。
次に、（Ｑ×α二α）について説明する。
ベクトル同士の乗算は不可能であるが、マ）ＩＪクスと
ベクトルの乗算は可能である。したがって。
ベクトルの乗算は可能である。したがって。
αｉをマトリクス表現ＴＩに変換することにより乗算が
可能となる。′Ｉ’とαの乗算は これより、（ｉ＝２ン以上の場合 Ｔ×α＝Ｔｘα×α＝α×α！−１＝αｉ＋＋となり９
一般に（Ｔαｉ＝α１＋１〕ということが解る。逆に、
この関係から α＝Ｔα＝Ｔα＝Ｔα＝Ｔα という関係も成り立つ。一般（αｉ＋ｊ＝Ｔ１・αＪ）
が成立する。これらの検別がら、α１と′１゛１は９乗
算の時は全く同一視でき、（α１×αＳ）を計算するに
は、（’Ｊ、”Ｘα３）を計算Ｔｌｌば良い。
可能となる。′Ｉ’とαの乗算は これより、（ｉ＝２ン以上の場合 Ｔ×α＝Ｔｘα×α＝α×α！−１＝αｉ＋＋となり９
一般に（Ｔαｉ＝α１＋１〕ということが解る。逆に、
この関係から α＝Ｔα＝Ｔα＝Ｔα＝Ｔα という関係も成り立つ。一般（αｉ＋ｊ＝Ｔ１・αＪ）
が成立する。これらの検別がら、α１と′１゛１は９乗
算の時は全く同一視でき、（α１×αＳ）を計算するに
は、（’Ｊ、”Ｘα３）を計算Ｔｌｌば良い。
前述のように、Ｔ−〔αｉ、αｔ＋１．．ｉ＋２゜α１
＋３〕と表現できるので、αから他のベクトルを発生で
き１″Ｌば、マトリクスＴ１の全ての要素が分かったこ
とになるので、この要素とｔｘ”ｆ乗算丁ス１ば、（α
１×αＪ）の乗算を実行できる。
＋３〕と表現できるので、αから他のベクトルを発生で
き１″Ｌば、マトリクスＴ１の全ての要素が分かったこ
とになるので、この要素とｔｘ”ｆ乗算丁ス１ば、（α
１×αＪ）の乗算を実行できる。
第２図は、ベクトル表現２７’ＬＴ、ニーαをマトリク
ス表現Ｔ１＆こ変換する回路（但し１ｇ（ｘ）−Ｘ’＋
ｘ＋１）をｌＪス丁ものである。第１図Ａに示すフィー
ドバックループ企イｊ゛するシフトレジスタ回路で、各
レジスタα］ヲセットし、３回シフト動作させることで
。
ス表現Ｔ１＆こ変換する回路（但し１ｇ（ｘ）−Ｘ’＋
ｘ＋１）をｌＪス丁ものである。第１図Ａに示すフィー
ドバックループ企イｊ゛するシフトレジスタ回路で、各
レジスタα］ヲセットし、３回シフト動作させることで
。
、、＋＋１．０ｉ＋ｚ、α１＋３２順次発生することか
できる。したがって、第２図における４個のレジスタ１
、２．３．４にα１例えばα１を外部がら取り入１ｉＬ
。
できる。したがって、第２図における４個のレジスタ１
、２．３．４にα１例えばα１を外部がら取り入１ｉＬ
。
３回のシフト動作を行なうのと等価な接続によって、入
力のレジスタの出力と第２図において破線の位置とＯこ
夫々マ）ＩＪクスＴ１の各要素を同時に発生させること
ができる。即ち、レジスタ１〜４の出力？１ビットずつ
下側にずらすと共に、このシフト後の最上位ビット及び
最下位ビットを（ｍｏｄ。
力のレジスタの出力と第２図において破線の位置とＯこ
夫々マ）ＩＪクスＴ１の各要素を同時に発生させること
ができる。即ち、レジスタ１〜４の出力？１ビットずつ
下側にずらすと共に、このシフト後の最上位ビット及び
最下位ビットを（ｍｏｄ。
２）の加算器２２．２３．２４により加算する構成とざ
ｎる。
ｎる。
第３図は、この発明の一実施例の構成を示し。
入力（ＬＳＢからａ６、ａｌ＋ａ２、ａ３）としてα１
が供給ぎスする。また、生成多項式ｇ（ｘ）の係数ｇｉ
がレジスタ５．６．７の縦続接続に供給ぎスル。しレジ
スタ５，６．７の夫々から係数ｇ３＋ｇ２．Ｆ、＋が取
り出’ａ２％る。（ｇ（ｘ）−ｘ＋ｙ、＋１）の時は、
（１１，＋−１，８２−８３−０）となる。係数８１が
ＡＮＤゲート８＋１１．１４４こ供給ぎ２′Ｌ。
が供給ぎスする。また、生成多項式ｇ（ｘ）の係数ｇｉ
がレジスタ５．６．７の縦続接続に供給ぎスル。しレジ
スタ５，６．７の夫々から係数ｇ３＋ｇ２．Ｆ、＋が取
り出’ａ２％る。（ｇ（ｘ）−ｘ＋ｙ、＋１）の時は、
（１１，＋−１，８２−８３−０）となる。係数８１が
ＡＮＤゲート８＋１１．１４４こ供給ぎ２′Ｌ。
係数ｇ２がＡＮＤゲート９，１２．１５に供給ぎｌｔ９
係数ｇ３がＡＮＤゲート１０．１３．１６に供糸合ぎ第
１る。
係数ｇ３がＡＮＤゲート１０．１３．１６に供糸合ぎ第
１る。
Ａ、Ｎｌ）ゲート８．９．１０の出力が夫々エクスクル
−シブＯＲグー）（以下、ＥＸ、ＯＲゲートと略す）２
２．３２．４２にその一方の入力として供給ぎ７する。
−シブＯＲグー）（以下、ＥＸ、ＯＲゲートと略す）２
２．３２．４２にその一方の入力として供給ぎ７する。
ＡＮＤゲート１１．１２．１３の出力がＥＸＯＲゲート
２３，３２．４３にその一方ａ）λ子ＩＪ−Ｔ、アイ几
に−ｘｒｙ、−ＡｔｖｌｎＡ’−ｋＩＡ１５．１６の出
力がＥＸＯＲゲート２４．３４゜４４にその一方σ〕入
力として（ＩＩ（ＦＥｎる。各列ごとの３個のＡＮＤゲ
ートの組には、前の列の夫々からＭＳＢが共通に供給ぎ
ｎる。この各列ごとの３個のＡＮＤゲートは、生成多項
式の係数８１のうちで。
２３，３２．４３にその一方ａ）λ子ＩＪ−Ｔ、アイ几
に−ｘｒｙ、−ＡｔｖｌｎＡ’−ｋＩＡ１５．１６の出
力がＥＸＯＲゲート２４．３４゜４４にその一方σ〕入
力として（ＩＩ（ＦＥｎる。各列ごとの３個のＡＮＤゲ
ートの組には、前の列の夫々からＭＳＢが共通に供給ぎ
ｎる。この各列ごとの３個のＡＮＤゲートは、生成多項
式の係数８１のうちで。
０のものが供給ざｎる時に常に０となり、■のものが供
給ぎｎる時にフィードバックデータをＥＸＯＴ（ゲート
に供給する。例えば（Ｕ、−１１ｇ２−ＩＬ３−（１）
σ）時には、ＥＸＯＲゲート２２．２３．２４が（ｍｏ
ｄ。
給ぎｎる時にフィードバックデータをＥＸＯＴ（ゲート
に供給する。例えば（Ｕ、−１１ｇ２−ＩＬ３−（１）
σ）時には、ＥＸＯＲゲート２２．２３．２４が（ｍｏ
ｄ。
２）の＋Ｊｌ’ｌ算器として動作し、残りの他のＥＸＯ
Ｒゲートは、単に入力２通過ぎせるだけである。
Ｒゲートは、単に入力２通過ぎせるだけである。
したがって、前の列のＭＳＢとＥχＯＲゲート２２．２
３．２４・・・・・・、４４の各出力とは、入力ａＯ−
ａ３と対応するマ）ＩＪクスの全ての要Ｗ（ヲ構成する
。このマトリクス表現Ｇこ変換ぎ２また入力と乗算ビれ
る他のＧＦ（２ｍ）上の元は１人力す。。
３．２４・・・・・・、４４の各出力とは、入力ａＯ−
ａ３と対応するマ）ＩＪクスの全ての要Ｗ（ヲ構成する
。このマトリクス表現Ｇこ変換ぎ２また入力と乗算ビれ
る他のＧＦ（２ｍ）上の元は１人力す。。
ｂ、、し２．ｂ３として供給され、レジスタ５１゜５２
．５３．５４に取り込ま２１６ｏ両者の乗算。
．５３．５４に取り込ま２１６ｏ両者の乗算。
即ち
明却１書のｒ１弓Ｌ（内容に変更なし）の出力をＣ６＋
ＣＩ＋０２＋０３とすると、こオｔらは、下式のものと
なる。
ＣＩ＋０２＋０３とすると、こオｔらは、下式のものと
なる。
Ｃｏ””Ｊ）＋１’）ｏ十Ｔ＋２ｂｌ＋Ｔ１３１）２＋
ｉ、”、４ｂ３ＣＩ＝Ｔ２１ｂｏ＋Ｔ２２’）Ｉ＋Ｔ２
３ｌ）２」−１ＪＩ２４ｂ３Ｃ２””Ｔ３＋１）０＋’
］、”３２ｂ１＋Ｔ３３”２”３４１〕３ｃ３＝Ｔ、、
ｌ）。＋Ｔ、、、Ｉ）、＋Ｔ４３ｂ２＋Ｔ４．．ｌ）３
」二連の出力Ｃ６を発生ずるための乗算は、ＡＮＤゲー
１−Ｅｉｌ、６２，６３，６ｉてよってなされ。
ｉ、”、４ｂ３ＣＩ＝Ｔ２１ｂｏ＋Ｔ２２’）Ｉ＋Ｔ２
３ｌ）２」−１ＪＩ２４ｂ３Ｃ２””Ｔ３＋１）０＋’
］、”３２ｂ１＋Ｔ３３”２”３４１〕３ｃ３＝Ｔ、、
ｌ）。＋Ｔ、、、Ｉ）、＋Ｔ４３ｂ２＋Ｔ４．．ｌ）３
」二連の出力Ｃ６を発生ずるための乗算は、ＡＮＤゲー
１−Ｅｉｌ、６２，６３，６ｉてよってなされ。
加算は、ＥＸＯＲゲート６５，６６．６７によってブ工
さ４ｔ、ＥＸＯ］１．ゲート６７の出力がＣ６とじてレ
ジスタ１０１に貯えられる。
さ４ｔ、ＥＸＯ］１．ゲート６７の出力がＣ６とじてレ
ジスタ１０１に貯えられる。
また、出力Ｃ１を発生ずるための乗算は、ＡＮＤゲート
７１，７２．７３．７４によってなされ。
７１，７２．７３．７４によってなされ。
力目算は、■（ＸＯ１ｔゲート７５．７６．７７によっ
てなされ、ＥＸＯＲ，ゲート７７の出力がＣ，としてレ
ジスタ１０２に貯えられる。同様に、ＡＮＩ）ゲート８
１，８２，８３．８４及びＥＸＯＲゲート８５，８６．
８７によって形成さ′Ｉ″した出力Ｃ２がレジスタ１０
３＆こ貯えらス１．ＡＮＤゲート９１゜９２．９３．９
４及びＦ１χＯＲゲート９５，９６゜９７によって形成
び第１た出力Ｃ３がレジスタ１０４０こ貯えられる。
てなされ、ＥＸＯＲ，ゲート７７の出力がＣ，としてレ
ジスタ１０２に貯えられる。同様に、ＡＮＩ）ゲート８
１，８２，８３．８４及びＥＸＯＲゲート８５，８６．
８７によって形成さ′Ｉ″した出力Ｃ２がレジスタ１０
３＆こ貯えらス１．ＡＮＤゲート９１゜９２．９３．９
４及びＦ１χＯＲゲート９５，９６゜９７によって形成
び第１た出力Ｃ３がレジスタ１０４０こ貯えられる。
以上のようにして、第３図に示す構成は、０Ｆ（２）上
のベクトル表現ぎ′２また２個の元の乗算分桁ない１乗
算出力２発生すること並びに生成多項式Ｊ・１（Ｘ）を
変更することが１１■能なものである。
のベクトル表現ぎ′２また２個の元の乗算分桁ない１乗
算出力２発生すること並びに生成多項式Ｊ・１（Ｘ）を
変更することが１１■能なものである。
上述のこの発明の一実施例において、（ａ（、。
ａｌ、Ｃ２、ａ−３）を入力Ａとしｒ（ｂＯ、”、、１
１．ｂ２’１）３）を入力Ｂとし、（ｃｎｌＣＩ＋０２
、Ｃ３）を出力Ｃとすると、へ入力として、Ｑ１ゞ企供
絵ＴＩＥ、ば。
１．ｂ２’１）３）を入力Ｂとし、（ｃｎｌＣＩ＋０２
、Ｃ３）を出力Ｃとすると、へ入力として、Ｑ１ゞ企供
絵ＴＩＥ、ば。
Ｃ１９・Ｂの出力Ｃを得ることがてきる。ここて、Ｎハ
、（０、１、２、・・・・−・、２ｍ−２）ノ中テ任意
ｃ１設定ぴ７ｔた値であり、テーブルが拡納ぎｎたＲＯ
Ｉ弧のアドレスとしてＩ９を供給することにより、Ｃ９
を形成できる。同様に、他のＲＡＭにより、α−８Ｎ 企発生し、α・Ｂの出力ＣＥ影形成き、更に他のＲＯＭ
Ｄこより、α−１を発生し、α−１・Ｂの出力Ｃを形成
することができる。
、（０、１、２、・・・・−・、２ｍ−２）ノ中テ任意
ｃ１設定ぴ７ｔた値であり、テーブルが拡納ぎｎたＲＯ
Ｉ弧のアドレスとしてＩ９を供給することにより、Ｃ９
を形成できる。同様に、他のＲＡＭにより、α−８Ｎ 企発生し、α・Ｂの出力ＣＥ影形成き、更に他のＲＯＭ
Ｄこより、α−１を発生し、α−１・Ｂの出力Ｃを形成
することができる。
第４図に示ｆこの発明の他の実施例は、第３図に示す乗
算回路を応用し、ＲＯＭを用いずＧこ、上述のような神
々の演算を行なえるようにした演算回路である。
算回路を応用し、ＲＯＭを用いずＧこ、上述のような神
々の演算を行なえるようにした演算回路である。
第４図において、１１１及び１２１は、ベクトル表現の
入力データをマトリクスＴの要素に変換する変換回路を
示し、１１２及び１２２は、変換回路１１１及び１２１
の入力が貯えら第１るＩｌ’ｌビットのレジスタ３示す
。変換回路１１１及び１２１０こけシフトレジスタ１１
７から生成多項式の係数が供１（ｆＦＥ２する。シフト
レジスタ１１７は、クロックＣＫＧによりシフト動作を
行なう。１１３及び１２３は、変換回路１１１及び１２
１からのマ）ＩＪクスＴノ要素とベクトル表現のｍビッ
トのデータのマ）ＩＪクス乗算を行なう乗算ゲートであ
る。この乗算ゲート１１３及び１２３０こけ、レジスタ
１１４及び１２４からＩ１１ビットのデータが供給ぎ第
１る〇レジスタ１１２への入力データは、マルチプレク
サ１１５により選択ぎ第１たもので、マルチプレクサ１
１５は、セレクト信号Ｓ１により制御される。
入力データをマトリクスＴの要素に変換する変換回路を
示し、１１２及び１２２は、変換回路１１１及び１２１
の入力が貯えら第１るＩｌ’ｌビットのレジスタ３示す
。変換回路１１１及び１２１０こけシフトレジスタ１１
７から生成多項式の係数が供１（ｆＦＥ２する。シフト
レジスタ１１７は、クロックＣＫＧによりシフト動作を
行なう。１１３及び１２３は、変換回路１１１及び１２
１からのマ）ＩＪクスＴノ要素とベクトル表現のｍビッ
トのデータのマ）ＩＪクス乗算を行なう乗算ゲートであ
る。この乗算ゲート１１３及び１２３０こけ、レジスタ
１１４及び１２４からＩ１１ビットのデータが供給ぎ第
１る〇レジスタ１１２への入力データは、マルチプレク
サ１１５により選択ぎ第１たもので、マルチプレクサ１
１５は、セレクト信号Ｓ１により制御される。
レジスタ１１４への人力データは、マルチプレクサ１１
６Ｇこより選択ぎｎたもので、マルチプレクサ１１６は
、セレクト１Ｂ号３２Ｇこより制御キ７する。
６Ｇこより選択ぎｎたもので、マルチプレクサ１１６は
、セレクト１Ｂ号３２Ｇこより制御キ７する。
同様に、レジスタ１２２及び１２４には、マルチプレク
サ１２５及び１２６Ｇこより選択２２Ｎたデータが供給
２７する。こ第１らのマルチプレクサ１２５及び１２６
は、セレクト信号Ｓ３及びＳ４により制御’Ｑ７１．る
。乗算ゲート１１３の乗算出力がＥＸＯＲゲート１１８
Ｇこ供給ぎｌすると共Ｏこ１乗算ゲート１２３の乗算出
力かＡＮＤゲート１１９を介してＥＸＯＲウー［１１８
に供給ざ第１る。ＡＮＤゲート１１９には、制御信号Ｓ
Ａが供給ぎれ、こＵ）制御信号ＳＡが１の時に１乗算ゲ
ート１１３及び乗算ゲート１２３の両者の出力の（ｍｏ
ｄ、２）の加算出力が出力信号Ｃとして取り出ぎｎる。
サ１２５及び１２６Ｇこより選択２２Ｎたデータが供給
２７する。こ第１らのマルチプレクサ１２５及び１２６
は、セレクト信号Ｓ３及びＳ４により制御’Ｑ７１．る
。乗算ゲート１１３の乗算出力がＥＸＯＲゲート１１８
Ｇこ供給ぎｌすると共Ｏこ１乗算ゲート１２３の乗算出
力かＡＮＤゲート１１９を介してＥＸＯＲウー［１１８
に供給ざ第１る。ＡＮＤゲート１１９には、制御信号Ｓ
Ａが供給ぎれ、こＵ）制御信号ＳＡが１の時に１乗算ゲ
ート１１３及び乗算ゲート１２３の両者の出力の（ｍｏ
ｄ、２）の加算出力が出力信号Ｃとして取り出ぎｎる。
制御信号ＳＡが００時には２乗算ゲート１１３の出力が
出力信号Ｃとなる０ マルチプレクサ１１５，１１６，１２５，１２６の夫々
の一方のＩｎビットの入力データとして、Ｅ、Ａ。
出力信号Ｃとなる０ マルチプレクサ１１５，１１６，１２５，１２６の夫々
の一方のＩｎビットの入力データとして、Ｅ、Ａ。
１”、Ｂカタ供給ざ２する。マルチプレクサ１１５．’
１１６゜１２５の夫々の他方の入力データとして、出力
データＣがフィードバックぎスする。更に、マルチプレ
クサ１２６の他方の入力データとして１乗算ゲート１２
３の乗り出力がフィードバックさスする。
１１６゜１２５の夫々の他方の入力データとして、出力
データＣがフィードバックぎスする。更に、マルチプレ
クサ１２６の他方の入力データとして１乗算ゲート１２
３の乗り出力がフィードバックさスする。
乗算ゲー１１２３の出力が出力データＰとして取り出さ
７する。
７する。
第・１図に示す演算回路に：Ｉ５いて、セレクト倍しＳ
１〜Ｓ４及び制御信号３Ａによって設定ぎ１’Ｌる演Ａ
Ｉモードについて説明する０ 最初に、セレクト信号８１＋８２＋Ｓ３、Ｓ４を全てＯ
とし、制御信号ＳＡを１とした時の演算モート”Ｇこつ
いて説明する。この場合では、マルチプレクサ１１５．
１１６．１２．！５．１２６の夫々Ｑこよって、入力デ
ータ居、ＡｔＩｉ’、Ｂが選１］ぐご２１＋ＡＮＤゲー
ト１１９企介して乗算ゲート１２３の乗算出力が１４：
ＸＯＲゲート１１８に供給ざ第１る。したカタって、変
換回路１１１及び１２１の夫々のマトリクスＥＴＩ及び
Ｔ２とすると、（Ｃ−Ｔ、ＡｔＴ２Ｂ）の出力データＣ
が得らｎる。入力データＥ及びＦ分夫々α１゜αＪとす
ると＋（ＴＩ−Ｔ１．Ｔ２−一）となり、したがって。
１〜Ｓ４及び制御信号３Ａによって設定ぎ１’Ｌる演Ａ
Ｉモードについて説明する０ 最初に、セレクト信号８１＋８２＋Ｓ３、Ｓ４を全てＯ
とし、制御信号ＳＡを１とした時の演算モート”Ｇこつ
いて説明する。この場合では、マルチプレクサ１１５．
１１６．１２．！５．１２６の夫々Ｑこよって、入力デ
ータ居、ＡｔＩｉ’、Ｂが選１］ぐご２１＋ＡＮＤゲー
ト１１９企介して乗算ゲート１２３の乗算出力が１４：
ＸＯＲゲート１１８に供給ざ第１る。したカタって、変
換回路１１１及び１２１の夫々のマトリクスＥＴＩ及び
Ｔ２とすると、（Ｃ−Ｔ、ＡｔＴ２Ｂ）の出力データＣ
が得らｎる。入力データＥ及びＦ分夫々α１゜αＪとす
ると＋（ＴＩ−Ｔ１．Ｔ２−一）となり、したがって。
Ｊ
Ｃ＝Ｔ−’Ａ＋Ｔ−Ｂ
という演算を行なうことができる。この演算は。
パリティ発生や、エラー訂正回路を実現するうえて必要
とぎｎる。
とぎｎる。
第２Ｇこ、βの演算について説明する。一般のへき数Ｎ
は、２進数で与えらｎるので、（ｒｎ−４）のａｌｉ′
（２）上で考えるとすると、べさ数Ｎは１Ｑ＝ｎｏ１２
°＋ｎｌ−２’＋ｎ２−２２＋ｎ３＊２３として表わ丁
ことができる。したがって、βの演算は ＮＩＩＱ−ト２ｎｌ＋４ｎ２＋８ｎ３ β−β 一β゛０×β嶋×β４ｎ′×β８１１゜（ｆｐｔ、、ｎ
ｏ、ｎ＋、ｎ２！ｎｓはＯ又は１である。）として清算
できる。したがって、与えら２またβからβ２．β４．
β８を形成し、べき数Ｇこ従って累積演算をＴ′Ｉ″Ｌ
ば良い。
は、２進数で与えらｎるので、（ｒｎ−４）のａｌｉ′
（２）上で考えるとすると、べさ数Ｎは１Ｑ＝ｎｏ１２
°＋ｎｌ−２’＋ｎ２−２２＋ｎ３＊２３として表わ丁
ことができる。したがって、βの演算は ＮＩＩＱ−ト２ｎｌ＋４ｎ２＋８ｎ３ β−β 一β゛０×β嶋×β４ｎ′×β８１１゜（ｆｐｔ、、ｎ
ｏ、ｎ＋、ｎ２！ｎｓはＯ又は１である。）として清算
できる。したがって、与えら２またβからβ２．β４．
β８を形成し、べき数Ｇこ従って累積演算をＴ′Ｉ″Ｌ
ば良い。
このβ９の演算２行なう時の動作を第５図を参照して説
明する。第５図Ａは、演算回路のクロックご示し、ｔ＋
、第２の時刻まで、セレクト信号Ｓ１及びＳ２は、第５
図Ｂ及び第５図ＣＧこ示すように、Ｏと２１１〜しる。
明する。第５図Ａは、演算回路のクロックご示し、ｔ＋
、第２の時刻まで、セレクト信号Ｓ１及びＳ２は、第５
図Ｂ及び第５図ＣＧこ示すように、Ｏと２１１〜しる。
入力データＥとして４ビ゛ントのデータβが入力ぎｎ、
入力データＡ、Ｆ、Ｂ、！：して、α（−Ｉｔ）００）
か入力ぎ３する。そして１時刻し、からセレクト信ＶＳ
、及びＳ２が１とぎ２ｔ。
入力データＡ、Ｆ、Ｂ、！：して、α（−Ｉｔ）００）
か入力ぎ３する。そして１時刻し、からセレクト信ＶＳ
、及びＳ２が１とぎ２ｔ。
計算が始めら第１る。
第５図り及び第５図ＥＧこ夫々示すＪ：うに、マルチプ
レクサ１１５及び１１６から入カテータβ及ヒθ°；Ｑ
Ｓ出力Ｅｒ＋、、レジスタ１１２及び１１４力・ラバ。
レクサ１１５及び１１６から入カテータβ及ヒθ°；Ｑ
Ｓ出力Ｅｒ＋、、レジスタ１１２及び１１４力・ラバ。
第５図Ｆ及び第５図Ｇに夫々示すようＧこ、１クロツク
遅７’してこ第１らのデータが出力ぎス′シる。時刻ｔ
３では、レジスタ１１２の出力がβとなり、レジスタ１
１４の出力がαとなる。制御信号ＳＡかＯとぎオｔてお
り９乗算ゲート１１３の出力βがマルチプレクサ１１５
及び１１６分通りレジスタ１１２及び１１４０こフィー
ドバックさ７するので１時刻ｔ４では、レジスタ１１２
及び１１４の出力がβとなる。
遅７’してこ第１らのデータが出力ぎス′シる。時刻ｔ
３では、レジスタ１１２の出力がβとなり、レジスタ１
１４の出力がαとなる。制御信号ＳＡかＯとぎオｔてお
り９乗算ゲート１１３の出力βがマルチプレクサ１１５
及び１１６分通りレジスタ１１２及び１１４０こフィー
ドバックさ７するので１時刻ｔ４では、レジスタ１１２
及び１１４の出力がβとなる。
ｙｓ（’）ＩＮｒ刻ｔｓでは、レジスタ１１２及び１１
４ノＩＢ力がβとなり、以下、β、β、βと変化する０
第５図Ｈは１乗算ゲート１１３の出力を示す０この乗算
ゲート１１３の出力がＩ罵χ○Ｒゲート１１８’Ｅ介し
てマルチプレクサ１２５に供給ぎｎる。
４ノＩＢ力がβとなり、以下、β、β、βと変化する０
第５図Ｈは１乗算ゲート１１３の出力を示す０この乗算
ゲート１１３の出力がＩ罵χ○Ｒゲート１１８’Ｅ介し
てマルチプレクサ１２５に供給ぎｎる。
マルチプレクサ１２５のセレクト信号３Ｂは、第５図■
に示すようＧこ、指数Ｎの２進表現（ｎｏｎ＋。
に示すようＧこ、指数Ｎの２進表現（ｎｏｎ＋。
ｌ’１２、ｒ１３）σ）夫々Ｇこ対応して１クロック毎
Ｇ口切り替えらｎる。セレクト信号Ｓ３がＯの時は、入
力データＦ（−α０）が選択ぎわ、セレクト信＠Ｓｓが
１の時は１乗算ゲート１１３の出力データが選択ぎ才す
る。したがって、マルチプレクサ１２５の出力１’ｌＱ
２１−１゜ として、第５図Ｋに示すように、β、β４ｒ１２８＋１
３ β・βが順次現２１．レジスタ１２２の出力は、マルチ
プレクサ１２５の出力が１クロック遅らぎ２′した第５
図Ｍに示すものとなる。
Ｇ口切り替えらｎる。セレクト信号Ｓ３がＯの時は、入
力データＦ（−α０）が選択ぎわ、セレクト信＠Ｓｓが
１の時は１乗算ゲート１１３の出力データが選択ぎ才す
る。したがって、マルチプレクサ１２５の出力１’ｌＱ
２１−１゜ として、第５図Ｋに示すように、β、β４ｒ１２８＋１
３ β・βが順次現２１．レジスタ１２２の出力は、マルチ
プレクサ１２５の出力が１クロック遅らぎ２′した第５
図Ｍに示すものとなる。
セレクトイａ′ｉ：ｉＳ４は、第５図Ｊに示すようＯこ
。
。
時刻ｔ４から１とぎ乙１時刻ｔ４以降は、入力データＢ
（−α）から乗算ゲート１２３の出力分選択する状態と
なる。第５図りは、マルチプレクサ１２６の出力を示し
、このマルチ７”レクサ１２６の出力がレジスタ１２４
Ｑこ取り込ま第１．レジスタ１２４から第５図す丁０こ
示す出力が現２する。時刻ｔ４ては、レジスタ１２２か
らのβとレジスタ１２４からの６゜とが乗算ゲート１２
３に供給キ２１．第５図０に示す（α０×βＴ１０−β
１１０）の出力データＰが発生する。時刻ｔ、てＣｊ１
乗算ゲート１２３への入力がβ２］’１１及びβ３１０
となるので１乗算ケート１２３の出力Ｐかβｎ０＋２ｎ
１となる。同様に９時刻ｔ６゜ｔ７の夫々Ｏこ乗算ケー
）１２３Ｇこ供給；Ｊ２’１．る入力Ｑこよつて、乗算
ゲート１２３からは、 ＋−８Ｈ３の出力Ｐが得ら２１．る。図示・ゼずも、出
力データＰをレジスタを介することで、クロツクと同期
びせ１時刻ｔ８ては、βの値が出力ぎ２する○第３に、
β−１の演算モードＧこついて説明ｊ−る０ｃｒｒ゛（
２）の有限体では、０でない任意の元βはβ−】 であるから。
（−α）から乗算ゲート１２３の出力分選択する状態と
なる。第５図りは、マルチプレクサ１２６の出力を示し
、このマルチ７”レクサ１２６の出力がレジスタ１２４
Ｑこ取り込ま第１．レジスタ１２４から第５図す丁０こ
示す出力が現２する。時刻ｔ４ては、レジスタ１２２か
らのβとレジスタ１２４からの６゜とが乗算ゲート１２
３に供給キ２１．第５図０に示す（α０×βＴ１０−β
１１０）の出力データＰが発生する。時刻ｔ、てＣｊ１
乗算ゲート１２３への入力がβ２］’１１及びβ３１０
となるので１乗算ケート１２３の出力Ｐかβｎ０＋２ｎ
１となる。同様に９時刻ｔ６゜ｔ７の夫々Ｏこ乗算ケー
）１２３Ｇこ供給；Ｊ２’１．る入力Ｑこよつて、乗算
ゲート１２３からは、 ＋−８Ｈ３の出力Ｐが得ら２１．る。図示・ゼずも、出
力データＰをレジスタを介することで、クロツクと同期
びせ１時刻ｔ８ては、βの値が出力ぎ２する○第３に、
β−１の演算モードＧこついて説明ｊ−る０ｃｒｒ゛（
２）の有限体では、０でない任意の元βはβ−】 であるから。
β＝β
である。つまり、（Ｎ＝１４）と丁ス１ば良く、Ｎ＝（
０１１１，）企セレクｌ−ｍ”＋’Ｓ３として入力する
ことＱこより、出力データＰとしてβ−１が出方ざ第１
る。
０１１１，）企セレクｌ−ｍ”＋’Ｓ３として入力する
ことＱこより、出力データＰとしてβ−１が出方ざ第１
る。
一般に、ｍｏｄ、（２−１）の計算では、Ｎを−Ｎに変
えたい時Ｏこは、Ｎの２進表示の値を丁べて反転子ス１
ば良い。
えたい時Ｏこは、Ｎの２進表示の値を丁べて反転子ス１
ば良い。
したがって、βの第４の演算モードは、べき数Ｎの２進
表示？反転するたけで良いので、入力データＥとしてβ
を供給し、入力データＡ、Ｆ。
表示？反転するたけで良いので、入力データＥとしてβ
を供給し、入力データＡ、Ｆ。
１３としてａ’ｆ供給し、セレクト信号ｓ、として。
反転己２またべき数ＮをＬＳＢ力）ら順欧供給丁２１ば
。
。
出力データ１〕としてβ？得ることができる。
第５のｌ寅シ；（モード（β×γ、β×γ）について説
明する。こス１は、第２及び第３の演算モードと殆と同
しであるが、入力データＢとして、α０の代わりＧこ、
ｒを入力Ｔｎば良い。
明する。こス１は、第２及び第３の演算モードと殆と同
しであるが、入力データＢとして、α０の代わりＧこ、
ｒを入力Ｔｎば良い。
第６の演算モード（α×γ、α×γ〕について説明する
。この場合は、入力データＥとしてαを供給し、入力デ
ータＡ及びドとしてα０を供給し・入力ｙ−タＢとして
γを供給し、マルチプレクサ１２５のセレクト１５号ｓ
３として、指数１又は−１σつ２進表示データ企ＬＳＢ
から順次供給すｎば良いＱ 第６図Ｏこ示すようＧこ、ベクトル表現ぎオ″したａｐ
（２’）ｌの元同士の乗算を行なう場合、一方の元のマ
）ＩＪクス表現した時の全’Ｉ’ｆ＆（１６ヒツト）分
入力端子１３１から直列にシフトレジスタ回路Ｇこ入力
し、この１６ビツトの要素とベクトル（ｔ）１１、Ｊ＋
１）２＋ｂｌ）と分乗算するようＧこしても良い。第６
図では、シフトレジスタ回路の各レジスタＧこマトリク
スの各要素のサフィックスカ記入ぎ２１１乗算ゲート分
１１１ｑ成するＡＮＤゲート及びＥＸＯＲゲートの夫々
には、第３図中のものと対応して同一の参照？ｎとがイ
・」ぎ第１ている。
。この場合は、入力データＥとしてαを供給し、入力デ
ータＡ及びドとしてα０を供給し・入力ｙ−タＢとして
γを供給し、マルチプレクサ１２５のセレクト１５号ｓ
３として、指数１又は−１σつ２進表示データ企ＬＳＢ
から順次供給すｎば良いＱ 第６図Ｏこ示すようＧこ、ベクトル表現ぎオ″したａｐ
（２’）ｌの元同士の乗算を行なう場合、一方の元のマ
）ＩＪクス表現した時の全’Ｉ’ｆ＆（１６ヒツト）分
入力端子１３１から直列にシフトレジスタ回路Ｇこ入力
し、この１６ビツトの要素とベクトル（ｔ）１１、Ｊ＋
１）２＋ｂｌ）と分乗算するようＧこしても良い。第６
図では、シフトレジスタ回路の各レジスタＧこマトリク
スの各要素のサフィックスカ記入ぎ２１１乗算ゲート分
１１１ｑ成するＡＮＤゲート及びＥＸＯＲゲートの夫々
には、第３図中のものと対応して同一の参照？ｎとがイ
・」ぎ第１ている。
「発明の効果」
この発明Ｇこ依ｎば、ベクトル表現さ第１た有限体の元
の乗算？メモリを用いずに行なうことができる０また。
の乗算？メモリを用いずに行なうことができる０また。
こσ）発明に依２１ば、イｊ限体土の任意の元β、γに
関して、β＋γは勿論のこと、β×γ。
関して、β＋γは勿論のこと、β×γ。
β、β、βγ、βγなどの演算２行なうことができる汎
用性のある回路な小ぎな規模のハードウェアで実現する
ことかできる。したがって。
用性のある回路な小ぎな規模のハードウェアで実現する
ことかできる。したがって。
この発明は、エラー訂正符号の狩り器及び復号器ＬｒＺ
ａ用して好適なものである。
ａ用して好適なものである。
第１図は有限体上の元とマトリクス表現との関係の説明
Ｑこ用いる路線図、第２図はベクトル表現己′ｌまたデ
ータをマトリクス表現の各要素Ｇこ変換する変換回路の
接続図、第３図はこの発明の一実施例の接続図、第４図
はこの発明の他の実施例のブロック図、第５図はこの発
明の他の実施例の動作説明Ｇこ用いるタイムチャート、
第６図はこの発明の史Ｏこ他の実施例の接続図である。 １．２，３．４・・一方の入力データを貯えるレジスタ
、５１．５２．５３．５４・・・・・・他方の入力デー
タを貯えるレジスタ、１０１，１０２゜１０３．１０４
・・・・・・出力データを貯えるレジスタ。 １１１．１２１・・・・・変換回路、１１３．１２３・
・・・・・乗算ゲート、１１５．１１’６，１２５，１
２６・・・・・・マルチプレクサ。 代理人杉浦正知 ｊ、事件の表示 昭和５８年’ｌ−？許願第２４８：２０４弓″２発明の
名称有限体の演算回路 ３、補正をする者 事件との関係特許出願人
Ｑこ用いる路線図、第２図はベクトル表現己′ｌまたデ
ータをマトリクス表現の各要素Ｇこ変換する変換回路の
接続図、第３図はこの発明の一実施例の接続図、第４図
はこの発明の他の実施例のブロック図、第５図はこの発
明の他の実施例の動作説明Ｇこ用いるタイムチャート、
第６図はこの発明の史Ｏこ他の実施例の接続図である。 １．２，３．４・・一方の入力データを貯えるレジスタ
、５１．５２．５３．５４・・・・・・他方の入力デー
タを貯えるレジスタ、１０１，１０２゜１０３．１０４
・・・・・・出力データを貯えるレジスタ。 １１１．１２１・・・・・変換回路、１１３．１２３・
・・・・・乗算ゲート、１１５．１１’６，１２５，１
２６・・・・・・マルチプレクサ。 代理人杉浦正知 ｊ、事件の表示 昭和５８年’ｌ−？許願第２４８：２０４弓″２発明の
名称有限体の演算回路 ３、補正をする者 事件との関係特許出願人
Claims (1)
- 有限体（）Ｆ（２ｍ）の元がベクトル表現ぎ７’１．ｅ
ｍピントの第１の入力をマトリクス表現の各Ｔ素ＧＬ−
変換し、このマ）ＩＪクス表現の各要素と上記有限体Ｇ
Ｆ（２）の瓦がベクトル表現ぎスまたＩＴＩビットの第
２の入力と２乗算し、上記第１及び第２の入力の乗算出
力を有限体Ｇｐ゛（２）のベクトル表現で得るようにし
た有限体の演算回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58248204A JPH0680491B2 (ja) | 1983-12-30 | 1983-12-30 | 有限体の演算回路 |
| US06/685,125 US4697248A (en) | 1983-12-30 | 1984-12-21 | Arithmetic circuit for obtaining the vector product of two vectors |
| EP84309110A EP0152702B1 (en) | 1983-12-30 | 1984-12-27 | Arithmetic circuit of finite field |
| DE8484309110T DE3482766D1 (de) | 1983-12-30 | 1984-12-27 | Arithmetische schaltung eines endlichen feldes. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58248204A JPH0680491B2 (ja) | 1983-12-30 | 1983-12-30 | 有限体の演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60144834A true JPS60144834A (ja) | 1985-07-31 |
| JPH0680491B2 JPH0680491B2 (ja) | 1994-10-12 |
Family
ID=17174737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58248204A Expired - Lifetime JPH0680491B2 (ja) | 1983-12-30 | 1983-12-30 | 有限体の演算回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4697248A (ja) |
| EP (1) | EP0152702B1 (ja) |
| JP (1) | JPH0680491B2 (ja) |
| DE (1) | DE3482766D1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH03179924A (ja) * | 1989-12-08 | 1991-08-05 | Sony Corp | 有限体の乗算回路 |
| JPH03182122A (ja) * | 1989-12-11 | 1991-08-08 | Sony Corp | 有限体の除算回路 |
| JP2011146052A (ja) * | 2001-11-30 | 2011-07-28 | Analog Devices Inc | ガロア拡大体・積算／積算加算・積和演算装置 |
Families Citing this family (18)
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|---|---|---|---|---|
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