JP2663498B2

JP2663498B2 - ディジタル・データ再生装置

Info

Publication number: JP2663498B2
Application number: JP10368988A
Authority: JP
Inventors: 幸広丸山; 義行矢作
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-04-26
Filing date: 1988-04-26
Publication date: 1997-10-15
Anticipated expiration: 2012-10-15
Also published as: JPH01276468A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ディジタル・データ再生装置に関し、特
に、エラー発生が短期的に集中した場合及び長期的なエ
ラーが生じている場合のいずれにおいても有効な対処が
可能なディジタル・データ再生装置に関する。

〔発明の概要〕

本発明は、入力されたディジタル・データ信号からデ
ータ抜取クロックによりデータを抜き取るようなディジ
タル・データ再生装置において、データ抜取クロックの
位相が制御信号に応じて変化するデータ抜取位相可変回
路を有し、第１の期間内のエラー検出結果に応じてデー
タ抜取位相可変回路のデータ抜取位相を制御すると共
に、該第１の期間よりも長い第２の期間内のエラー検出
結果に応じてもデータ抜取位相を制御することにより、
短期的及び長期的なエラー発生のいずれに対しても有効
な対処を可能とするものである。

〔従来の技術〕

本発明に係るディジタル・データの再生装置に関連す
る先行技術として、本件出願人は、例えば特開昭54−14
2005号公報において、ビデオテープレコーダ（VTR）を
使用したPCM記録再生装置に使用されるデータ抜取り方
法を提案している。このデータ抜取り方法は、複数ワー
ド毎に誤り検出が可能なコード構成を有するデータを抜
取る方法において、データの１ビットタイム内で互いに
異なる位相の多相のクロックパルスによって上記データ
を抜取り、この抜取られたデータを上記誤り検出までの
間メモリー装置に記憶し、上記誤り検出により正しいと
判定されたデータを上記メモリー装置から読出して受信
データとすることを特徴としている。

この先行技術においては、オーディオPCM信号を疑似
ビデオ信号の形態でVTRに記録再生する場合に適用した
具体例を開示しており、そのコード構成を第４図に示
す。この第４図において、各ワードＬ及びＲはステレオ
の左及び右チャンネルにそれぞれ対応し、Ｃはエラー検
出用のCRCコードを示している。この第４図から明らか
なように、RLRCあるいはLRLCの４ワードを１ブロックと
して、1H（水平期間）内に３ブロックが配設されてお
り、上記誤り検出は上記ブロック（４ワード）毎に行わ
れる。また、VTRからの疑似ビデオ信号から分離された
例えば第５図に示すようなディジタル・データ信号DS
を、第５図に示すような４相クロックCKの各位相φ_１〜
φ_４のクロックCK₁〜CK₄で抜き取ってそれぞれ誤り検出
し、これらの各相のデータについての誤り検出結果に基
づきデータ抜取位相の選択を行っている。ここで上記誤
り検出は上記各ブロック毎に行われるが、上記データ抜
取位相の制御は例えばビデオ信号のフィールド毎の検出
結果が所定の閾値に達することに応じて行っている。

〔発明が解決しようとする課題〕

ところで、上述のような先行技術においては、フィー
ルド期間程度の比較的短期的にエラーが集中して発生し
た場合には最適のデータ抜取位相が選択されて有効なエ
ラー対策が施されるが、短期間の範囲でのエラー数は少
ないが長期的に見ると多いような場合には何らの対策も
施されないことになる。このような具体例としてフィー
ルド内の所定位置のデータ位相が定常的に僅かにずれて
いた場合、１フィールド内ではエラー数が例えば１エラ
ー程度と少なく、データ抜取位相を制御するための閾値
にまで達しないにもかかわらず、長期的に見れば例えば
１秒間で60エラーにも達する膨大なエラー数となり、エ
ラーレートを大幅に悪化させる原因となっている。な
お、上記１フィールド内の所定位置で定常的に生ずるエ
ラーは、例えばVTRの回転ビデオ・ヘッド装置における
磁気テープに対するヘッド当たり等の影響により生じ得
るものである。

本発明は、このような実情に鑑みてなされたものであ
り、例えばフィールド単位等の比較的短期的なエラー
と、秒単位等の比較的長期的なエラーの両者に対して、
それぞれに有効なエラー対策が施し得るようなディジタ
ル・データの再生装置の提供を目的とする。

〔課題を解決するための手段〕

本発明に係るディジタル・データ再生装置は、上述し
たように課題を解決するために、入力されたディジタル
・データ信号からデータ抜取クロックでデータを抽出す
ることによりデータ再生を行うディジタル・データ再生
装置において、上記入力ディジタル・データ信号に対す
る上記データ抜取クロックのビット周期内の抜取位相が
制御信号に応じて変化するデータ抜取位相可変手段と、
上記入力ディジタル・データ信号に対して相対的に互い
に異なる複数の抜取位相でそれぞれ抽出された複数種類
のデータ毎にそれぞれエラーを検出するエラー検出手段
と、上記抽出された複数種類のデータの第１の期間内の
各エラー検出結果に応じて上記データ抜取位相可変手段
のデータ抜取位相を制御する第１の制御手段と、上記抽
出された複数種類のデータについての上記第１の期間よ
りも長い第２の期間内の各エラー検出結果に応じて上記
データ抜取位相可変手段のデータ抜取位相を制御する第
２の制御手段とを有することを特徴としている。

ここで上記データ抜取位相可変手段としては、データ
抜取に先立ってディジタル・データ信号の遅延量を変化
させる可変遅延回路や、多相のクロックでそれぞれ抜き
取られたデータの何れかを選択することによって結果的
にデータ抜取位相を可変するような切換選択回路等が考
えられ、また、２種類以上の回路を上記データ抜取位相
可変手段として用いて、多相クロック抜取データの何れ
かの選択と、信号遅延量の変化を同時に制御してもよ
い。

〔作用〕

エラー発生が短期的に集中した場合には、上記第１の
期間内のエラー検出結果に応じて上記データ抜取位相が
制御されることにより最適のデータ抜き取りが行われ、
長期的なエラーが生じている場合には、上記第２の期間
内のエラー検出結果に応じて上記データ抜取位相が制御
されることにより最適のデータ抜き取りが行われる。

〔実施例〕

以下、本発明の一実施例として、VTR（ビデオテープ
レコーダ）を用いてディジタル・データ信号を疑似ビデ
オ信号の形態で記録再生する際のデータ再生に適用した
ディジタル・データ再生装置について説明する。

第１図は本発明の一実施例となるディジタル・データ
再生装置の概略構成を示すブロック回路図である。この
第１図において、入力端子１には、上記疑似ビデオ信号
から分離されたディジタル・データ信号DSが供給されて
いる。このディジタル・データ信号DSは、遅延回路２及
び選択回路３から成る遅延量可変回路部４に送られてい
る。遅延回路２は、上記入力ディジタル・データ信号DS
を複数の、例えば８種類の遅延時間でそれぞれ遅延した
信号を出力するものであり、これら８種類の遅延時間と
しては例えば20nsから20ns刻みで160nsまでが設定され
ている。選択回路３は、これら８種類の遅延信号のうち
から後述する遅延制御回路５からの制御信号に応じて１
種類を選択して出力する。これらの遅延回路２及び選択
回路３から成る遅延量可変回路部４は、遅延制御回路５
からの制御信号に応じて後述するデータ抜取タイミン
グ、あるいはデータ抜取クロックのビット周期内の抜取
位相を変化させるためのものであり、種々の可変遅延回
路構成を用いることができる。この遅延量可変回路部４
からの遅延出力信号DDSはデータ抜取回路６に送られ、
前述した第５図の４相クロックCKの各相φ_１〜φ_４毎に
それぞれデータ抽出がなされる。この４相クロックCKは
端子７を介してデータ抜取回路６に供給されている。こ
れらの各データ抜取位相φ_１〜φ_４に対応するデータ抜
取回路６からの各データD1〜D4は、エラー検出回路８に
送られてエラー検出がなされると共に、メモリ９に送ら
れて記憶される。エラー検出回路８は上記各相のデータ
D1〜D4についてのエラー検出を行い、得られた各エラー
検出信号E1〜E4を選択制御回路10に送っている。この選
択制御回路10は、各エラー検出信号E1〜E4の入力に応じ
て例えば次の第１表に示すような判断結果を出力する。

この第１表において、選択制御回路10に入力される各
エラー検出信号E1〜E4の内容について、０はエラー無し
を、ｅはエラー有りをそれぞれ示している。選択制御回
路10からは、上記各位相φ_１〜φ_４のクロックにてそれ
ぞれ抜取られた各データD1〜D4のうちの１つを選択回路
11にて選択するための選択制御信号S_SL、この選択され
たデータにエラーが有るか（ｅ）無いか（０）を示すエ
ラー有無表示データ（あるいはいわゆるエラーフラグ）
EF、及び遅延量可変回路部４からの遅延出力信号の位相
についての進み（＋）及び遅れ（−）を示す位相誤差信
号S_PHが出力されている。この位相誤差信号S_PHのうちの
進み位相信号S_PH+及び遅れ位相信号S_PH-が上記遅延制御
回路５に送られている。

ここで、選択制御回路10により上記第１表の選択制御
信号S_SLのようなデータ選択を行う理由について説明す
ると、先ず４つのデータ抜取位相φ_１〜φ_４で抜き取ら
れた各データD1〜D4のうちのビット周期内で両端位置の
データD1及びD4は、ディジタル・データ信号のエッジ部
分に近く信頼性が低いため、内側位置のデータD2、D3の
いずれかを出力するものとし、エラー状態によってどち
らでも良い場合は例えばD3を出力する。次に、隣接する
２つ以上のデータがエラー無し（０）の状態にあるとき
には、上記内側位置のデータD2、D3のうちのエラー無し
（０）のデータを出力するが、隣接する３つのデータが
エラー無し（０）のときには中央のデータを出力する。
さらに、４つのデータD1〜D4のうちの隣接しないデータ
のみがエラー無し（０）状態にあるときには、一般にデ
ータの信頼性が低いため、上記内側位置のデータD2、D3
のうちのエラー有り（ｅ）の方のデータを出力しエラー
有無表示データ（エラーフラグ）EFをエラー有り（ｅ）
とする。このような判断基準に従って上記データD1〜D4
のうちの１つを選択している。

次に上記位相誤差信号S_PHの進み位相及び遅れ位相に
ついて説明すると、選択制御回路10への上記入力（エラ
ー検出信号）E1,E2,E3,E4が例えば順次0,0,e,eとなる場
合は第２図に示すように上記遅延ディジタル・データ信
号DD S（遅延量可変回路部４からの出力）が４相クロッ
クCKよりも位相が進んでいると考えられ、また上記入力
E1,E2,E3,E4が例えば順次0,e,e,eとなる場合も位相が進
んでいると考えられる。このとき選択制御回路10は上記
進み位相信号S_PH+を発生して遅延制御回路５に送る。こ
れとは逆に上記入力E1,E2,E3,E4が例えば順次e,e,0,0あ
るいはe,e,e,0となるときには上記遅延出力信号DD Sが
４相クロックCKよりも位相が遅れていると考えられ、選
択制御回路10は上記遅れ位相信号S_PH-を発生して遅延制
御回路５に送る。

次に、第３図は遅延制御回路５の具体回路構成例を示
し、上記選択制御回路10からの上記進み位相信号S_PH+が
端子21を介してカウンタ22に、また上記遅れ位相信号S
_PH-が端子23を介してカウンタ24にそれぞれカウント・
イネーブル信号として送られている。端子25には、前述
した第４図のCRCコードの１ブロック（４ワード）を１
周期とするブロック周期クロックCL_BLが供給されてお
り、このクロックCL_BLは各カウンタ23、24にカウント・
クロックとして送られている。すなわち、上記エラー検
出信号E1〜E4のエラー・パターンにより上記位相進みと
判断されたときには上記信号S_PH+によりカウンタ22がク
ロックCL_BLのカウント動作を行い、上記位相遅れと判断
されたときには上記信号S_PH-によりカウンタ24がカウン
ト動作を行う。これらのカウント動作が進行して所定の
値、例えば15に達したとき、カウンタ22、24からはキャ
リィ出力（あるいはいわゆるカウントアップ出力）が生
じ、このキャリィ出力は、上記位相の進み／遅れを検出
する進み／遅れ検出回路26に送られる。また端子27には
フィールド周期（垂直周期、Ｖ周期）のクロックCL_Vが
供給されており、このクロックCL_Vは上記ブロック周期
のクロックCL_BLと共にタイミング・パルス発生回路28に
送られている。進み／遅れ検出回路26は、このタイミン
グ・パルス発生回路28からのフィールド周期のタイミン
グ・パルス（データ信号が重畳されない領域であるＶブ
ランキング期間中の所定タイミングで生ずるパルス）に
応じて上記カウンタ22、24からの出力を取り込み、アッ
プ・カウント又はダウン・カウントのイネーブル信号と
してアップ／ダウン・カウンタ29に送っている。このカ
ウンタ29のカウント動作もタイミング・パルス発生回路
28からのフィールド周期のタイミング・パルスに応じて
行われ、このカウント出力が端子30を介し、選択制御信
号として上記第１図の遅延量可変回路部４内の選択回路
３に送られる。また上記カウンタ22、24からの出力が進
み／遅れ検出回路26に入力されたときには、上記アップ
又はダウン・カウント・イネーブル信号をカウンタ29に
送ると同時にリセット・パルス発生回路31を起動させ、
上記カウンタ22及び24をリセットして１つの制御シーケ
ンスを終了する。リセット・パルス発生回路31は、上記
タイミング・パルス発生回路28からのフィード周期パル
スをカウントすることにより所定の長周期（例えば１秒
程度）のパルスを出力するタイマ・カウンタ32からの出
力によっても起動されてリセット・パルスを出力し、カ
ウンタ22、24をリセットする。

ここで、このような遅延制御回路５による上記第１図
の遅延量可変回路部４（の選択回路３）の切換制御動作
について説明すると、遅延量可変回路部４の８種類の遅
延時間に対応して、アップ／ダウン・カウンタ29からは
３ビットの選択制御データが出力されており、この選択
制御データの値が大きいほど長い遅延時間が選択される
ものとする。ここで上記位相進み状態と判断されて上記
信号S_PH+によりカウンタ22がクロックCL_BLのカウント動
作を行い、この位相進み状態が連続して生ずることによ
ってカウント動作が進行し所定の値（例えば15）に達し
たときには、カウンタ22から上記キャリィ出力が進み／
遅れ検出回路26に送られる。このとき進み／遅れ検出回
路26から上記アップ・カウント・イネーブル信号がアッ
プ／ダウン・カウンタ29に送られることによって、カウ
ント29はタイミング・パルス発生回路28からのフィール
ド周期のパルスをアップ・カウントするため、カウント
値が増加して遅延量可変回路部４ではより長い遅延時間
が選択されるように制御される。また、上記位相遅れ状
態と判断されたときには、上述とは逆の動作が行われ、
カウンタ29のカウント値が減少して遅延量可変回路部４
ではより短い遅延時間が選択されるように制御される。
この時、エラーがフィールド内で短期的に集中発生して
いる場合には、カウンタ22ないしはカウンタ24からの上
記キャリィ出力は、フィールド単位で発生して進み／遅
れ検出回路26に送られて取り込まれ、アップ／ダウン・
カウンタ29がアップまたはダウン・カウントされて遅延
量可変回路部４がフィールド単位で制御される。一方、
フィールド内でのエラー発生が少ない場合には、カウン
タ22ないしはカウンタ24は１フィールド内ではキャリィ
出力は発生せず、タイマ・カウンタ32からのパルス出力
によって起動されるリセット・パルス発生回路31からの
リセット・パルスが与えられるまでカウント・アップを
続け、上記リセット・パルスが発生する前にキャリィ出
力が発生すると進み／遅れ検出回路26に送られて、上記
同様に遅延量可変回路部４が制御されるが、キャリィ出
力が発生する前に上記タイマ・カウンタ32によって起動
される上記リセット・パルスが発生すると、カウンタ22
ないしはカウンタ24はリセットされ、遅延量可変回路部
４は前の状態を維持する。

従って、エラー発生が短期的に集中した場合には、エ
ラー検出回路８からの出力に応じて選択制御回路10が、
遅延制御回路５を制御して遅延量可変回路部４を制御す
るとともに選択回路11を制御し、上記データ抜取位相φ
_１〜φ_４のうちの最適の位相のデータが選択されること
により良好なデータ抜き取りが行われ、長期的なエラー
が生じている場合には、上記選択制御回路10からの進み
あるいは遅れ位相信号に応じて遅延制御回路５内のタイ
マカウンタ32によって遅延制御回路５が制御され遅延量
可変回路部４内の選択回路３を制御するから、結果的に
上記データ抜取位相が例えば20ns〜160nsの範囲20ns単
位で制御され、最適のデータ抜き取りが行われる。

これは、特にVTRに疑似映像信号の形態でディジタル
・データ信号を記録し再生する場合に用いた場合におい
て、回転ヘッドのテープとの接触（いわゆるヘッド当た
り）状態の影響によって各フィールド毎に僅かのエラー
（例えば１エラー以下）が生じていると、従来の構成で
はデータ抜取位相を制御するまでの閾値に達しないにも
かかわらず長期的にはエラーレートの悪化を引き起こし
ていたのに対し、本実施例によれば、遅延制御回路５が
長期間のエラー状態に対しても遅延量可変回路部４を制
御しているから、最適位相状態に制御でき、エラーレー
ト悪化を有効に防止できることになる。

なお本発明は、上記実施例のみに限定されるものでは
なく、例えば、上述した実施例においてはデータ抜取位
相可変手段として遅延量可変回路部４とデータ抜取回路
６及び選択回路11とを用いているが、これらを一体化し
てもよい。また、遅延制御回路５の構成は第３図の例に
限定されず、短期および長期に亘るエラーの状態（ある
いは位相の進み／遅れの判別結果）に応じてデータ抜取
タイミング（位相）を制御するような各種制御回路構成
とすることができる。この他本発明の要旨を逸脱しない
範囲内において種々の変更が可能であることは勿論であ
る。

〔発明の効果〕

エラー発生が比較的短期間（例えばフィールド単位）
に集中して発生している場合には、第１の期間内のエラ
ー検出結果に応じて上記データ抜取位相が制御されるこ
とにより最適のデータ抜き取りが行われ、短期的には少
ないが長期的（例えば１秒程度以上）に見て多くのエラ
ーが生じている場合には、上記第２の期間内のエラー検
出結果に応じて上記データ抜取位相が制御されることに
より最適のデータ抜き取りが行われる。従って、短期的
及び長期的なエラーが生じている場合のいずれにおいて
も有効な対処が可能となる。

【図面の簡単な説明】

第１図は本発明に係るディジタル・データ再生方法の一
実施例を概略的に示すブロック回路図、第２図は進み位
相のときのディジタル・データ信号と抽出データとの関
係を示すタイミングチャート、第３図は第１図中の遅延
制御回路の具体的な回路構成例を示すブロック回路図、
第４図はディジタル・データ信号のコード構成の一例を
示す模式図、第５図はディジタル・データ信号とデータ
抜取クロックとの関係を示すタイミングチャートであ
る。１……ディジタル・データ信号入力端子２……遅延回路３……選択回路４……遅延量可変回路部５……遅延制御回路６……データ抜取回路７……４相クロック入力端子８……エラー検出回路 10……選択制御回路 11……選択回路 12……データ出力端子

Claims

(57)【特許請求の範囲】

【請求項１】入力されたディジタル・データ信号からデ
ータ抜取クロックによりデータを抽出してデータ再生を
行うディジタル・データ再生装置において、上記入力ディジタル・データ信号に対する上記データ抜
取クロックのビット周期内の抜取位相が制御信号に応じ
て変化するデータ抜取位相可変手段と、上記入力ディジタル・データ信号に対して相対的に互い
に異なる複数の抜取位相でそれぞれ抽出された複数種類
のデータ毎にそれぞれエラーを検出するエラー検出手段
と、上記抽出された複数種類のデータの第１の期間内の各エ
ラー検出結果に応じて上記データ抜取位相可変手段のデ
ータ抜取位相を制御する第１の制御手段と、上記抽出された複数種類のデータについての上記第１の
期間よりも長い第２の期間内の各エラー検出結果に応じ
て上記データ抜取位相可変手段のデータ抜取位相を制御
する第２の制御手段とを有することを特徴とするディジタル・データ再生装置。