JPH0621938A - 位相修正値記憶型クロック再生回路 - Google Patents
位相修正値記憶型クロック再生回路Info
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- JPH0621938A JPH0621938A JP4175842A JP17584292A JPH0621938A JP H0621938 A JPH0621938 A JP H0621938A JP 4175842 A JP4175842 A JP 4175842A JP 17584292 A JP17584292 A JP 17584292A JP H0621938 A JPH0621938 A JP H0621938A
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- phase
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Abstract
(57)【要約】
【目的】 クロック再生回路に関し、バーストデータを
受信する局の数が多くともクロック再生回路は１個で各
局に対応した再生クロックを生成出来る位相修正値記憶
型クロック再生回路の提供を目的とする。 【構成】 時分割で送られて来る複数局夫々のバースト
受信データと、マスタクロックを可変分周器１にて分周
したクロックとの位相を位相比較器２にて比較し、比較
結果によりクロック挿入削除部３にてクロックの挿入削
除を行い位相を修正し可変分周器１の出力よりバースト
受信データに位相同期した再生クロックを生成するクロ
ック再生回路２０を用い、複数局夫々の再生クロックを
生成した場合のクロック挿入削除回数による位相修正値
を位相修正値メモリ部３０の各局対応のメモリに記憶し
ておき、複数局夫々のバースト信号受信時、局対応のメ
モリに記憶した位相修正値をクロック再生回路２０の可
変分周器１にロードし、位相修正値だけ可変分周器１に
入力するクロックの位相を変化させ、クロック再生回路
２０にて再生クロックを生成する構成とする。
受信する局の数が多くともクロック再生回路は１個で各
局に対応した再生クロックを生成出来る位相修正値記憶
型クロック再生回路の提供を目的とする。 【構成】 時分割で送られて来る複数局夫々のバースト
受信データと、マスタクロックを可変分周器１にて分周
したクロックとの位相を位相比較器２にて比較し、比較
結果によりクロック挿入削除部３にてクロックの挿入削
除を行い位相を修正し可変分周器１の出力よりバースト
受信データに位相同期した再生クロックを生成するクロ
ック再生回路２０を用い、複数局夫々の再生クロックを
生成した場合のクロック挿入削除回数による位相修正値
を位相修正値メモリ部３０の各局対応のメモリに記憶し
ておき、複数局夫々のバースト信号受信時、局対応のメ
モリに記憶した位相修正値をクロック再生回路２０の可
変分周器１にロードし、位相修正値だけ可変分周器１に
入力するクロックの位相を変化させ、クロック再生回路
２０にて再生クロックを生成する構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、衛星通信等に使用され
る時分割多元接続通信（ＴＤＭＡ）システムの各局に
て、複数局より時分割で送られてくるバースト受信デー
タを受信する為に、バースト受信データに同期した再生
クロックを生成する為に用いる位相修正値記憶型クロッ
ク再生回路に関する。
る時分割多元接続通信（ＴＤＭＡ）システムの各局に
て、複数局より時分割で送られてくるバースト受信デー
タを受信する為に、バースト受信データに同期した再生
クロックを生成する為に用いる位相修正値記憶型クロッ
ク再生回路に関する。
【０００２】
【従来の技術】図４は１例のクロック再生回路のブロッ
ク図、図５〜図９は図４の各部のタイムチャート、図１
０は従来例のクロック再生装置のブロック図、図１１は
図１０の各部のタイムチャート、図１２はクロック再生
回路１個にて４局分の再生クロックを生成する場合のタ
イムチャートである。
ク図、図５〜図９は図４の各部のタイムチャート、図１
０は従来例のクロック再生装置のブロック図、図１１は
図１０の各部のタイムチャート、図１２はクロック再生
回路１個にて４局分の再生クロックを生成する場合のタ
イムチャートである。
【０００３】図４は、図５〜図９のＢＳＧＳに示す、デ
ータ受信のバースト区間をＨレベルで示すバーストゲー
ト信号が入力し、図５〜図９のＸＩＮＴに示すＬレベル
の時位相合わせを行う信号が入力した時動作し、図５〜
図９のＱＮに示す受信データに同期した、図５〜図９の
ＳＢＣＫに示す再生クロックを出力させるもので、バー
ストゲート信号ＢＳＧＳがＬレベルでデータ受信でない
時は動作を停めている。
ータ受信のバースト区間をＨレベルで示すバーストゲー
ト信号が入力し、図５〜図９のＸＩＮＴに示すＬレベル
の時位相合わせを行う信号が入力した時動作し、図５〜
図９のＱＮに示す受信データに同期した、図５〜図９の
ＳＢＣＫに示す再生クロックを出力させるもので、バー
ストゲート信号ＢＳＧＳがＬレベルでデータ受信でない
時は動作を停めている。
【０００４】図４では、モード制御部８より出力する図
５〜図９のＭＳ０，ＭＳ１で示すモードは、００、０
１、１１、１０の４つとし、セレクタ９より出力する図
５〜図９のＳＭ０〜３で示す閾値は、ＭＳ０，ＭＳ１で
示すモードが００、０１、１１、１０により１、１、
１、７とするようにし、又モード制御部８よりＭＳ０，
ＭＳ１で示すモードの、００、０１、１１、１０が入力
した時セレクタ１０より出力する図５〜図９のＳＮ０，
ＳＮ１で示す分周比をかえる信号は００、０１、１１、
１０の４つとしてある。
５〜図９のＭＳ０，ＭＳ１で示すモードは、００、０
１、１１、１０の４つとし、セレクタ９より出力する図
５〜図９のＳＭ０〜３で示す閾値は、ＭＳ０，ＭＳ１で
示すモードが００、０１、１１、１０により１、１、
１、７とするようにし、又モード制御部８よりＭＳ０，
ＭＳ１で示すモードの、００、０１、１１、１０が入力
した時セレクタ１０より出力する図５〜図９のＳＮ０，
ＳＮ１で示す分周比をかえる信号は００、０１、１１、
１０の４つとしてある。
【０００５】図４のエッジ検出部４では、受信データＱ
Ｎの立ち上がり立ち下がりのエッジを、クロック挿入部
３ー１の出力の図５ＦＣＫに示すクロックを用い検出
し、図５〜図９のＥＧＳに示す如く、ＦＣＫ１周期のパ
ルスを出力し、位相比較器２及び初期位相プリセット部
５に入力し、初期位相プリセット部５では図５〜図９の
ＸＦＥに示す如きＥＧＳの立ち下がりで立ち下がりＦＣ
Ｋ１周期後で立ち上がるパルスを出力し、立ち下がり時
の位相を初期位相として初期位相プリセット可変分周器
１にプリセットする。
Ｎの立ち上がり立ち下がりのエッジを、クロック挿入部
３ー１の出力の図５ＦＣＫに示すクロックを用い検出
し、図５〜図９のＥＧＳに示す如く、ＦＣＫ１周期のパ
ルスを出力し、位相比較器２及び初期位相プリセット部
５に入力し、初期位相プリセット部５では図５〜図９の
ＸＦＥに示す如きＥＧＳの立ち下がりで立ち下がりＦＣ
Ｋ１周期後で立ち上がるパルスを出力し、立ち下がり時
の位相を初期位相として初期位相プリセット可変分周器
１にプリセットする。
【０００６】位相比較器２では、入力したＥＧＳの位相
と、初期位相プリセット可変分周器１の出力の図５〜図
９のＳＢＣＫで示す再生クロックの位相を比較し、ＳＢ
ＣＫの位相が遅れているとアップダウンカウンタ６をＦ
ＣＫの立ち上がりでアップカウントさせ、ＳＢＣＫの位
相が進んでいると、ＦＣＫの立ち上がりでダウンカウン
トさせ、図５〜図９のＤＵ０〜３で示すカウント値をコ
ンパレータ７に入力する。
と、初期位相プリセット可変分周器１の出力の図５〜図
９のＳＢＣＫで示す再生クロックの位相を比較し、ＳＢ
ＣＫの位相が遅れているとアップダウンカウンタ６をＦ
ＣＫの立ち上がりでアップカウントさせ、ＳＢＣＫの位
相が進んでいると、ＦＣＫの立ち上がりでダウンカウン
トさせ、図５〜図９のＤＵ０〜３で示すカウント値をコ
ンパレータ７に入力する。
【０００７】コンパレータ７には、先に説明せる図５〜
図９のＳＭ０〜３で示す閾値が入力しており、ＤＵ０〜
３で示すカウント値が閾値と等しくなると、図５〜図９
のＭＣＫで示す閾値を越えたことを示す信号を出力しモ
ード制御部８に入力する。
図９のＳＭ０〜３で示す閾値が入力しており、ＤＵ０〜
３で示すカウント値が閾値と等しくなると、図５〜図９
のＭＣＫで示す閾値を越えたことを示す信号を出力しモ
ード制御部８に入力する。
【０００８】モード制御部８ではＭＣＫが２回入力する
度にＭＳ０，ＭＳ１で示すモードを００、０１、１１、
１０と変えセレクタ９，１０に入力する。セレクタ９で
は、モードが００、０１、１１、１０と変化すると閾値
を１，１，１，７としてコンパレータ７に入力し、セレ
クタ１０では、初期位相プリセット可変分周器１の出力
のＳＢＣＫで示す再生クロックを、出来るだけ受信デー
タＱＮに同期させる為に、図５〜図９のＳＮ０，ＳＮ１
に示す００、０１、１１、１０の分周比をかえる信号
を、可変分周器１１及び初期位相プリセット可変分周器
１に入力し、可変分周器１１では分周比を順次小さく
し、初期位相プリセット可変分周器１ではその分順次分
周比を大きくさせる。
度にＭＳ０，ＭＳ１で示すモードを００、０１、１１、
１０と変えセレクタ９，１０に入力する。セレクタ９で
は、モードが００、０１、１１、１０と変化すると閾値
を１，１，１，７としてコンパレータ７に入力し、セレ
クタ１０では、初期位相プリセット可変分周器１の出力
のＳＢＣＫで示す再生クロックを、出来るだけ受信デー
タＱＮに同期させる為に、図５〜図９のＳＮ０，ＳＮ１
に示す００、０１、１１、１０の分周比をかえる信号
を、可変分周器１１及び初期位相プリセット可変分周器
１に入力し、可変分周器１１では分周比を順次小さく
し、初期位相プリセット可変分周器１ではその分順次分
周比を大きくさせる。
【０００９】コンパレータ７では、アップダウンカウン
タ６のカウント値ＤＵ０〜３が＋なら図５〜図９のＳＥ
Ｌにて示す信号をクロック挿入部３ー１に送り、図５〜
図９のＦＣＫに示す如くクロックを挿入し位相を進ませ
たクロックをクロック削除部３ー２に入力してその儘出
力させ初期位相プリセット可変分周器１に入力させる。
タ６のカウント値ＤＵ０〜３が＋なら図５〜図９のＳＥ
Ｌにて示す信号をクロック挿入部３ー１に送り、図５〜
図９のＦＣＫに示す如くクロックを挿入し位相を進ませ
たクロックをクロック削除部３ー２に入力してその儘出
力させ初期位相プリセット可変分周器１に入力させる。
【００１０】又コンパレータ７では、アップダウンカウ
ンタ６のカウント値ＤＵ０〜３が−で閾値を越えたこと
を示すＭＣＫが出力した時クロックを削除させる信号Ｍ
ＳＫをクロック削除部３ー２に送り同時にＳＥＬにて示
す信号をクロック挿入部３に入力する。
ンタ６のカウント値ＤＵ０〜３が−で閾値を越えたこと
を示すＭＣＫが出力した時クロックを削除させる信号Ｍ
ＳＫをクロック削除部３ー２に送り同時にＳＥＬにて示
す信号をクロック挿入部３に入力する。
【００１１】そして、図５〜図９のＮＣＫに示す如くク
ロックを削除し位相を送らせたクロックを初期位相プリ
セット可変分周器１に入力し、図５ＳＢＣＫに示す如き
再生クロックを出力させる。
ロックを削除し位相を送らせたクロックを初期位相プリ
セット可変分周器１に入力し、図５ＳＢＣＫに示す如き
再生クロックを出力させる。
【００１２】即ち、図５〜図９のＭＡＳＣに示すマスタ
クロックが入力する可変分周器１１による分周比を段々
小さくし周波数の高いクロックを出力させ、クロック挿
入部３ー１，クロック削除部３ー２により木目の細かい
位相制御をさせ、初期位相プリセット可変分周器１の分
周比を大きくし、受信データＱＮに同期した再生クロッ
クを生成するようにしている。
クロックが入力する可変分周器１１による分周比を段々
小さくし周波数の高いクロックを出力させ、クロック挿
入部３ー１，クロック削除部３ー２により木目の細かい
位相制御をさせ、初期位相プリセット可変分周器１の分
周比を大きくし、受信データＱＮに同期した再生クロッ
クを生成するようにしている。
【００１３】以下は、バースト信号を受信する局は４局
で、これを区別するのはフレームパルスＦＲＰ０，ＦＲ
Ｐ１を、図１２に示す如く、００、１０、０１、１１と
することで行うものとして説明する。
で、これを区別するのはフレームパルスＦＲＰ０，ＦＲ
Ｐ１を、図１２に示す如く、００、１０、０１、１１と
することで行うものとして説明する。
【００１４】上記のクロック再生回路を使用し、Ａ〜Ｄ
の４局の再生クロックを順次生成しようとすると、第１
２図に示す如く、最初の４つのバースト信号入力で、Ａ
〜Ｄ局の再生クロックを生成し、５つ目のバースト信号
入力でＡ局の再生クロックを生成することになるが、こ
の時、クロック再生回路の可変部はＤ局の再生クロック
を生成した状態になっており、各局に対応した再生クロ
ックとなっていない。
の４局の再生クロックを順次生成しようとすると、第１
２図に示す如く、最初の４つのバースト信号入力で、Ａ
〜Ｄ局の再生クロックを生成し、５つ目のバースト信号
入力でＡ局の再生クロックを生成することになるが、こ
の時、クロック再生回路の可変部はＤ局の再生クロック
を生成した状態になっており、各局に対応した再生クロ
ックとなっていない。
【００１５】そこで、従来は図１０に示す如き、各局専
用のクロック再生回路５１〜５４を持つクロック再生装
置を用い各局の再生クロックを生成するようにしてい
る。図１０の動作を図１１を用いて説明すると、デコー
ダ５０は、バーストゲート信号ＢＳＧＳがＨレベルで、
フレームパルスＦＲＰ０，ＦＲＰ１が００の時はバース
トゲート信号ＢＳＧ１をクロック再生回路５１に送り、
フレームパルスＦＲＰ０，ＦＲＰ１が１０の時はバース
トゲート信号ＢＳＧ２をクロック再生回路５２に送り、
フレームパルスＦＲＰ０，ＦＲＰ１が０１の時はバース
トゲート信号ＢＳＧ３をクロック再生回路５３に送り、
フレームパルスＦＲＰ０，ＦＲＰ１が１１の時はバース
トゲート信号ＢＳＧ４をクロック再生回路５４に送り、
何れも、バーストゲート信号ＢＳＧＳがＨレベルで、バ
ーストゲート信号入力時夫々クロック再生回路５１，５
２，５３，５４を動作させ、生成した再生クロックをセ
レクタ５５に入力する。
用のクロック再生回路５１〜５４を持つクロック再生装
置を用い各局の再生クロックを生成するようにしてい
る。図１０の動作を図１１を用いて説明すると、デコー
ダ５０は、バーストゲート信号ＢＳＧＳがＨレベルで、
フレームパルスＦＲＰ０，ＦＲＰ１が００の時はバース
トゲート信号ＢＳＧ１をクロック再生回路５１に送り、
フレームパルスＦＲＰ０，ＦＲＰ１が１０の時はバース
トゲート信号ＢＳＧ２をクロック再生回路５２に送り、
フレームパルスＦＲＰ０，ＦＲＰ１が０１の時はバース
トゲート信号ＢＳＧ３をクロック再生回路５３に送り、
フレームパルスＦＲＰ０，ＦＲＰ１が１１の時はバース
トゲート信号ＢＳＧ４をクロック再生回路５４に送り、
何れも、バーストゲート信号ＢＳＧＳがＨレベルで、バ
ーストゲート信号入力時夫々クロック再生回路５１，５
２，５３，５４を動作させ、生成した再生クロックをセ
レクタ５５に入力する。
【００１６】セレクタ５５では、フレームパルスＦＲＰ
０，ＦＲＰ１が００、１０，０１，１１の時夫々クロッ
ク再生回路５１，５２，５３，５４の出力の再生クロッ
クをセレクトして出力する。
０，ＦＲＰ１が００、１０，０１，１１の時夫々クロッ
ク再生回路５１，５２，５３，５４の出力の再生クロッ
クをセレクトして出力する。
【００１７】このように、クロック再生回路５１，５
２，５３，５４をＡ局，Ｂ局，Ｃ局，Ｄ局専用にすれ
ば、クロック再生回路５１，５２，５３，５４の可変部
は夫々Ａ局，Ｂ局，Ｃ局，Ｄ局の再生クロックを生成し
た時の状態であり、これを元に再生クロックを生成する
ので、各局に対応した再生クロックを生成することが出
来る。
２，５３，５４をＡ局，Ｂ局，Ｃ局，Ｄ局専用にすれ
ば、クロック再生回路５１，５２，５３，５４の可変部
は夫々Ａ局，Ｂ局，Ｃ局，Ｄ局の再生クロックを生成し
た時の状態であり、これを元に再生クロックを生成する
ので、各局に対応した再生クロックを生成することが出
来る。
【００１８】
【発明が解決しようとする課題】しかしながら、クロッ
ク再生回路をバーストデータを受信する局の数だけ必要
とし回路規模が大きくなる問題点がある。
ク再生回路をバーストデータを受信する局の数だけ必要
とし回路規模が大きくなる問題点がある。
【００１９】本発明は、バーストデータを受信する局の
数が多くともクロック再生回路は１個で各局に対応した
再生クロックを生成出来る位相修正値記憶型クロック再
生回路の提供を目的としている。
数が多くともクロック再生回路は１個で各局に対応した
再生クロックを生成出来る位相修正値記憶型クロック再
生回路の提供を目的としている。
【００２０】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図１に示す如く、時分割で送られて来る
複数局夫々のバースト受信データと、マスタクロックを
可変分周器１にて分周したクロックとの位相を位相比較
器２にて比較し、比較結果によりクロック挿入削除部３
にてクロックの挿入削除を行い位相を修正し該可変分周
器１の出力より該バースト受信データに位相同期した再
生クロックを生成するクロック再生回路２０を用い、該
複数局夫々の再生クロックを生成した場合のクロック挿
入削除回数による位相修正値を位相修正値メモリ部３０
の各局対応のメモリに記憶しておき、該複数局夫々のバ
ースト信号受信時、該位相修正値メモリ部３０の夫々の
局対応のメモリに記憶した位相修正値を該クロック再生
回路２０の該可変分周器１にロードし、位相修正値だけ
該可変分周器１に入力するクロックの位相を変化させ、
該クロック再生回路２０にて再生クロックを生成するよ
うに構成する。
ック図である。図１に示す如く、時分割で送られて来る
複数局夫々のバースト受信データと、マスタクロックを
可変分周器１にて分周したクロックとの位相を位相比較
器２にて比較し、比較結果によりクロック挿入削除部３
にてクロックの挿入削除を行い位相を修正し該可変分周
器１の出力より該バースト受信データに位相同期した再
生クロックを生成するクロック再生回路２０を用い、該
複数局夫々の再生クロックを生成した場合のクロック挿
入削除回数による位相修正値を位相修正値メモリ部３０
の各局対応のメモリに記憶しておき、該複数局夫々のバ
ースト信号受信時、該位相修正値メモリ部３０の夫々の
局対応のメモリに記憶した位相修正値を該クロック再生
回路２０の該可変分周器１にロードし、位相修正値だけ
該可変分周器１に入力するクロックの位相を変化させ、
該クロック再生回路２０にて再生クロックを生成するよ
うに構成する。
【００２１】
【作用】本発明によれば、Ａ局〜Ｄ局の再生クロックを
生成した時の、クロック挿入削除部３にてのクロック挿
入削除回数による位相修正値を、位相修正値メモリ部３
０のＡ局〜Ｄ局のメモリに記憶しておき、クロック再生
回路２０にて、例えばＡ局の再生クロックを生成する時
は、Ａ局のメモリより位相修正値を読み出し、可変分周
器１に入力し、位相修正値だけ可変分周器１に入力する
クロックの位相を変化させ、クロック再生回路２０にて
再生クロックを生成するようにするので、回路規模が小
さくて各局に対応した再生クロックを生成出来るように
なる。
生成した時の、クロック挿入削除部３にてのクロック挿
入削除回数による位相修正値を、位相修正値メモリ部３
０のＡ局〜Ｄ局のメモリに記憶しておき、クロック再生
回路２０にて、例えばＡ局の再生クロックを生成する時
は、Ａ局のメモリより位相修正値を読み出し、可変分周
器１に入力し、位相修正値だけ可変分周器１に入力する
クロックの位相を変化させ、クロック再生回路２０にて
再生クロックを生成するようにするので、回路規模が小
さくて各局に対応した再生クロックを生成出来るように
なる。
【００２２】
【実施例】図２は本発明の実施例の位相修正値メモリ部
のブロック図、図３は図２の各部のタイムチャートであ
る。
のブロック図、図３は図２の各部のタイムチャートであ
る。
【００２３】本発明では、図４に示すクロック再生回路
に、図２に示す位相修正値メモリ部を付加し、Ａ局〜Ｄ
局の再生クロックを生成するもので、図２には位相修正
値メモリ部を示している。
に、図２に示す位相修正値メモリ部を付加し、Ａ局〜Ｄ
局の再生クロックを生成するもので、図２には位相修正
値メモリ部を示している。
【００２４】位相修正値は図２の上段の回路で求める
が、図４のクロック再生回路の、モード制御部８の出力
のモードを示す信号ＭＳ０，ＭＳ１（図３のＭＳ０，Ｍ
Ｓ１）及びコンパレータ７の出力の閾値と等しくなった
時出力するパルスＭＣＫ（図３のＭＣＫ）を、各モード
に対する位相修正値テーブルを持つセレクタ３１に入力
し、又位相比較器２の出力の位相進み遅れを示す信号Ｄ
ＵＳをセレクタ３３に入力し、セレクタ３１では入力す
るモードに応じ位相修正値を出力し、又符号反転部３２
にて反転した−の位相修正値も出力してセレクタ３３に
入力する。
が、図４のクロック再生回路の、モード制御部８の出力
のモードを示す信号ＭＳ０，ＭＳ１（図３のＭＳ０，Ｍ
Ｓ１）及びコンパレータ７の出力の閾値と等しくなった
時出力するパルスＭＣＫ（図３のＭＣＫ）を、各モード
に対する位相修正値テーブルを持つセレクタ３１に入力
し、又位相比較器２の出力の位相進み遅れを示す信号Ｄ
ＵＳをセレクタ３３に入力し、セレクタ３１では入力す
るモードに応じ位相修正値を出力し、又符号反転部３２
にて反転した−の位相修正値も出力してセレクタ３３に
入力する。
【００２５】セレクタ３３では、図３Ｘに示す如く、Ｄ
ＵＳが位相遅れを示す信号の場合は、位相修正値を出力
し、ＤＵＳが位相進みを示す信号の場合は、−の位相修
正値を出力して加算器３４に入力する。
ＵＳが位相遅れを示す信号の場合は、位相修正値を出力
し、ＤＵＳが位相進みを示す信号の場合は、−の位相修
正値を出力して加算器３４に入力する。
【００２６】加算器３４では、図３Ｚに示す如く、図３
Ｙに示すシフトレジスタ３５にてシフトした前回迄の位
相修正値とを加算し、又シフトレジスタ３５に入力して
シフトさせて、新しく加算器３４に入力する位相修正値
と加算することを、バースト信号が閉となる迄繰り返
し、バースト区間内の位相修正値を求める。
Ｙに示すシフトレジスタ３５にてシフトした前回迄の位
相修正値とを加算し、又シフトレジスタ３５に入力して
シフトさせて、新しく加算器３４に入力する位相修正値
と加算することを、バースト信号が閉となる迄繰り返
し、バースト区間内の位相修正値を求める。
【００２７】デコーダ３６には図３のＦＲＰ０，ＦＲＰ
１に示すフレームパルスが入力しており、ＦＲＰ０，Ｆ
ＲＰ１が００、１０、０１、１１に応じてメモリ３７，
３８，３９，４０を選択し、バースト信号が閉となった
時、求めた位相修正値を該当する局のメモリに記憶す
る。
１に示すフレームパルスが入力しており、ＦＲＰ０，Ｆ
ＲＰ１が００、１０、０１、１１に応じてメモリ３７，
３８，３９，４０を選択し、バースト信号が閉となった
時、求めた位相修正値を該当する局のメモリに記憶す
る。
【００２８】次に、位相修正値をメモリより読み出し出
力する場合につき説明する。フレームパルスＦＲＰ０，
ＦＲＰ１が００、１０、０１、１１と変化すると、デコ
ーダ３６は夫々メモリ３７，３８，３９，４０に書き込
んだ、図３Ｍ１，Ｍ２，Ｍ３，Ｍ４に示す位相修正値を
読出しセレクタ４１に送り、セレクタ４１では、フレー
ムパルスＦＲＰ０，ＦＲＰ１が００、１０、０１、１１
と変化すると、メモリ３７，３８，３９，４０の出力を
夫々選択し、図３の位相修正値に示す如く、Ａ局〜Ｄ局
の位相修正値を選択して出力する。
力する場合につき説明する。フレームパルスＦＲＰ０，
ＦＲＰ１が００、１０、０１、１１と変化すると、デコ
ーダ３６は夫々メモリ３７，３８，３９，４０に書き込
んだ、図３Ｍ１，Ｍ２，Ｍ３，Ｍ４に示す位相修正値を
読出しセレクタ４１に送り、セレクタ４１では、フレー
ムパルスＦＲＰ０，ＦＲＰ１が００、１０、０１、１１
と変化すると、メモリ３７，３８，３９，４０の出力を
夫々選択し、図３の位相修正値に示す如く、Ａ局〜Ｄ局
の位相修正値を選択して出力する。
【００２９】ロード信号生成部４２では、セレクタ４１
よりＡ局〜Ｄ局の位相修正値を出力する時で、バースト
ゲート信号が入力する最初に図３ロード信号に示す如く
ロードパルスを出力し、クロック再生回路の初期位相プ
リセット可変分周器１に入力し、ロードパルスにより位
相修正値をロードし、入力するクロックの位相を位相修
正値だけ変化させて動作させる。
よりＡ局〜Ｄ局の位相修正値を出力する時で、バースト
ゲート信号が入力する最初に図３ロード信号に示す如く
ロードパルスを出力し、クロック再生回路の初期位相プ
リセット可変分周器１に入力し、ロードパルスにより位
相修正値をロードし、入力するクロックの位相を位相修
正値だけ変化させて動作させる。
【００３０】即ち、クロック再生回路で最初Ａ局〜Ｄ局
の再生クロックを生成した時の位相修正値をＡ局〜Ｄ局
用のメモリ３７〜４０に記憶しておき、クロック再生回
路にて、例えばＡ局の再生クロックを生成する時は、Ａ
局用のメモリ３７に記憶している位相修正値を初期位相
プリセット可変分周器１にロードし、入力するクロック
の位相を位相修正値だけ変化させ、それから再生クロッ
クを生成するので、クロック再生回路は１個で各局に対
応した再生クロックを生成することが出来るようにな
る。
の再生クロックを生成した時の位相修正値をＡ局〜Ｄ局
用のメモリ３７〜４０に記憶しておき、クロック再生回
路にて、例えばＡ局の再生クロックを生成する時は、Ａ
局用のメモリ３７に記憶している位相修正値を初期位相
プリセット可変分周器１にロードし、入力するクロック
の位相を位相修正値だけ変化させ、それから再生クロッ
クを生成するので、クロック再生回路は１個で各局に対
応した再生クロックを生成することが出来るようにな
る。
【００３１】
【発明の効果】以上詳細に説明せる如く本発明によれ
ば、バーストデータを受信する局の数が多くともクロッ
ク再生回路は１個で回路規模は小さくて、各局の再生ク
ロックを生成出来る効果がある。
ば、バーストデータを受信する局の数が多くともクロッ
ク再生回路は１個で回路規模は小さくて、各局の再生ク
ロックを生成出来る効果がある。
【図１】は本発明の原理ブロック図、
【図２】は本発明の実施例の位相修正値メモリ部のブロ
ック図、
ック図、
【図３】は図２の各部のタイムチャート、
【図４】は１例のクロック再生回路のブロック図、
【図５】は図４の各部のタイムチャート（其の１）、
【図６】は図４の各部のタイムチャート（其の２）、
【図７】は図４の各部のタイムチャート（其の３）、
【図８】は図４の各部のタイムチャート（其の４）、
【図９】は図４の各部のタイムチャート（其の５）、
【図１０】は従来例のクロック再生装置のブロック図、
【図１１】は図１０の各部のタイムチャート、
【図１２】はクロック再生回路１個にて４局分の再生ク
ロックを生成する場合のタイムチャートである。
ロックを生成する場合のタイムチャートである。
１は可変分周器，初期位相プリセット可変分周器、２は
位相比較器、３はクロック挿入削除部、３ー１はクロッ
ク挿入部、３ー２はクロック削除部、４はエッジ検出
部、５は初期位相プリセット部、６はアップダウンカウ
ンタ、７はコンパレータ、８はモード制御部、９，１
０，３１，３３，４１，５５はセレクタ、１１は可変分
周器、２０，５１〜５４はクロック再生回路、３０は位
相修正値メモリ部、３２は符号反転部、３４は加算器、
３５はシフトレジスタ、３６，５０はデコーダ、３７〜
４０はメモリ、４２はロード信号生成部を示す。
位相比較器、３はクロック挿入削除部、３ー１はクロッ
ク挿入部、３ー２はクロック削除部、４はエッジ検出
部、５は初期位相プリセット部、６はアップダウンカウ
ンタ、７はコンパレータ、８はモード制御部、９，１
０，３１，３３，４１，５５はセレクタ、１１は可変分
周器、２０，５１〜５４はクロック再生回路、３０は位
相修正値メモリ部、３２は符号反転部、３４は加算器、
３５はシフトレジスタ、３６，５０はデコーダ、３７〜
４０はメモリ、４２はロード信号生成部を示す。
Claims (1)
- 【請求項１】 時分割で送られて来る複数局夫々のバー
スト受信データと、マスタクロックを可変分周器（１）
にて分周したクロックとの位相を位相比較器（２）にて
比較し、比較結果によりクロック挿入削除部（３）にて
クロックの挿入削除を行い位相を修正し該可変分周器
（１）の出力より該バースト受信データに位相同期した
再生クロックを生成するクロック再生回路（２０）を用
い、該複数局夫々の再生クロックを生成した場合のクロ
ック挿入削除回数による位相修正値を位相修正値メモリ
部（３０）の各局対応のメモリに記憶しておき、 該複数局夫々のバースト信号受信時、該位相修正値メモ
リ部（３０）の夫々の局対応のメモリに記憶した位相修
正値を該クロック再生回路（２０）の該可変分周器
（１）にロードし、位相修正値だけ該可変分周器（１）
に入力するクロックの位相を変化させ、該クロック再生
回路（２０）にて再生クロックを生成するようにしたこ
とを特徴とする位相修正値記憶型クロック再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175842A JPH0621938A (ja) | 1992-07-03 | 1992-07-03 | 位相修正値記憶型クロック再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175842A JPH0621938A (ja) | 1992-07-03 | 1992-07-03 | 位相修正値記憶型クロック再生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621938A true JPH0621938A (ja) | 1994-01-28 |
Family
ID=16003175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4175842A Withdrawn JPH0621938A (ja) | 1992-07-03 | 1992-07-03 | 位相修正値記憶型クロック再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621938A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7226035B2 (en) | 2002-04-12 | 2007-06-05 | Seiko Epson Corporation | Valve device |
-
1992
- 1992-07-03 JP JP4175842A patent/JPH0621938A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7226035B2 (en) | 2002-04-12 | 2007-06-05 | Seiko Epson Corporation | Valve device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |