JPS62278839A - クロック信号再生回路 - Google Patents
クロック信号再生回路Info
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- JPS62278839A JPS62278839A JP61122608A JP12260886A JPS62278839A JP S62278839 A JPS62278839 A JP S62278839A JP 61122608 A JP61122608 A JP 61122608A JP 12260886 A JP12260886 A JP 12260886A JP S62278839 A JPS62278839 A JP S62278839A
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- 230000008929 regeneration Effects 0.000 claims abstract description 23
- 238000011069 regeneration method Methods 0.000 claims abstract description 23
- 238000005562 fading Methods 0.000 abstract description 12
- 230000001172 regenerating effect Effects 0.000 abstract 5
- 238000000605 extraction Methods 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 6
- 230000007423 decrease Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000010295 mobile communication Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
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- 238000011084 recovery Methods 0.000 description 1
Landscapes
- Mobile Radio Communication Systems (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明は、自動車電話等の移動通信におけるディジタル
データ信号を、同期再生を行って再生するクロック信号
再生回路に関するものである。
データ信号を、同期再生を行って再生するクロック信号
再生回路に関するものである。
従来より、自動車電話等の移動通信では、スプリットフ
ェーズ符号等にディジタルデータ信号を符号化した信号
をバースト形式にて送信することにより、通信が行われ
ていた。このディジタルデータ信号を受信して、再生す
る面路には、第４図に示すようなりロック信号再生回路
がある。このクロック信号再生回路には、アンテナ１、
受信機部２、クロック情報抽出回路３、ディジタル・フ
ェーズ・ロックド・ループ回路（以下、ディジタルＰＬ
Ｌ回路と称す）４、スプリットフェーズデコーダ５、パ
ターンマツチング回路６が順に接続されている。受信機
部２の出力信号は、クロック情報抽出回路３以外に、ス
プリットフェーズデコーダ５へも、受信信号線８により
入力されている。
ェーズ符号等にディジタルデータ信号を符号化した信号
をバースト形式にて送信することにより、通信が行われ
ていた。このディジタルデータ信号を受信して、再生す
る面路には、第４図に示すようなりロック信号再生回路
がある。このクロック信号再生回路には、アンテナ１、
受信機部２、クロック情報抽出回路３、ディジタル・フ
ェーズ・ロックド・ループ回路（以下、ディジタルＰＬ
Ｌ回路と称す）４、スプリットフェーズデコーダ５、パ
ターンマツチング回路６が順に接続されている。受信機
部２の出力信号は、クロック情報抽出回路３以外に、ス
プリットフェーズデコーダ５へも、受信信号線８により
入力されている。
他に、ディジタルＰＬＬ回路４の出力である再生クロッ
ク信号は、再生クロック信号線９によりパターンマツチ
ング回路６に人力され、且つ位相比較を行うため、ディ
ジタルＰＬＬ回路４の入力信号にもなっている。上記の
構造において、アンテナ１に入力されたディジタルデー
タ信号の受信電波は受信機部２にて検波され、クロック
情報抽出回路３にてクロック信号成分が抽出される。デ
ィジタルＰＬＬ回路４は、この抽出されたクロック信号
と位相同期させた再生クロック信号を出力している。再
生クロック信号と受信機部２からの出力信号である受信
信号とを入力して、スプリットフェーズデコーダ５は、
ノン・リターン・トウ・ゼロ・データ（以下、ＮＲＺデ
ータと称す）に変換してＮＲＺデータ信号を出力してい
る。ＮＲＺデータ信号は、パターンマツチング回路６に
人力されて、伝送情報としてのディジタルデータ信号で
あるパターン一致信号を得るため、フレーム同期検出が
行われ、出力される。こうして、受信された信号から伝
送情報としてのディジタルデータ信号が得られる。
ク信号は、再生クロック信号線９によりパターンマツチ
ング回路６に人力され、且つ位相比較を行うため、ディ
ジタルＰＬＬ回路４の入力信号にもなっている。上記の
構造において、アンテナ１に入力されたディジタルデー
タ信号の受信電波は受信機部２にて検波され、クロック
情報抽出回路３にてクロック信号成分が抽出される。デ
ィジタルＰＬＬ回路４は、この抽出されたクロック信号
と位相同期させた再生クロック信号を出力している。再
生クロック信号と受信機部２からの出力信号である受信
信号とを入力して、スプリットフェーズデコーダ５は、
ノン・リターン・トウ・ゼロ・データ（以下、ＮＲＺデ
ータと称す）に変換してＮＲＺデータ信号を出力してい
る。ＮＲＺデータ信号は、パターンマツチング回路６に
人力されて、伝送情報としてのディジタルデータ信号で
あるパターン一致信号を得るため、フレーム同期検出が
行われ、出力される。こうして、受信された信号から伝
送情報としてのディジタルデータ信号が得られる。
ところが、自動車電話のように、移動体の走行に伴って
激しいフェージングの生じる環境下にあっては、上記従
来のクロック信号再生回路では、ディジタルＰＬＬ回路
４において、受信機部２にて検波された受信信号の信号
／雑音比が悪化した場合、換言すればフェージング等に
より入力電界強度が低下するなどして受信信号の信号／
雑音比が悪化した場合、上記再生クロック信号に位相の
乱れを生じる。このような乱れは、ディジタルＰＬＬ回
路４の回路特性を変更するだけでは防止し得ない。
激しいフェージングの生じる環境下にあっては、上記従
来のクロック信号再生回路では、ディジタルＰＬＬ回路
４において、受信機部２にて検波された受信信号の信号
／雑音比が悪化した場合、換言すればフェージング等に
より入力電界強度が低下するなどして受信信号の信号／
雑音比が悪化した場合、上記再生クロック信号に位相の
乱れを生じる。このような乱れは、ディジタルＰＬＬ回
路４の回路特性を変更するだけでは防止し得ない。
本発明は、上記従来の問題点を考慮してなされたもので
あって、移動通信特有の激しいフェージング環境下でも
、スプリットフェーズ信号等の符号化されたディジタル
データ信号である伝送信号を受信している間は、この伝
送信号から得られる再生クロック信号を保持して、フェ
ージング等による再生クロック信号の乱れを防止し得る
クロック信号再生回路の提供を目的とするものである。
あって、移動通信特有の激しいフェージング環境下でも
、スプリットフェーズ信号等の符号化されたディジタル
データ信号である伝送信号を受信している間は、この伝
送信号から得られる再生クロック信号を保持して、フェ
ージング等による再生クロック信号の乱れを防止し得る
クロック信号再生回路の提供を目的とするものである。
本発明に係るクロック信号再生回路は、上記の目的を達
成するために、無線方式にて伝送される符号化したディ
ジタル信号を受信する受信機部と、クロック再生部とか
ら成るクロック信号再生回路において、上記ディジタル
信号から再生された再生クロック信号を上記クロック再
生部にてフリーランさせるフリーラン要求部が設けられ
、一旦、再生クロック信号として同期したクロック信号
をクロック再生部にて保持して、フェージング等による
影響を防止し得るように構成したことを特徴とするもの
である。
成するために、無線方式にて伝送される符号化したディ
ジタル信号を受信する受信機部と、クロック再生部とか
ら成るクロック信号再生回路において、上記ディジタル
信号から再生された再生クロック信号を上記クロック再
生部にてフリーランさせるフリーラン要求部が設けられ
、一旦、再生クロック信号として同期したクロック信号
をクロック再生部にて保持して、フェージング等による
影響を防止し得るように構成したことを特徴とするもの
である。
本発明の一実施例を第１図乃至第３図に基づいて説明す
れば、以下の通りである。
れば、以下の通りである。
第１図に示すように、クロ７り信号再生回路には、アン
テナ１、受信機部２、クロック情報抽出回路３、ディジ
タルＰＬＬ回路４、スプリットフェーズデコーダ５、パ
ターンマツチング回路６、フリーラン要求回路７が順に
接続されている。このフリーラン要求回路７の出力信号
線は、ディジタルＰＬＬ回路４内にあるフリーランゲー
ト４４に接続されている。受信機部２の出力信号は、ク
ロック情報抽出回路３以外に、スプリットフェーズデコ
ーダ５へも、受信信号′１ＬＩＡ８により入力されてい
る。他に、ディジタルＰＬＬ回路４の出力信号は、再生
クロック信号線９により、スプリットフェーズデコーダ
５、パターンマツチング回路６及びフリーラン要求回路
７に入力され、且つ位相比較を行うため、ディジタルＰ
ＬＬ回路４に再び入力されている。ディジタルＰＬＬ回
路４の内部は、クロック情報抽出回路３及び再生クロッ
ク信号線９から入力信号を得る位相比較器４０、ループ
フィルタ４１、フリーランゲート４４、可変位相分周器
４２が順に接続されている。そして、位相比較器４０、
ループフィルタ４１、及び可変位相分周器４２は、それ
ぞれクロック信号発生器４３に接続され、クロック信号
発生器４３から出力されるクロック信号が人力される。
テナ１、受信機部２、クロック情報抽出回路３、ディジ
タルＰＬＬ回路４、スプリットフェーズデコーダ５、パ
ターンマツチング回路６、フリーラン要求回路７が順に
接続されている。このフリーラン要求回路７の出力信号
線は、ディジタルＰＬＬ回路４内にあるフリーランゲー
ト４４に接続されている。受信機部２の出力信号は、ク
ロック情報抽出回路３以外に、スプリットフェーズデコ
ーダ５へも、受信信号′１ＬＩＡ８により入力されてい
る。他に、ディジタルＰＬＬ回路４の出力信号は、再生
クロック信号線９により、スプリットフェーズデコーダ
５、パターンマツチング回路６及びフリーラン要求回路
７に入力され、且つ位相比較を行うため、ディジタルＰ
ＬＬ回路４に再び入力されている。ディジタルＰＬＬ回
路４の内部は、クロック情報抽出回路３及び再生クロッ
ク信号線９から入力信号を得る位相比較器４０、ループ
フィルタ４１、フリーランゲート４４、可変位相分周器
４２が順に接続されている。そして、位相比較器４０、
ループフィルタ４１、及び可変位相分周器４２は、それ
ぞれクロック信号発生器４３に接続され、クロック信号
発生器４３から出力されるクロック信号が人力される。
更に、ループフィルタ４１と可変位相分周器４２とは、
進み遅れ信号線４６と位相修正パルス信号線４８とによ
り接続されている。ここで、上記の構成において、アン
テナ１と受信機部２とを除いた回路がクロック再生部を
成している。第２図には、上記クロック再生部の主要部
が具体的に示されている。フリーランゲート４４はアン
ド回路からなる。このフリーランゲート４４の出力信号
は可変位相分周器４２を成すカウンタ４２ａのプリセッ
ト端子に直接、或いはナントゲート及びインバータを介
して人力される。カウンタ４２ａの出力信号は、可変位
相分周器４２を成すカウンタ４２ｂに入力され、且つ位
相修正量パルス信号としてループフィルタ４１へ送出さ
れる。カウンタ４２ｂの出力信号は再生クロック信号で
ある。この再生クロック信号は、イクスクルーシブオア
回路５ａと、抵抗Ｒ及びキャパシタＣから成る低域通過
フィルタと、ヒステリシスコンパレータ５ｂとから成る
スプリットフェーズデコーダ５に入力される。スプリッ
トフェーズデコーダ５の出力信号であるＮＲＺデータ信
号は、パターンマツチング回路６を成すシフトレジスタ
６ａのデータ端子に入力される。このシフトレジスタ６
ａには、−数構出回路６ｂがシフトレジスタ６ａから出
力されるシフトレジスタ信号が入力端子Ａ部に入力され
るように接続されている。−数構出回路６ｂの別の入力
端子Ｂには、予め定められたディジタルパターンが入力
される。
進み遅れ信号線４６と位相修正パルス信号線４８とによ
り接続されている。ここで、上記の構成において、アン
テナ１と受信機部２とを除いた回路がクロック再生部を
成している。第２図には、上記クロック再生部の主要部
が具体的に示されている。フリーランゲート４４はアン
ド回路からなる。このフリーランゲート４４の出力信号
は可変位相分周器４２を成すカウンタ４２ａのプリセッ
ト端子に直接、或いはナントゲート及びインバータを介
して人力される。カウンタ４２ａの出力信号は、可変位
相分周器４２を成すカウンタ４２ｂに入力され、且つ位
相修正量パルス信号としてループフィルタ４１へ送出さ
れる。カウンタ４２ｂの出力信号は再生クロック信号で
ある。この再生クロック信号は、イクスクルーシブオア
回路５ａと、抵抗Ｒ及びキャパシタＣから成る低域通過
フィルタと、ヒステリシスコンパレータ５ｂとから成る
スプリットフェーズデコーダ５に入力される。スプリッ
トフェーズデコーダ５の出力信号であるＮＲＺデータ信
号は、パターンマツチング回路６を成すシフトレジスタ
６ａのデータ端子に入力される。このシフトレジスタ６
ａには、−数構出回路６ｂがシフトレジスタ６ａから出
力されるシフトレジスタ信号が入力端子Ａ部に入力され
るように接続されている。−数構出回路６ｂの別の入力
端子Ｂには、予め定められたディジタルパターンが入力
される。
−数構出回路６ｂの出力信号は、フリーラン要求回路７
を成すフリップフロップ回路７ａのセント端子に入力さ
れる。フリップフロップ回路７ａの出力信号は、フリー
ラン要求回路を成すカウンタ７ｂに入力され、且つフリ
−ランゲート４４ヘフリーラン要求信号として入力され
る。カウンタ７ｂのＣｏ端子とフリップフロップ回路７
ａのリセット端子とは接続されている。
を成すフリップフロップ回路７ａのセント端子に入力さ
れる。フリップフロップ回路７ａの出力信号は、フリー
ラン要求回路を成すカウンタ７ｂに入力され、且つフリ
−ランゲート４４ヘフリーラン要求信号として入力され
る。カウンタ７ｂのＣｏ端子とフリップフロップ回路７
ａのリセット端子とは接続されている。
上記の構成において、第３図に基づいて動作を説明する
。バースト形式にて伝送されたディジタル信号である受
信信号の受信開始時刻Ｔ、においては、フェージング等
による受信信号の低下はないため、フリーラン要求回路
７からフリーラン要求信号が出力されていない。それ故
に、このクロック信号再生回路では、受信信号のクロッ
ク信号分に位相同期させて、伝送情報を得る通常動作を
行っている。ところが、フェージングＮ、により、受信
信号が低下すると、ディジタルＰＬＬ回路４では、クロ
ック信号の位相同期が成されず、再生クロック信号が出
力されない。しかしながら、受信信号の強度が高くなり
、再びクロック信号再生回路にて再生が行われると、デ
ィジタルＰＬＬ回路からは、再び再生クロ７り信号再生
回路信号が出力される。この際、パターンマツチング回
路６のシフトレジスタ６ａからは一致検出回路６ｂに予
め定められたディジタルパターンと同じシフトレジスタ
信号が出力される。これにより、第３図に示された時刻
Ｔ２において、−数構出回路６ｂから一致信号がフリー
ラン要求回路７に出力される。この一致信号によって、
フリーラン要求回路７のフリップフロップ回路７ａはセ
ットされ、同時に、カウンタ７ｂは再生クロック信号の
カウントを開始する。フリップフロップ回路７ａがセッ
トされると、このフリップフロップ回路７ａからフリー
ラン要求信号が出力され、フリーランゲート４４に入力
される。フリーラン要求信号が人力されたことによって
、フリーランゲート４４では、修正要求信号がカウンタ
４２ａへ人力されるのを妨げる。このため、時刻Ｔ３に
おいて、ディジタルＰＬＬ回路４では、フリーランを開
始し、クロック信号発生器４３から出力されるクロック
信号の周波数をカウンタ４２ａ及びカウンタ４２ｂにて
分周して得られた再生クロック信号の周波数に固定され
る。この際、フリーランされる再生クロック信号の位相
も、フリーラン要求信号が出力された時点の位相に固定
される。たとえ、受信信号の電界がフェージングＮ２〜
Ｎ４により低下しても、フリーラン状態のままである。
。バースト形式にて伝送されたディジタル信号である受
信信号の受信開始時刻Ｔ、においては、フェージング等
による受信信号の低下はないため、フリーラン要求回路
７からフリーラン要求信号が出力されていない。それ故
に、このクロック信号再生回路では、受信信号のクロッ
ク信号分に位相同期させて、伝送情報を得る通常動作を
行っている。ところが、フェージングＮ、により、受信
信号が低下すると、ディジタルＰＬＬ回路４では、クロ
ック信号の位相同期が成されず、再生クロック信号が出
力されない。しかしながら、受信信号の強度が高くなり
、再びクロック信号再生回路にて再生が行われると、デ
ィジタルＰＬＬ回路からは、再び再生クロ７り信号再生
回路信号が出力される。この際、パターンマツチング回
路６のシフトレジスタ６ａからは一致検出回路６ｂに予
め定められたディジタルパターンと同じシフトレジスタ
信号が出力される。これにより、第３図に示された時刻
Ｔ２において、−数構出回路６ｂから一致信号がフリー
ラン要求回路７に出力される。この一致信号によって、
フリーラン要求回路７のフリップフロップ回路７ａはセ
ットされ、同時に、カウンタ７ｂは再生クロック信号の
カウントを開始する。フリップフロップ回路７ａがセッ
トされると、このフリップフロップ回路７ａからフリー
ラン要求信号が出力され、フリーランゲート４４に入力
される。フリーラン要求信号が人力されたことによって
、フリーランゲート４４では、修正要求信号がカウンタ
４２ａへ人力されるのを妨げる。このため、時刻Ｔ３に
おいて、ディジタルＰＬＬ回路４では、フリーランを開
始し、クロック信号発生器４３から出力されるクロック
信号の周波数をカウンタ４２ａ及びカウンタ４２ｂにて
分周して得られた再生クロック信号の周波数に固定され
る。この際、フリーランされる再生クロック信号の位相
も、フリーラン要求信号が出力された時点の位相に固定
される。たとえ、受信信号の電界がフェージングＮ２〜
Ｎ４により低下しても、フリーラン状態のままである。
この時、カウンタ７ｂは、フリーラン要求信号が出力さ
れた後の受信信号のデータピント数をカウントしている
が、所定のデータビット数の受信が終了した後、時刻Ｔ
４において、Ｃｏ端子からフリーランクリア信号を送出
して、フリップフロップ回路７ａをリセットする。これ
により、フリーラン要求信号は出力されなくなり、ディ
ジタルＰＬＬ回路４は、次回の受信に備え、受信信号に
位相同期し得る状態となる。以上の動作により、上記ク
ロック信号再生回路においては、フェージングＮ、〜Ｎ
４による再生クロック信号の位相が受信信号の位相と一
致しなくなる状態が防止されて、受信を完了し、次回の
受信に備えることができる。
れた後の受信信号のデータピント数をカウントしている
が、所定のデータビット数の受信が終了した後、時刻Ｔ
４において、Ｃｏ端子からフリーランクリア信号を送出
して、フリップフロップ回路７ａをリセットする。これ
により、フリーラン要求信号は出力されなくなり、ディ
ジタルＰＬＬ回路４は、次回の受信に備え、受信信号に
位相同期し得る状態となる。以上の動作により、上記ク
ロック信号再生回路においては、フェージングＮ、〜Ｎ
４による再生クロック信号の位相が受信信号の位相と一
致しなくなる状態が防止されて、受信を完了し、次回の
受信に備えることができる。
本発明のクロック信号再生回路は、以上のように、無線
方式にて伝送される符号化したディジタル信号を受信す
る受信機部と、クロック再生部とから成るクロ７り信号
再生回路において、上記ディジタル信号から再生された
再生クロック信号を上記クロック再生部にてフリーラン
させるフリーラン要求部が設けられた構成である。これ
により、フェージング等により受信電界が低下しても、
上記クロック信号再生回路の再生クロック信号と受信信
号の位相との同期が乱れることを防止し得るため、安定
した再生クロック信号が得られる。つまり、フェージン
グ環境下における受信信号から再生したディジタル信号
の誤り率を低減し得るという効果を奏する。
方式にて伝送される符号化したディジタル信号を受信す
る受信機部と、クロック再生部とから成るクロ７り信号
再生回路において、上記ディジタル信号から再生された
再生クロック信号を上記クロック再生部にてフリーラン
させるフリーラン要求部が設けられた構成である。これ
により、フェージング等により受信電界が低下しても、
上記クロック信号再生回路の再生クロック信号と受信信
号の位相との同期が乱れることを防止し得るため、安定
した再生クロック信号が得られる。つまり、フェージン
グ環境下における受信信号から再生したディジタル信号
の誤り率を低減し得るという効果を奏する。
第１図乃至第３図は本発明の一実施例を示すものであっ
て、第１図はクロック信号再生回路を示すブロック図、
第２図はクロック信号再生部の主要部を示す回路図、第
３図は受信信号と再生クロック信号等との関係を示すタ
イムチャート、第４図は従来例のクロック信号再生回路
を示すブロック図である。 ２は受信機部、３はクロック情報抽出回路（クロック再
生部）、４はディジタルＰＬＬ回路（クロック再生部）
、５はスプリントフェーズデコーダ（クロック再生部）
、６はパターンマツチング回路（クロック再生部）、７
はフリーラン要求回路（フリーラン要求部）、４４はフ
リーランゲート（フリーラン要求部）である。 特許出願人 シャープ 株式会社＄１図 ′６２図 ＄４図
て、第１図はクロック信号再生回路を示すブロック図、
第２図はクロック信号再生部の主要部を示す回路図、第
３図は受信信号と再生クロック信号等との関係を示すタ
イムチャート、第４図は従来例のクロック信号再生回路
を示すブロック図である。 ２は受信機部、３はクロック情報抽出回路（クロック再
生部）、４はディジタルＰＬＬ回路（クロック再生部）
、５はスプリントフェーズデコーダ（クロック再生部）
、６はパターンマツチング回路（クロック再生部）、７
はフリーラン要求回路（フリーラン要求部）、４４はフ
リーランゲート（フリーラン要求部）である。 特許出願人 シャープ 株式会社＄１図 ′６２図 ＄４図
Claims (1)
- １、無線方式にて伝送される符号化したディジタル信号
を受信する受信機部と、クロック再生部とから成るクロ
ック信号再生回路において、上記ディジタル信号から再
生された再生クロック信号を上記クロック再生部にてフ
リーランさせるフリーラン要求部が設けられていること
を特徴とするクロック信号再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61122608A JPH063904B2 (ja) | 1986-05-28 | 1986-05-28 | クロック信号再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61122608A JPH063904B2 (ja) | 1986-05-28 | 1986-05-28 | クロック信号再生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62278839A true JPS62278839A (ja) | 1987-12-03 |
| JPH063904B2 JPH063904B2 (ja) | 1994-01-12 |
Family
ID=14840153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61122608A Expired - Fee Related JPH063904B2 (ja) | 1986-05-28 | 1986-05-28 | クロック信号再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH063904B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05276152A (ja) * | 1992-03-27 | 1993-10-22 | Nec Corp | 同期保持回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5989052A (ja) * | 1982-11-12 | 1984-05-23 | Nec Corp | ビツト同期回路 |
| JPS59141835A (ja) * | 1983-02-03 | 1984-08-14 | Nec Corp | バ−スト通信用位相同期回路 |
| JPS61276440A (ja) * | 1985-05-31 | 1986-12-06 | Fujitsu Ltd | タイミング再生回路 |
-
1986
- 1986-05-28 JP JP61122608A patent/JPH063904B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5989052A (ja) * | 1982-11-12 | 1984-05-23 | Nec Corp | ビツト同期回路 |
| JPS59141835A (ja) * | 1983-02-03 | 1984-08-14 | Nec Corp | バ−スト通信用位相同期回路 |
| JPS61276440A (ja) * | 1985-05-31 | 1986-12-06 | Fujitsu Ltd | タイミング再生回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05276152A (ja) * | 1992-03-27 | 1993-10-22 | Nec Corp | 同期保持回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH063904B2 (ja) | 1994-01-12 |
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