JPH01309514A - 位相同期信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は入力のディジタル信号に同期したタイミングク
ロック（以下クロックと略す）を発生させる位相同期信
号発生回路（以下Ｐ　Ｌ　Ｔ、回路と呼ぶ）のループ特
性の改良に関する。

〔従来の技術〕

ディジタル信号の記録再生（または伝送）では、受信デ
ータに含まれる位相変動（ジッタ）の影響を除去するた
め、データに同期したクロックを発生させて同期を取り
直す必要がある。このクロックは人力のゆるやかな周波
数変動に対しては追従し、雑音などに起因するジッタに
は追従しない特性であることが望まれる。このため、タ
ンク回路やＰＬＬ回路などを使用して再生データに同期
したクロックを発生させる手段が取られている。特にＰ
　Ｌ　Ｌ回路は、中心周波数の設定や選択の鋭さを表わ
すＱ値などを自由に設定できるため幅広く使用されてい
る。この種の回路としては、例えば特公昭５８−５００
５４号及び特公昭６０−３５８６２号の各公報に記載の
ものがある。

第７図は従来のＰ　Ｌ　Ｌ回路構成の１例を示したもの
であり、以下、動作原理を簡単に説明する。

入力信号は、ディジタル信号の１つであるＮＲＺ（Ｎｏ
ｎ　Ｒｅｔｕｒｎ　ｔｏ　Ｚｅｒｏ）信号とする。これ
は、入力信号のｓｒ　１　ｕあるいは１１０　Ｉ＋を信
号振幅のハイレベルおよびローレベルに対応させる方式
である。

入力端子１から入力されたディジタルデータ１ａからタ
ンク回路などで構成されるクロック連続化回路１１によ
り連続した入力クロック１１．　ａを発生させる。この
入力クロックｌｌａと電圧制御発振器（ＶＣＯ回路）４
の出力クロック４ａを位相比較器（ＰＣ）２に入力し１
位相差に比例した誤差電圧２ａをループフィルタ（例え
ば低減ろ過器ＬＰＦ）３に出力する。この位相比較器２
としては、例えば乗算型の位相比較器等を使用すればよ
い。ループフィルタ３では必要な帯域の信号のみを通過
させ、電圧制御発振器４に出力し、必要な周波数の出力
クロック４ａを発振させる。この出力クロックを位相比
較器２に戻し、帰還ループを構成している。

この回路には、入力のクロックを連続化するためのタン
ク回路が含まれ招おり、同調周波数の調整や経年変化、
温度変化等による誤差が発生するなどの問題があった。

このため、第５図に示すような入力データ１ａと出力ク
ロック４ａを直接比較する位相比較器が提案されている
。この回路の動作を第６図の信号波形図を用いて説明す
る。まず、再生データ１ａの変換点に対応するパルスを
作るため、遅延線２１で一定時間遅延したデータ２１ａ
と元のデータ］ａをＦＯＲ回路（排他論理和回路）２２
に入力する。このＦＯＲ回路の出力信号は第３図のｂに
示すように、入力データの変換点を示すパルスとなる。

また、再生データ１ａをラッチ回路２３に入力し、出力
クロック４ａでラッチし、このデータと元の入力データ
１ａｆ！：ＦＯＲ回路に人力する。これにより、データ
１ａとクロックの位相差に比例した幅のパルスＣを発生
させる。次にこれら２つのパルスｂ、ｃを差動アンプ２
５に入力し、位相誤差を電圧２ａに変換する。

〔発明が解決しようとする課題〕

第５図に示す位相比較回路では、データの変換点でしか
位相誤差信号が得られないため、入カデ−タによってル
ープゲインが変動し、応答性が悪化するという欠点があ
る。（詳しくは後述）また、出力のクロックに同期した
のこぎり波を発生し、これを上記した入力データの変換
点を示すパルスｂでサンプルホールドする方法がある。

この方法では、上述したようなループゲインが変動する
という問題は無くなるが、数ＭＨｚ以上の高い周波数で
はサンプルホールドの検出精度を高めることが困難であ
るという欠点があった。

〔課題を解決するための手段〕

本発明は、このようなＰ　Ｌ　Ｌ回路におけるループ特
性の改良に関する。すなわち、第５図に示すようなタイ
プの位相比較器を使用してＰ　Ｌ　ＬＭ路を構成する場
合、一定時間内のデータの変換回数を計数し、この回数
が設定値以」二の場合には位相比較を停止する機能を持
つことを特徴とする。

〔作用〕

第１図に本発明によるＰ　Ｌ　Ｌ回路のブロック図を示
し、以下、動作を簡単に説明する。位相比較器２の感度
をＫｐ　、ループフィルター３の伝達時性をＦ（ｓ）、
電圧制御発振器４の感度をにνとする。ここでｓ＝ｊω
であり、Ｋｐは入力データの繰り返し周期の関数とする
。このＰＬＬ回路に一定の繰り返しのデータ、例えば最
高周波数となるデータ　（クロック周波数ｆｃｋの１／
２）が入力した場合、全回路の閉ループゲインＧ（ｓ）
は次のようになる。

Ｇｏｐ（ｓ　）＝　Ｋｐ−ＫｖφＦ　（ｓ　）／　ｓ今
、位相比較器２のゲインＫｐを固定すると。

従来のＰ　Ｌ　Ｌ回路と全く同じ動作をする。すなわち
、入力の周波数をω５、その位相を０１、出力の周波数
をω。、その位相をθ。とすると、位相に対する閉ルー
プ伝達関数Ｇｅｔ（ｓ）はとなる。一般にループフィル
ターＦ（ｓ）としてほの形のフィルター（ラグ・リード
・フィルター）が使用されている。このフィルターの回
路例を第８図に、周波数特性を第９図に示す。この回路
はＣ１（＝１／Ｔ１）以下の周波数を通過させ、ω工か
らωｚ（＝　１　／　’１’　２）までの周波数の信号
を減衰させる。ココで’Ｉ’ｔ＝（Ｒｔ＋Ｒ２）Ｃ１Ｔ
＝Ｒ２Ｇである。

このループフィルターを使用したＰＬＬ回路の開ループ
の周波数特性例を第１０図、第１１図の実線（Ａ）で示
す。通常は位相余裕４０〜５０度。

ゲイン余裕１０〜２０ｄＢ程度に設定される。この場合
の閉ループ特性を第１２図の実線（Ａ）で示すが、共振
の高さＭｐ値が２〜３ｄＢ程度となる。

次に、入力のデータの周期が例えば１１５に低下した場
合を考える。この時、第５図の位相比較器を使用すると
、感度Ｋｐは１１５に低下するため、開ループ特性は第
１０図の点線（Ｂ）のようになる。このため、位相余裕
が非常に小さくなり、閉ループ特性は第１２図の点線（
Ｂ）に示すように共振の高さが非常に大きくなり、ＰＬ
Ｌ回路が不安定になるという問題が起こる。

本発明では位相比較感度の変動に対処するため、一定期
間内の入力データの変換回数を計数し、この回数が設定
値以上の場合にはこれ以降の位相比較を停止する。これ
により位相比較の回数をほぼ一定にでき、安定した制御
特性を確保できる。

〔実施例〕

以下、本発明の実施例を第１図を用いて説明する。入力
端子１に入力されたディジタル信号１ａは変化点計数回
路３０に入力される。この回路では、一定周期内の入力
データの変換点の数を計数し、これに基づいてゲートパ
ルス（Ｆ）を位相比較器４０に出力する。

変化点計数回路３０の具体的回路図を第２図に、タイミ
ングチャートを第３図に示す。以下では、１例としてク
ロックパルス４個分、すなわちデータ変換回数として最
大４回となるとき、この中の２回までを位相比較する場
合を説明するが、これ以外の設定でも同様な回路で実現
できる。

まず、入力のディジタル信号１ａのデータから、遅延回
路３１とＦＯＲ回路３２を使用して一定幅のパルス３２
ａを発生させ、これをゲート回路３３に入力する。次に
、ゲート回路３３の出力３３ａをカウンター回路３４の
クロック端子に入力し、これと同時にクロックパルス４
個分の周期を持つクリアパルス（Ｃ）で常にカウンター
をクリアする。このパルスは、例えば電圧制御発振器４
で作られたクロックパルスを４分周したパルスを使用す
れば良い。次に、カウンター回路３４の出力をゲート回
路３５に入力し、カウンター値が３となった瞬間に出力
３５ａをオンとしてフリップフロップ３６をリセットす
る。このフリップフロップ３６は、クリアパルス（Ｃ）
で常にセットされており、出力信号（Ｆ）はデータの変
換点を２個含むパルス幅となる。（なお、厳密には３個
目のデータ変換点の立ち上がりの１部を含むパルス幅と
なるが、後で示す位相比較を行なう場合には誤差とはな
らない。）このフリップフロップの出力信号（Ｆ）は出
力ゲートパルスとなると同時に、ゲート回路３３にも入
力され、カウンターの計数を３で停止する。

第１図に戻り、出力ゲートパルス（Ｆ）は位相比較器４
０に入力され、位相比較回数を制御する。

第４図はこの位相比較器の例であるが、第７図に示した
位相比較器２の信号をゲートパルス（Ｆ）で制御する構
造とする。第４図に示す回路では、ＦＯＲ回路２２．２
４の出力をゲート回路４１゜４２でゲートする。第１３
図は第４図の位相比較器のタイミングチャートを示した
ものである。入力信号１ａと、これを遅延線２１で一定
時間遅延したデータ２１ａからＥＯＲ回路２２を使って
入力データの変換点を示すパルス２２ａを作る。また、
再生データ１ａをラッチ回路２３に入力し、出力クロッ
ク４ａでラッチしたパルス２３ａと元の入力データ１ａ
をＥＯＲ回路２４に入力して位相差を示すパルス２４ａ
を作る。次に、ＥＯＲ回路２２．２４の出力をゲート回
路４１，４．２に入力し、変化点計数回路３０の出力信
号（Ｆ）でゲートする。この結果、ゲート回路４１．４
２の出力４１ａ、４２ａはｘ印をつけた部分のパルスが
なくなり、位相比較回数は１周期（４Ｔ）の間に最大２
回に制限できることがわかる。また、差動アンプ２５の
出力をアナログスイッチでオンオフしてもよい。

これらの回路により、位相比較感度を入力データパター
ンにはほとんで依存しないようにすることができる。

この位相比較器４０の出力を第１図のループフィルター
３に入力し、位相誤差に対応した電圧３ａを電圧制御発
振器４に出力する。さらに、電圧制御発振器４で作られ
たクロックパルスは位相比較器４０にフィールドバック
する。この結果、入力データの変換点の回数に無関係に
ｐ　ＬＬ、回路のループゲインを最適化することができ
る。

この結果、入力データの繰り返し周期が変化するような
信号であっても、１−）　Ｉ、　Ｌ回路のループケイン
を常に一定にすることができる。

ループフィルター３と電圧制御発振器４の動作に関して
は従来の動作と同様となるため省略する。

また、ループフィルター３としてはラグリード型に限定
されず完全積分型であっても同様に実現することができ
る。

〔発明の効果〕

以上述べたように、本発明によればＮＲＺ信号のように
データの変換点の回数が大きく変化するような信号から
タロツクを抽出するＰＬＬ回路において、位相比較回数
をほぼ一定に制御することにより、常に安定した制御特
性を実現することができる。

なお、ＮＲＺ信号を例に述べたが、ＮＲＺＴ信号やＭＦ
Ｍ信号などにも、更に多値の信号に対しても同様に適用
できることはいうまでもない。

また、可変速再生時にはデータの変換回数の設定値を大
きめに設定することにより、引き込み特性の向上を図る
ことができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
変化点検出回路の１例を示す図、第３図は第２図の検出
回路のタイミングチャート図、第４図は位相比較器の１
実施例を示す図、第５図は位相比較器のブロック図、第
６図は第５図の位相比較器の信号波形図、＠７図は従来
のＰ　Ｌ　ｒ、回路（Ｉ２） の１例を示す図、第８図はループフィルターの１例を示
す図、第９図はループフィルターの周波数特性図、第１
０図は開ループゲインの周波数特性図、第１１図は閉ル
ープ位相の周波数特性図、第１２図は閉ループゲインの
周波数特性図、第１３図は第４図の位相比較器のタイミ
ングチャー１〜である。 ２・・位相比較器、３・・ループフィルター、４・″電
圧制御発振器、６・・・利得制御回路、７　・データ周
（〕 ２・ 込でへた 丼　８図 茅　７　図 ３　ノ１．．−７°フイルグ 茅／ρ区 ゝ、 等　７７　図

Claims (1)

1. 【特許請求の範囲】 １、入力のディジタル信号に同期したクロックを発生さ
   せる位相同期信号発生回路において、入力データの変換
   点とクロックの位相差を検出する手段と、一定期間内の
   入力データの変換回数を計数する手段を有し、上記計数
   値が設定値以上の場合には位相比較を停止することを特
   徴とした位相同期信号発生回路。 ２、上記位相同期信号発生回路を使用するディジタルＶ
   ＴＲにおいて、可変速再生時と通常再生時では前記変換
   回数の設定値を異なる値とすることを特徴とした特許請
   求の範囲第１項記載の位相同期信号発生回路。