TW530161B - Frequency measurement test circuit and semiconductor integrated circuit having the same - Google Patents

Description

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發明之背j 本發明係關於一個與大 測試電路用以測量 f體電路“汗之頻率測定用 率，以及關於言车ϊ:迴路所輪出之訊號的頻 令此電路之+導體積體電路。 傳統上，欲測試一個 之大型積體電路(下面f1稱=相c路(下面簡稱為PLL) 哭釦叙从、， 曲間％為Ls I )，一般皆藉由類屮、、則4 為和數位測試器量測該PLL所鎖定之艄座* J 4 率是否為所需之值。也★,、、貞，疋^之、頻率，並且驗證該頻

測試器測試兩次。妒，^ f，而以该類比測試器和數巧 便宜，並且因；進;;二该類比測試器和數位測試器並; 一種僅#用# /仃兩火之測定，故測定之時間便很長 用數位測試器用以量測頻率之儀器以予以提出 一 f 圖⑽所示為傳統之測試電路。如圖3A與圖⑽所

=’傳統數位測試器（測試電路）lla與Ub被安置於内部併 有PLI^之數位積體電路（下面簡稱為ic)i2之外部。該類數 位測式器1 1 a與1 1 b各別具有外部與内部之頻率測定裝置 與13b。該頻率測定裝置13a或Ub用以量測該pLL所鎖 疋之頻率該數位測試器丨丨a或丨丨b可決定所量測到的頻率是 否為所需之值。因為這類傳統的數位測試器丨丨a或丨丨b需要 頻率測定裝置13a或13b，故使電路變複雜。在Japanese Patent Laid-Open Ν〇·9-197024 中提出了一個簡便且花費 不多之測試電路用以解決此一問題。

第4頁 530161 五、發明說明（2) 圖4示出發表於日本專利公開公報第9 -1 9 7 0 2 4中之傳 統測試電路。發表於此先前技術中之傳統測試電路具有兩 個計數器22a與22b用以接收由PLL 21所輸出之訊號。該兩 個片數杰22a與22b藉由工作比（duty ratio)為50%之控制 訊说CE加以選擇。該測試電路同時具有一個比較器2 3用以 在某一預定時間内計數器22a所輸出訊號與在某一預 1日可，内计數器2 2 b所輸出訊號。該測試電路並具有一個 =碼，24用以輸出一個跟計數器22a與22b及比較器23之 出訊號相關之訊號。 此傳統 簡單。因為 便比傳統電 的傳統測試 pLL 21所鎖 予以增加。 較大之電路 控制訊號CE 了解決這些 鎖定之相位 測試電 可僅藉 路便宜 電路需 定。所 然而， 尺寸。 的工作 問題， 的狀態 路不品任何頻率測定裝置，並且電路报 由單一測試器完成測試之任務，該電路 。然而，發表於上面所述之先前技術中 兩顆計數器22a與22b以偵測相位確實為 : 測疋之準石萑度需藉由延長測定時^ 為了延長測定時間，計數器22a與22b需 此外，因為用以控制計數器22a與22b =需為50%，故需要極高之精確度。為 在PLL中通常會提供一個電路以偵測所 〇 隶近’不僅P L L之頻率且 (下面簡稱為VC0)之震盪頻率 所述用以接收來自PLL之鎖定 包含與IC合併之壓控震盪器 的測定之需求已提昇。上面 摘測訊號的電路僅能量測該

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五、發明說明（3) PLL相位鎖定狀態下之頻率。 1明.义教jj 在考量前述問題下，本發明予以提出，並且其目的在 於提供一頻率測定用測試電路可精確地量測一相位未鎖定 之頻率，以及提供一具備頻率測定用測試電路的半導體積 ^ 為了達成上述目的，根據本發明，提供了一個頻率測 疋用測試電路，其之組成為一個除頻器用以將欲量測之輸 入訊號予以除頻，以及一個偵測電路用以輸出一個訊號: ^於除頻器除頻後之訊號的頻率與參考時脈訊號的頻 間的差量關係，設定該訊號位準。 例之說明 明如$據本發明之實施例的測試電路將參照附圖詳細地說 圖1顯不根據本發明每 電路的排列情开i。根據本例的一個頻率測定用測 輪出訊號。該除頻電路或f電壓壓控震盪器（VC〇)之 是說，經由除頻器工 田雨入汛唬之頻率除成1 /m。也就 率乘以Ι/m。該電路回斤，將來自pLL或VC0之訊號的頻 °守具有一個除頻器2用以接收參考時

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脈訊號。該除頻電路2將於λ # & 說，經由除頻器2之作用2 t頻率除成1 /η。也就是 i/n，其中η值必為一偶數值，考化脈訊號之頻率乘以 該電路並具有一個移 FF-1至FF-n/2所紐杰。t暫存為3，其由η/2個正反器 器FF-1至FF-n/2之日士 r以除頻器1之輸出端點連接至正反 中，每告㈣哭脈訊號輸入端點。在移位暫存器3 :斬η之輸出訊號由”〇"變成，Τ'日夺，儲存於移 位暫存态3中的資料#欽a y 啡廿乂秒 除頻器2之輸出端。反相、’及至輸出#。反相器4連接至 料輸入端點，正相反 =輸土端接至正反器FF-1之資 銘办鉍六〔及。該測試電路同時具有一個AND電路5用以將 1 $ Ιλ子器3中之n/2個正反器叮―1至1^ —n/2之輸出端點的 汛旒作AND之邏輯運算。 AND電^ ’則5式電路並具有一個正反器6其資料輸入端連接至 〃路5之輪出端。除頻器2之輸出端同時連接至正反器6 # ^脈輸入端點。該電路並具有一個正反器7其時脈輸入 ^連接至正反器6之輸出端，以及一個反相器8其輸入端 ^ 9接+至正反器6之輸出端。反相器8之輸出端連接至正反 :^脈&輪入端。正反器7與9之資料輸入端固定為邏輯1 & ^準。當來自正反器6之輸出訊號由，，0，，變成π Γ時，正 士 f 7 ,輸出訊號便由π Γ變成” 〇 ”。當來自正反器6之輸出 Λ #b由丨”變成"〇π時，正反器9之輸出訊號便由” 〇π變成

五、發明說明（5) 戈由"^辫成可偵1正反裔6之輸出訊號是由"0"變成’’ 1 ” 至所有正反器之重置輸入端點。除 重置美供鈿點連接 反相器4與8、AND電路5、以及正反哭厂7、移位暫存以、 伯測電路10用以輸出一個訊號，基；除同f成了 號的頻*與參考時脈訊號的頻率的=1除頻後之訊 訊號位準。 、千 < 間的差量關係，設定該 具有上述之安排方式之實施例的操 下。在檢驗頻率之前，當欲施以 :"祝明如 J a, ^ ^ ^ £ m e ^ 以重置。在這個動作之後，移位斬/有的正反益予 通電路5與正反器6、7和9之輸出曰訊號均/成有0位元以及 ^ ^ " I! ； ^" 1" ^ ^ ^ 反器之輸入值為!在\插移Λ暫存器3的第一個正 出訊號由，，0”變成Μ”時，先前^入月多开位下，當除頻器1之輸 正反器FF-1為”彳，，々认 无刚輸入移位暫存器3之第一徊 當除頻器1之輪出訊二=便輸”入第二個正反器FF-2中。 位暫存器3之第一個變^1’’日寺，先前輪入移 輸出由，'◦”變成。如此，每當除V器Γ之輸 1便移往移位暫存器之輸出為’’〇”時，輪人值 530161 五、發明說明（6) 在本實施例中，務^ 均連接至AND電路5。M ^/存器3的每—位元之輸出端點 3中正反器的所有輸出二上述移位的結果’當移位暫存器 是Τ。否則，AND電路1均變成時，AND電路5之輪出便 哭9夕於山 電路5之輸出仍舊是丨，〇，，。之後，杏叭4 i Λ Λ訊^由” 〇”變成” Γ，時，正反器6接收AND電^頻 物出矾號並將訊觫於山 电塔5之 之輸出訊號由” "1”。又±成1日守，正反器7之輸出訊號 輪出訊田號便變二輸出广號由”1”變成τ時，正反器 以’並且咖)以考時脈訊號之頻率。正反出4迅號 輪出之變化便相關於（仏）射之間的差量羊大小正。反以與9 測試Γ二7:2 C示出根據本發明之實施例的頻率，卜 作情形。圖心出當("mm時4V]定用 )<γ日守之情形，且差值很大時。 不出當 訊號為Ί "^3，Υ，件成立時（情形1)，且當除頻器2之私 更多I τ，除頻器1之輸出訊號由” 〇"變成”、' 之輪出 定於''V因Λ;擁有n/2級之移位暫存器3的所有n/2次或 頻器2之二所示，MD電路5之輸出訊號為!將固 輸出讯唬由”0”變成，，Γ時，正為1 。當除 由0變成,丨1丨，。杜果，Τ符哭7々认反6之輪出訊袂你 、、。果，正反為7之輸出便固定於,，=汛唬便 ’並Β 第9頁 530161 五、發明說明（7) 正反器9之輸出固定於π 0Π。 當（X / m )< Υ條件成立時，假設有兩種情形。在第一種 情形下，當除頻器2之輸出訊號為π 0 π時，（X/m )與Y之間的 差值很小，並且除頻器1之輸出訊號由π 0 π變成π Γ η/ 2次或 小於η/2次。在另一種情形下，當除頻器2之輸出訊號為 π 0Π時，（X/m)與Υ之間的差值很大，並且除頻器1之輸出訊 號由π 0 π變成π Γ之次數總是小於η/ 2次。 假設當除頻器2之輸出訊號為π 0Π時，（X/m)與Υ之間的 差值很小，並且除頻器1之輸出訊號由π 0 π變成π Γ η/ 2次或 小於η/2次（情形2)。在這種情形下，如圖2Β所示，當除頻 器1之輸出訊號由π 0Π變成π 1π η/2次時，如同（X/m)3Y條件 成立時之操作情形將予以進行。因此，當除頻器1之輸出 訊號由π 0 π變成π Γ時，正反器6之輸出訊號為π 1π。 當除頻器1之輸出訊號由π 0’’變成” Γ小於η/2次，在移 位暫存器3之所有位元變成π 1 ’’之前，除頻器2之輸出訊號 由” 〇 ”變成” 1 ” 。因此，當除頻器2之輸出訊號由” 〇 ”變成 π Γ時，正反器6之輸出訊號為π 0 π。 圖2Β示出如下之操作情形當除頻器1之輸出改變η/2且 在除頻器2之輸出由π 0Π變成π 1"的第一次與第三次改變 時，並且在第二次的改變中除頻器2輸出之改變小於η/2

第10頁 530161 五、發明說明（8) 次。如圖2B所示之操作情形，當除頻器2之輸出訊號第一 次由π 0 π變成π 1 ’’時，正反器7之輸出訊號為π Γ ，且正反器 9之輸出訊號為π 0 ’’。之後，當除頻器2之輸出訊號第二次 由π 0’’變成’’ 1π時，正反器6之輸出訊號便由π 1π變成π (Γ。 因此，正反器9之輸出訊號便由π 0 π變成π 1π。然而，正反 器7之輸出訊號仍為"1π。 當除頻器2之輸出訊號第三次由π 0 π變成π 1π時，正反 器6之輸出訊號便由π 0 π變成π 1π。然而，正反器7與9之輸 出訊號早已是” Γ且將保持在π Γ。最後，正反器7之輸出 訊號固定於π 1π ，且正反器9之輸出訊號亦固定於” Γ。 假設（X/m)與Υ之間的差值很大，並且當除頻器2之輸 出訊號為π 0Π時，除頻器1之輸出訊號由π 0Π變成π 1π總是小 於η/ 2次（情形3 )。在這種情形下，移位暫存器3的一些位 元總是為π 0 ”。因此，如圖2 C所示，在移位暫存器3的所有 位元變成π 1 ”之前，除頻器2之輸出訊號變為"0π。結果， 即使當除頻器2之輸出訊號由π 0’’變成” Γ時，正反器6之輸 出訊號仍為π 0π。所以，正反器7與9之輸出訊號亦保持在 丨丨〇丨丨。 根據本實施例，正反器7與9之輸出訊號變化的最終固 定之值與（X/m)和Υ之間的差量有關。更具體地說，在情形 1中，正反器7之輸出訊號固定於π 1 π ，並且正反器9之輸出

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/…〜询出訊號兩者 正反器7與9之輸出訊號兩者均 訊號固定於” ο” 均固定於π 1 ’’。 固定於π 0 ” 。 。在情形2中 在情形3中， 二當正反器7之輸出訊號固定於” 1 ” ’且正反器9之 矾號固定於”0”時，PLL或VC0輸出訊號之頻率將等於 ^ 於m倍的參考時脈訊號之頻率。當正反器7與9之輪屮二 =者2固定於"Γ時，PLL或VC0輸出訊號之頻，將小於二 的苓考時脈訊號之頻率，且兩者頻率之差 Γ7 . ^ 很很小。當正及 與9之輸出訊號兩者均固定於”〇"時，pu或v 戒之頻率將小於!„倍的參考時脈訊號之二° 之差值很大。 午且兩者頻率 、接下來，採用併有本實施例之LSI測試電路 測方法將說明如下。通常，測試器會使用—袓、八久、里 並且輸人波形與預期之輸出值會在該測試格式;ς;式二 本實1财，該測試電路所使用之參考時 測 j 並與測試格式中的預期之輸出值比較二：： 時脈與PLL·或VC0之震盪頻率的關係。 』乂付則參考 下面將描述-種情形’當將pLL或vc „後之值等於，〜於參考時脈時，LSI所輪出 期之值。即疋’ *正反器7之輸出訊號最後固定於” ^ 了、

第12頁 530161 五、發明說明（ίο) 正反器9之輸出ail號固疋於’’ 〇π時便視為預期之值 首先，參考時脈訊號之頻率設為Ζι(Ηζ)，且進行測 試。假如輸出之值與預期之值不一致，則將pLL或VC0之震 盈頻率乘以m倍所得之值小於參考時脈訊號之操作頻率 值。當輸出之值與預期之值一致時，則將PLL或vc〇之震盪 頻率乘以m倍所得之值等於或大於參考時脈訊號之操作頻 率值。 、 接著，將參考時脈訊號之頻率設為& ( Η z )，並且進行 如上所述相同之測试。當對於設定於& ( Η z )之頻率的輸出 值與預期之值一致時，测試將予以進行且假設& >Ζι。當對 於設定於2! ( Hz)之頻率的輸出值與預期之值不一致時，測 咸將予以進行且假設Z2 < Z1。在此狀況下，可獲得參考時脈 Λ號與p l L或V C 0之震盪頻率間的關係。 士 當參考時脈訊號之操作頻率以上述方式反覆地改變 4，可獲得參考時脈訊號之最大頻率，在該值下輸出值與 ，期值一致。假設ΖΧ(Ηζ)為參考時脈之頻率，PLL或乂⑶之 農靈頻率則為（ZXxm)(Hz)，並且可以可靠地獲得pll或 Vc〇之震盪頻率。當使用此一測試器檢測PLL或vc〇之震盪 頻率是否高於（或低於）一給定之頻率時，並不需要獲得符 合預期之值的範圍，且僅需進行一次測試。

第13頁 五、發明說明（11) 根據本實施例，因為不依靠PLL所鎖 行測定，故挪試電路可用於挪試單一 yc〇 需要計數器，故電路尺寸很小。此外，頻 量測到。因為除頻器之除頻值是可變的: 應用於各種數位測試器中。 疋之狀態即可進 。此外，因為不 率可以很精確地 故可將測試電路 如 同之訊 時脈訊 鎖相狀 差量關 要計數 確地量 電路可 因為合 率便可 W所述， 號，該訊 號頻率之 態情形下 係，該測 器，故電 得。此外 很輕易地 併了該測 量得。 根據本發明，提出— 號係關於除頻 差值。因為在 ，可以獲得該 試電路可用以 路的尺寸可以 ，既然除頻器 應用於各種數 試電路，鎖相 器除頻 不依靠 頻率與 測試壓 做的很 之除頻 位測試 迴路或 偵測電 後之訊 欲量測 參考時 控震盪小，且 值可以 器中。 壓控震 號頻率 之輸入 脈訊號 器。因 頻率可 改變， 在本發 盪器之 輸出不 與參考 訊號的 之間的 為不需 以很精 該測試 明中， 震盡頻 圖式簡單說明 圖1為方塊圖顯示根 定用測試電路的排列； X明的一個實施 腦，攸切 之頻率 —為乃塊圖顯示一個 T . 1 Α Λτ 發表於Japanese Laid-Open No. 9-1 9709.- u〈U24中之傳統測試電路 頻率測定用測試電路的操作^该根據本S明的實施例 圖3A與3β為方塊圖 s e Patent 圖4為方塊圖顯不Λ統…^ 符號之說明 1，2〜除頻器 3〜移位暫存器 4，8〜反相器 5〜AND電路 6，7，9〜正反器 1 0〜彳貞測電路 1 la，1 lb〜數位測試器 1 2〜數位積體電路 1 3 a，1 3 b〜頻率測定裝置 21〜鎖相迴路 22a，22b〜輸入計數器 2 3〜比較器 2 4〜解碼器 PLL〜鎖相迴路 LSI〜大型積體電路 530161

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Claims (1)

1. 91. i 卜9 in! 年 月日 *〆〆 < 、·二二· ! 曰 修正 _尤丨 附件一 ^89101349 六'申請專利範圍 i· ZJf率測定用測試電路，包含： 除頻器（1)，將欲量 …—偵測電路（10)，用以1之訊號予以除頻；以及 (曰°除頻後之訊號的頻率歲乂輪出一訊號，基於該除頻器 罝關係，設定該訊號位準、。参考時脈訊號的頻率之間的差 2.如申請專利範圍第1項+ 中，該偵測電路（10)包八之頻率測定用測試電路，其 考時脈訊號除頻至1/n(ns&第二個除頻器（2)，用以將參 以將該第二個除頻器偶數）；一反相器⑷，用 器（3)，其由（n 斤輪出之訊號反相；一移位暫存 且第一級正反器（FF_n 5，反器（FF-卜FF_n/2)所纽成 之輪出端；以；5 一 Α Φ貝料輸入端連接至該反相為（4 ) (FF-1-FF- /9、 一 電路（5)，用以將該正反器 〇 之輸出汛號作AND邏輯運算。 中，$ 明專利範圍第2項之頻率測定用測試電路，其 ;斜；_路(1〇)包含：第二個正反器⑷，其具有-骱鈐雨入端接收來自該AND電路（5)之輸出訊號；以及一時 4义序』入端，&接收來自該除頻器（2 )除頻1 /n後之訊號。 φ ^如申睛專利範圍第3項之頻率測定用測試電路，其 ，j偵測電路（1 0 )包含：第三個正反器（7 )，具有用以 古，來^該正反器（6)之輪出訊號的一時脈輸入端，以及 固，^局電位的一資料輪入端；第二個反相器（8 )，用以 將4第二個正反器（6 )之輸出訊號反相；和第四個正反器 (。）/、有用以接收來自該反相器（8)之輸出的一時脈輸入 端’以及固定於高電位的一資料輸入端。

   530161 案號 89101349 六、申請專利範圍 5·—種半導體積體電路，包含： =頻率測定用測試電路，其具有除頻器（〇可將欲量 該降ί)除頻’和一镇測電路(10)用以輪出-訊號，基於 之間2裔（1)除頻後之訊號的頻率與參考時脈訊號的頻率 Ί的是量關係，設定該訊號位準；以及 一用以輸出欲量測訊號之電路。 ^Ϊ申請專利範圍第5項之半導體積體電路，其中，該 訊路（1〇)包含：第二個除頻器（2)，用以將參考時脈 二示V頁至1 / η ( η為一正偶數）；一反相器（4)，用以將該 复:個除頻器（2)所輸出之訊號反相；一移位暫存器（3)， 級正n/f)個串接之正反器（FF一卜FF — n/2)所組成，且第一 端·反器（FF-1)之資料輸入端連接至該反相器（4)之輸出 夕±1以及一 AND電路，用以將該正反器（FF — 1—FF-n/2) 輸出訊號作AND邏輯運算。 έ :如申請專利範圍第6項之半導體積體電路，其中，該 夾f電路（10)包含：第二個正反器（6)，其具有用以接收 "，AND電路（5)之輸出訊號的一資料輸入端，以及用以 8收來自該除頻器（2 )除頻1 /η後之訊號的一時脈輸入端。 占、如申請專利範圍第7項之半導體積體電路，其中，該 自^電路（1〇)包含：第三個正反器（7)，具有用以接收來 古3正反器（6)之輸出訊鐃的一時脈輸入端，以及固定於 位的一資料輸入端；第二個反相器（8 )，用以將該第 :個正反器（6 )之輸出訊號反相；和第四個正反器（9 )，具 用以接收來自該反相器（8)之輸出的一時脈輸入端，以

   第18頁 530161 案號 89101349 91 8’9修正 年月« 、 修碰1允, 六、申請專利範圍 及固定於南電位的一貧料輸入端。 9. 如申請專利範圍第5項之半導體積體電路，其中，該 用以輸出欲量測訊號之電路包含一鎖相迴路（PLL)。 10. 如申請專利範圍第5項之半導體積體電路，其中，該 用以輸出欲量測訊號之電路包含一壓控震盪器（VCO)。

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