KR100811666B1

KR100811666B1 - 테스터

Info

Publication number: KR100811666B1
Application number: KR1020060078800A
Authority: KR
Inventors: 히로야 사토
Original assignee: 요코가와 덴키 가부시키가이샤
Priority date: 2005-10-13
Filing date: 2006-08-21
Publication date: 2008-03-11
Also published as: JP2007107988A; KR20070041316A

Abstract

본 발명은 레이트 길이가 변동하는 경우라도, 타이머가 시간의 측정을 정확하게 행할 수 있는 테스터를 제공하는 것을 과제로 한다.

상기 과제를 해결하기 위하여, 본 발명의 타이머(100)는, 패턴 생성 수단(200)에 의해 생성되는 패턴의 레이트 길이를 취득하는 레이트 길이 취득 수단(101)과, 레이트 길이 취득 수단(101)에 의해 취득된 레이트 길이에 기초하여 현재의 카운트치를 산출하는 카운트치 산출 수단(102)과, 카운트치 산출 수단(102)에 의해 산출된 카운트치와 소정의 설정치를 비교함으로써 타임업을 검출하는 타임업 검출 수단(103)을 구비한다. 본 발명의 테스터에 의하면, 레이트 길이에 기초하여 현재의 카운트치를 산출하고, 산출된 카운트치와 소정의 설정치를 비교함으로써 타임업을 검출하므로, 타이머가 측정한 시간에 레이트 길이를 정확하게 반영시킬 수 있다.

테스터, 타이머, 타임업, 시험 패턴, 가변 레이트, 시간 측정

Description

테스터{TESTER}

도 1은 본 발명에 의한 테스터를 기능적으로 나타내는 블록도이다.

도 2는 본 실시예의 테스터의 구성을 나타내는 블록도이다.

도 3은 타이머의 구성을 나타내는 블록도이다.

도 4는 본 실시예의 테스터의 동작의 개념을 나타낸 타이밍 차트이다.

일본국 특개평 9-288154호 공보

본 발명은, 피검사 디바이스, 예를 들면 IC, LSI 등에 인가하는 시험 패턴의 생성을 타이머에 의해 제어하는 테스터에 관한 것이다.

메모리 IC 등의 디바이스를 시험하기 위한 테스터에 사용되는 패턴 발생 회로로서, ALPG(ALgorithmic Pattern Generator) 회로(알고리즈믹 패턴 제너레이터 회로)가 사용된다. ALPG 회로는, 어떤 종류의 연산 알고리즘에 따른 테스트 패턴 발생 프로그램을 사용하여, 각종 테스트 패턴을 발생시킨다. 종래 기술로서, 일본국 특개평 9-288154호 공보 등이 있다.

예를 들면, 메모리 IC에 대해 일정 시간마다 리프레시(refresh) 동작을 시키는 경우, 그 타이밍을 관리하기 위한 타이머가 사용된다. 패턴 발생 회로를 타이머에 의해 제어함으로써, 소정의 타이밍에서의 인터럽(interrupt) 처리 등을 실행하는 것이 가능해진다.

한편, 테스터에 요구되는 하나의 기능으로서, 피시험 디바이스에게 주는 테스트 패턴의 레이트 길이를 가변하는 기능이 있다. 레이트 길이를 가변함으로써, 피시험 디바이스의 동작 가능 조건 등을 상세하게 시험하는 것이 가능해진다.

그러나, 레이트 길이를 가변으로 하는 경우, 타이머에서의 정확한 시간 측정을 테스트 패턴 발생 프로그램의 기술(記述)에 의해 실현시키기 곤란한 문제가 있다. 즉, 레이트 길이가 항상 일정한 경우에는, 패턴 발생 회로에서의 패턴 생성 처리의 처리 단위의 진행과 실제의 경과시간이 비례 관계에 있기 때문에, 패턴 생성 처리의 단계와 타이머의 시간 측정을 용이하게 대응시키는 것이 가능하다. 그러나, 레이트 길이가 가변으로 되는 경우에는, 타이머의 측정 시간과 레이트 길이를 새롭게 대응시켜야 하므로, 이와 같은 프로그램의 작성에는 번잡한 작업이 요구되며 현실적이지 않다.

본 발명이 해결하려고 하는 과제는, 레이트 길이가 변동되더라도, 타이머의 시간 측정을 정확하게 행할 수 있는 테스터를 제공하는 것에 있다.

도 1은 본 발명에 따른 테스터를 기능적으로 나타내는 블록도이다.

도 1에 있어서, 타이머(100)는, 패턴 생성 수단(200)에 의해 생성되는 패턴의 레이트 길이를 취득하는 레이트 길이 취득 수단(101)과, 레이트 길이 취득 수단(101)에 의해 취득된 레이트 길이에 기초하여 현재의 카운트치를 산출하는 카운트치 산출 수단(102)과, 카운트치 산출 수단(102)에 의해 산출된 카운트치와 소정의 설정치를 비교함으로써 타임업을 검출하는 타임업 검출 수단(103)을 구비한다.

이하, 도 2 ~ 도 4를 참조하여, 본 발명에 따른 테스터의 일실시예에 대하여 설명한다.

도 2는 본 실시예의 테스터의 구성을 나타내는 블록도, 도 3은 타이머의 구성을 나타내는 블록도이다.

도 2에 나타내는 바와 같이, 본 실시예의 테스터는 테스트 패턴의 발생 시켄스를 제어하는 시켄스 제어부(1)와, 테스트 패턴 발생 프로그램을 저장하는 컨트롤 메모리(4)와, 테스트 패턴 발생 프로그램에 따르는 연산을 실행하고, 피시험 디바이스에 테스트 패턴을 출력하는 연산부(5)를 구비한다. 본 실시예의 테스터는, 테스트 패턴 발생 프로그램에 따라서 테스트 패턴을 생성한다.

도 2에 나타낸 바와 같이, 시켄스 제어부(1)는, 시켄스 제어 회로(2)와 시켄스 제어 회로(2)를 제어하는 타이머(3)를 구비한다.

도 3에 나타낸 바와 같이, 타이머(3)는, 컨트롤 메모리(4)에 저장된 테스트 패턴 발생 프로그램으로부터 취득한 레이트 길이 설정치를 적산(積算)하는 적산부(31)와, 적산부(31)에서의 적산치와 타이머 설정치를 비교하는 비교부(32)를 구비한다. 레이트 길이 설정치에 대해서는 후술한다.

도 4는 본 실시예의 테스터의 동작 개념을 나타내는 타이밍 차트이다.

도 4에 나타낸 바와 같이, 본 실시예의 테스터에서는, 시켄스 번호로 규정되는 처리 단위를 순차적으로 실행한다. 도 2에 나타낸 바와 같이, 본 실시예의 테스터에서는, 기본적으로는 시켄스 제어부(1)으로부터, 컨트롤 메모리(4), 연산부(5)로, 차례로, 신호를 주고 받아서, 최종적으로 피시험 디바이스에 테스트 패턴을 부여하도록 회로가 구성되어 있다. 그러므로, 시켄스 제어부(1)에서의 동작 개시로부터 테스트 패턴의 출력까지의 사이에, 일정한 처리 단위수에 해당하는 시간차가 존재한다.

도 4에서는, 처리 단위수로서 50단수의 회로가 존재하는 경우를 예시하고 있고, 시켄스 번호의 발행이, 피시험 디바이스로 출력되는 테스트 패턴의 출력보다, 항상 50단만큼 선행하고 있다. 이와 같은 단수를 선행 단수라고 부르고 있다. 도 4에 나타낸 바와 같이, 피시험 디바이스에 대해, 시켄스 번호 「0」의 처리에 대응하는 테스트 패턴이 부여될 때, 시켄스 제어부(1)에 있어서 선행되어 실행되고 있는 처리는, 시켄스 번호 「-50」의 처리이다.

다음에, 본 실시예의 테스터에서는, 피시험 디바이스에 부여되는 테스트 패턴의 레이트 길이를 가변할 수 있다. 레이트 길이는 컨트롤 메모리(4)에 저장된 테스트 패턴 발생 프로그램의 레이트 길이 설정치로서 규정된다. 레이트 길이 설정치는 시켄스 번호마다 정할 수 있다.

시켄스 제어부(1), 컨트롤 메모리(4) 및 연산부(5)의 동작은 서로 동기(同期)하고, 그 처리 레이트는, 피시험 디바이스에 부여되는 테스트 패턴의 실제 레이 트 길이와 일치하고 있다. 즉, 테스터 전체의 동작은, 피시험 디바이스에 부여되는 테스트 패턴의 출력 타이밍에 동기하고, 테스터 전체의 동작은 실제 레이트 길이에 따라, 그 처리 레이트가 변동된다.

다음에, 본 실시예의 테스터 각 부의 동작을 설명한다.

시켄스 제어 회로(2)는, 순차적으로 시켄스 번호를 발행한다. 시켄스 번호를 받은 컨트롤 메모리(4)는, 저장된 테스트 패턴 발생 프로그램에 기초하여, 해당 시켄스 번호에 대응하는 연산 지령을 연산부(5)에 출력한다. 연산부(5)는 연산 지령에 따른 연산 처리를 실행하고, 소정의 테스트 패턴을, 순차적으로 피시험 디바이스에 출력한다. 연산 지령에는, 레이트 길이 설정치가 포함되어 있고, 도 4에 나타낸 바와 같이, 레이트 길이 설정치는 피시험 디바이스를 기준으로 하여 실제 레이트 길이에 반영된다.

한편, 도 3에 나타낸 바와 같이, 시켄스 번호를 받은 컨트롤 메모리(4)는, 테스트 패턴 발생 프로그램에 기초하여, 소정의 타이밍에서 타이머 시작 명령을 타이머(3)에 출력한다. 타이머 스타트의 명령을 받은 타이머(3)는, 시간 측정 동작을 시작한다.

또한, 시켄스 번호를 받은 컨트롤 메모리(4)는, 테스트 패턴 발생 프로그램에 기초하여, 해당 시켄스 번호에 대응하는 레이트 길이 설정치를 타이머(3)에 출력한다. 타이머(3)의 적산부(31)에서는 컨트롤 메모리(4)로부터 송신된 레이트 길이 설정치를 순차적으로 적산한다. 시간 측정 동작을 시작하고 있는 경우, 타이머(3)의 비교부(32)에서는, 적산부(31)에서의 적산치와 타이머 설정치를 비교하여, 적산치가 타이머 설정치에 도달되면, 시켄스 제어 회로(2)에 타임업 신호를 출력하고, 시간 측정 동작을 스톱한다.

타임업 신호를 받으면, 시켄스 제어 회로(2)는 소정의 처리를 실행한다. 시켄스 제어 회로(2)는, 예를 들면, 컨트롤 메모리(4)에 대해, 인터럽 처리로 전환할 것을 명령하고, 컨트롤 메모리(4)는 테스트 패턴 발생 프로그램에 기초하여, 연산부(5)에 대하여 소정의 인터럽 처리를 실행할 것을 명령한다.

도 4에서는, 타이머 설정치가 100ns인 경우를 예시하고 있다. 타이머(3)는 시켄스 번호 「0」에서 시간 측정 동작을 개시하고 있다. 시켄스 번호 「0」 ~ 「5」의 처리에 있어서, 레이트 길이 설정치를 적산하고, 적산치가 100ns에 도달되었으므로, 타임업 신호가 출력되고 있다. 또한, 도 4의 예에서는, 타이머(3)는 시켄스 번호 「50」에 있어서 시간 측정 동작을 개시하고 있다. 시켄스 번호 「50」 ~ 「53」의 처리에 있어서, 레이트 길이 설정치를 적산하고, 적산치가 100ns에 도달되었으므로, 타임업 신호가 출력되고 있다. 이와 같이, 선행하는 타이머(3)의 동작에는, 피시험 디바이스를 기준으로 하여 실제 레이트 길이가 반영된다.

도 4에 나타낸 바와 같이, 본 실시예의 테스터에 의하면, 레이트 길이 설정치를 적산함으로써 타임업 판정을 실행하고 있으므로, 피시험 디바이스 기준의 실제 레이트 길이에 기초하여, 테스트 패턴 발생 프로그램에 따른 정확한 측정 시간에 맞는 타이머 동작이 실현될 수 있다. 단, 타이머(3)에서의 처리 자체로 어느 정도의 단수를 소비하기 때문에, 타임업의 판정은 시켄스 번호의 발행으로부터의 지연이 따른다. 따라서, 실제의 측정 시간에는 타이머(3)의 단수만큼 오차가 포함 된다. 그러나, 타이머(3)의 단수는 테스터에서의 테스트 패턴 발생에 필요한 단수보다 대폭 적어지게 되므로, 그 오차를 작은 값으로 억제할 수 있다.

이상과 같이, 본 실시예의 테스터에 의하면, 피시험 디바이스를 기준으로 하여 실제 레이트 길이가 되는 레이트 길이 설정치를 적산하고, 적산치와 타이머 설정치를 비교함으로써, 타임업을 판단하고 있다. 그러므로 레이트 길이가 변동되어도, 피시험 디바이스에 부여되는 테스트 패턴에 대해, 정확한 측정 시간을 반영시킬 수 있다.

본 실시예에 있어서, 「패턴 생성 수단」은 시켄스 제어부(1), 컨트롤 메모리(4) 및 연산부(5)에, 「레이트 길이 취득 수단」은 컨트롤 메모리(4)에, 「카운트치 산출 수단」은 레이트 길이 적산부(31)에, 「타임업 검출 수단」은 비교부(32)에, 각각 해당한다.

본 발명의 적용 범위는 상기 실시예에 한정되지 않는다. 타이머 설정치는 고정되는 것이 아니고, 컨트롤 메모리(4)로부터 임의로 치를 설정하고, 변경하도록 구성될 수도 있다. 예를 들면, 1회째는, 타이머 설정치를 100us으로 하고, 타임업 후, 1ms로 2번째를 실시하도록 변경할 수도 있다. 또한, 본 발명은, 피검사 디바이스에 부여되는 시험 패턴의 생성을 타이머에 의해 제어하는 테스터에 폭넓게 적용할 수 있다. 피시험 디바이스의 종류는 한정되지 않는다.

본 발명의 테스터에 의하면, 피시험 디바이스를 기준으로 하여 실제 레이트 길이가 되는 레이트 길이 설정치를 적산하고, 적산치와 타이머 설정치를 비교함으 로써, 타임업을 판단하고 있다. 그러므로 레이트 길이가 변동되어도, 피시험 디바이스에 부여된 테스트 패턴에 대해, 정확한 측정 시간을 반영시킬 수 있다.

Claims

피검사 디바이스에 부여하는 시험 패턴을 생성하는 패턴 생성 수단과, 상기 패턴 생성 수단의 동작을 제어하는 타이머를 구비하는 테스터에 있어서,

상기 타이머는,

상기 패턴 생성 수단에 의해 생성되는 패턴의 레이트 길이를 취득하는 레이트 길이 취득 수단과,

상기 레이트 길이 취득 수단에 의해 취득된 상기 레이트 길이에 기초하여, 현재의 카운트치를 산출하는 카운트치 산출 수단과,

상기 카운트치 산출 수단에 의해 산출된 상기 카운트치와 소정의 설정치를 비교함으로써 타임업을 검출하는 타임업 검출 수단

을 구비하는 것을 특징으로 하는 테스터.
제1항에 있어서,

상기 카운트치 산출 수단은, 상기 레이트 길이 취득 수단에 의해 취득된 상기 레이트 길이를 적산(積算)함으로써 상기 카운트치를 산출하는 것을 특징으로 하는 테스터.
제1항 또는 제2항에 있어서,

상기 레이트 길이 취득 수단, 상기 카운트치 산출 수단 및 상기 타임업 검출 수단은 각각, 상기 패턴 생성 수단과 동기(同期)하는 수단을 가지는 것을 특징으로 하는 테스터.
제3항에 있어서,

상기 레이트 길이 취득 수단, 상기 카운트치 산출 수단, 상기 타임업 검출 수단 및 상기 패턴 생성 수단은 각각, 상기 패턴 생성 수단에 의해 생성되는 패턴의 레이트 길이와 동기하는 수단을 가지는 것을 특징으로 하는 테스터.
제1항, 제2항 또는 제4항 중 어느 한 항에 있어서,

상기 패턴 생성 수단은, 레이트 길이가 변동되는 시험 패턴을 생성하는 것을 특징으로 하는 테스터.