TW202312381A - 半導體積體電路、半導體記憶裝置及記憶體系統 - Google Patents

Abstract

實施形態，係提供一種能夠對於面積和消耗電流作抑制並且能夠提高脈衝訊號之計測解析度的半導體積體電路、半導體記憶裝置以及記憶體系統。  　　其中一個實施形態之半導體積體電路，係具備有：延遲元件陣列電路(52)，係將具有延遲量(Tw)之延遲元件作複數個的串聯連接；和延遲線群(530)，係具備有複數之正反器(53β)，該些正反器(53β)，係各別將所對應的延遲元件之輸出作為輸入；和延遲元件群(540)，係根據輸入時脈訊號，而產生具有較延遲量(Tw)而更小之第2延遲量之延遲差的複數之輸出時脈訊號；和延遲部(55)，係能夠設定較第2延遲量而更小之第3延遲量，在輸入訊號CLK_DET之輸出端子與延遲線群(530)之輸入端子之間，係被串聯連接有延遲元件群(540)與延遲部(55)。

Description

半導體積體電路、半導體記憶裝置及記憶體系統

實施形態，係有關於半導體積體電路、半導體記憶裝置及記憶體系統。    [關連申請案]

本申請案，係享受以日本專利申請2021-147559號(申請日：2021年9月10日)作為基礎申請之優先權。本申請案，係藉由參照此基礎申請案，而包含基礎申請案之所有的內容。

對於時脈等之脈衝訊號之週期進行計測的半導體積體電路、和具備有此之半導體記憶裝置以及記憶體系統，係為周知。

實施形態，係提供一種能夠對於面積和消耗電流作抑制並且能夠提高脈衝訊號之計測解析度的半導體積體電路、半導體記憶裝置以及記憶體系統。

本實施形態之半導體積體電路，係具備有：延遲元件群，係將具有第1延遲量之第1延遲要素作複數個的串聯連接；和正反器群，係具備有複數之正反器，該些正反器，係各別將前述延遲元件群之前述複數之第1延遲要素之中之所對應的第1延遲要素之輸出作為輸入；和第2延遲電路，係根據第1時脈訊號，而產生具有較前述第1延遲量而更小之第2延遲量之延遲差的複數之第2時脈訊號；和可變延遲電路，係能夠設定較前述第2延遲量而更小之第3延遲量。在第3時脈之輸出端子與前述正反器群之輸入端子之間，係被串聯連接有前述第2延遲電路與前述可變延遲電路。

以下，參考圖面，針對實施形態作說明。    (第1實施形態)  (1.構成)  (1-1.記憶體系統之構成)

圖1，係為對於本發明之實施形態的記憶體系統之構成例作展示之區塊圖。本實施形態之記憶體系統，係具備有記憶體控制器1、和半導體記憶裝置2。記憶體系統，係能夠與主機(host)作連接。主機，例如，係為個人電腦、攜帶終端等之電子機器。

半導體記憶裝置2，係具備有將資料非揮發性地作記憶之記憶體(以下，標記為非揮發性記憶體)。非揮發性記憶體，例如，係為具備有在每一記憶體胞處能夠記憶3bit的記憶體胞之NAND記憶體(NAND快閃記憶體)、亦即是所謂3bit/Cell(TLC：Triple Level Cell)之NAND記憶體。另外，非揮發性記憶體2，係亦可為1bit/Cell、2bit/Cell或者是4bit/Cell之NAND記憶體。

記憶體控制器1，係依循於從主機而來的寫入要求而對於對半導體記憶裝置2之資料的寫入作控制。又，記憶體控制器1，係依循於從主機而來的讀出要求而對於從半導體記憶裝置2之資料的讀出作控制。在記憶體控制器1與半導體記憶裝置2之間，晶片致能訊號/CE、準備、繁忙(ready、busy)訊號/RB、指令閂鎖致能訊號CLE、位址閂鎖致能訊號ALE、寫入致能訊號/WE、讀取致能訊號RE、/RE、寫入保護訊號/WP、身為資料之訊號DQ＜7:0＞、資料選通訊號DQS、/DQS之各訊號係被作送收訊。另外，在本說明書中，於訊號之名稱之前的記號「/」，係代表並未附加有記號「/」之名稱的訊號之反轉邏輯。

例如，半導體記憶裝置2和記憶體控制器1，係分別作為半導體晶片(以下，係亦單純稱作「晶片」)而被形成。

晶片致能訊號/CE，係為用以將半導體記憶裝置2致能(enable)之訊號。準備繁忙訊號/RB，係為用以展示半導體記憶裝置2是身為準備(READY)狀態(能夠受理從外部而來的命令之狀態)還是身為繁忙(BUSY)狀態(並不受理從外部而來之命令之狀態)的訊號。指令閂鎖致能訊號CLE，係為代表「訊號DQ＜7:0＞乃身為指令」一事之訊號。位址閂鎖致能訊號ALE，係為代表「訊號DQ＜7:0＞乃身為位址」一事之訊號。寫入致能訊號/WE，係為用以將所收訊了的訊號導入至半導體記憶裝置2之訊號，並在每次藉由記憶體控制器1而收訊指令、位址以及資料時，會被作宣告(assert)。以會在寫入致能訊號/WE乃身為“L(Low)”準位的期間中而將訊號DQ＜7:0＞作導入的方式，來對於半導體記憶裝置2下達指示。

讀取致能訊號RE、/RE，係為用以使記憶體控制器1從半導體記憶裝置2而讀出資料之訊號。例如，係為了對於將訊號DQ＜7:0＞輸出時之半導體記憶裝置2之動作時序作控制，而被使用。寫入保護訊號/WP，係為用以對於半導體記憶裝置2而下達禁止資料之寫入以及刪除之指示的訊號。訊號DQ＜7:0＞，係為在半導體記憶裝置2與記憶體控制器1之間而被作送收訊之資料的實體，並包含指令、位址以及資料。資料選通訊號DQS、/DQS，係為用以對於訊號DQ＜7:0＞之輸入輸出之時序作控制的訊號。

記憶體控制器1，係具備有RAM(Random Access Memory)11、處理器12、主機介面電路13、ECC (Error Check and Correct)電路14以及記憶體介面電路15。RAM11、處理器12、主機介面電路13、ECC電路14以及記憶體介面電路15，係相互藉由內部匯流排16而被作連接。

主機介面電路13，係將從主機所受訊了的要求、使用者資料(寫入資料)等，輸出至內部匯流排16處。又，主機介面電路13，係將從半導體記憶裝置2所讀出了的使用者資料、從處理器12而來之回應等，對於主機作送訊。

記憶體介面電路15，係基於處理器12之指示，而對於將使用者資料等對於半導體記憶裝置2作寫入之處理和從半導體記憶裝置2而讀出之處理作控制。

處理器12，係對於記憶體控制器1作統籌性的控制。處理器12，例如係為CPU(Central Processing Unit)、MPU (Micro Processing Unit)等。處理器12，當從主機而經由主機介面電路13來接收了要求的情況時，係依循於該要求，而對於記憶體介面電路15下達對於半導體記憶裝置2之使用者資料以及同位檢查碼的寫入之指示。又，處理器12，係依循於從主機而來之要求，而對於記憶體介面電路15下達從半導體記憶裝置2之使用者資料以及同位檢查碼的讀出之指示。

處理器12，係對於被儲存在RAM11中之使用者資料，而決定在半導體記憶裝置2上之儲存區域(記憶體區域)。使用者資料，係經由內部匯流排16而被儲存於RAM11中。處理器12，係對於身為寫入單位之頁面單位的資料(頁面資料)，而實施記憶體區域之決定。在本說明書中，係將被儲存在半導體記憶裝置2之1個頁面中的使用者資料，定義為單位資料。單位資料，一般而言係藉由ECC電路14而被編碼並作為碼字而被儲存在半導體記憶裝置2中。在本實施形態中，編碼係並非為必須。記憶體控制器1，係亦可並不進行編碼地而將單位資料儲存在半導體記憶裝置2中，但是，在圖1中，作為其中一構成例，係對於進行編碼之構成作展示。當記憶體控制器1並不進行編碼的情況時，頁面資料係與單位資料相互一致。又，係可基於1個的單位資料來產生1個的碼字，亦可基於使單位資料被作了分割後的分割資料，來產生1個的碼字。又，係亦可使用複數之單位資料，來產生1個的碼字。

處理器12，係針對各單位資料之每一者，而分別決定寫入目標之半導體記憶裝置2之記憶體區域。在半導體記憶裝置2之記憶體區域處，係被分配有物理位址。處理器12，係使用物理位址來對於單位資料之寫入目標之記憶體區域作管理。處理器12，係以指定所決定了的記憶體區域(物理位址)並將使用者資料對於半導體記憶裝置2作寫入的方式，來對於記憶體介面電路15下達指示。處理器12，係對於使用者資料之邏輯位址(主機所管理的邏輯位址)與物理位址之間之對應關係作管理。處理器12，當受訊了從主機而來之包含有邏輯位址之讀出要求的情況時，係特定出與邏輯位址相對應之物理位址，並對於物理位址作指定而對於記憶體介面電路15下達使用者資料的讀出之指示。

ECC電路14，係將被儲存在RAM11中之使用者資料作編碼，並產生碼字。又，ECC電路14，係將從半導體記憶裝置2所讀出了的碼字作解碼。

RAM11，係將從主機所受訊了的使用者資料，於直到將其記憶至半導體記憶裝置2中為止的期間中而暫時性地作儲存，或者是將從半導體記憶裝置2所讀出了的資料，於直到對於主機作送訊為止的期間中而暫時性地作儲存。RAM11，例如係為SRAM(Static Random Access Memory)或DRAM(Dynamic Ramdom Access Memory)等之泛用記憶體。

在圖1中，係對於記憶體控制器1為分別具備有ECC電路14和記憶體介面電路15的構成例作展示，但是，係亦可採用使ECC電路14被內藏於記憶體介面電路15中的構成。又，係亦可採用使ECC電路14被內藏於半導體記憶裝置2中的構成。

當從主機而收訊了寫入要求的情況時，記憶體系統係如同下述一般地而動作。處理器12，係將成為寫入對象之資料暫時性地記憶於RAM11中。處理器12，係讀出被儲存於RAM11中之資料，並輸入至ECC電路14處。ECC電路14，係將被輸入了的資料作編碼，並將碼字輸入至記憶體介面電路15處。記憶體介面電路15，係將被輸入了的碼字寫入至半導體記憶裝置2中。

當從主機而收訊了讀出要求的情況時，記憶體系統係如同下述一般地而動作。記憶體介面電路15，係將從半導體記憶裝置2所讀出了的碼字輸入至ECC電路14處。ECC電路14，係將被輸入了的碼字解碼，並將被作了解碼後之資料儲存於RAM11中。處理器12，係將被儲存在RAM11中之資料，經由主機介面電路13來送訊至主機處。    (1-2.半導體記憶裝置之構成)

圖2，係為對於本實施形態之半導體記憶裝置的構成例作展示之區塊圖。本實施形態之半導體記憶裝置2，係具備有介面晶片2A、和非揮發性記憶體2B。

介面晶片2A，係具備有在記憶體控制器1與非揮發性記憶體2B之間，而對於晶片致能訊號/CE、準備、繁忙(ready、busy)訊號/RB、指令閂鎖致能訊號CLE、位址閂鎖致能訊號ALE、寫入致能訊號/WE、讀取致能訊號RE、/RE、寫入保護訊號/WP、身為資料之訊號DQ＜7:0＞、資料選通訊號DQS、/DQS之各訊號進行介面處理之功能。介面晶片2A，例如，係與資料選通訊號DQS、/DQS一同地而將訊號DQ＜7:0＞內之指令CMD和位址ADD傳輸至非揮發性記憶體2B處。又，例如，係在自身與非揮發性記憶體2B之間，與資料選通訊號DQS、/DQS一同地而將訊號DQ＜7:0＞內之寫入資料以及讀出資料作送收訊。

又，介面晶片2A，係具備有用以使非揮發性記憶體2B之I/O速度提升的頻率提高(boost)功能。例如，介面晶片2A，係具備有將從記憶體控制器1所輸入的訊號以DDR (Double Date Rate)方式來對於非揮發性記憶體2B作傳輸之功能。在使用此種高速傳輸方式的情況時，係成為需要對於「針對在記憶體控制器1與非揮發性記憶體2B之間的訊號DQ＜7:0＞之送收訊的時序下達指示的訊號(具體而言，讀取致能訊號RE、/RE和資料選通訊號DQS、/DQS)」的工作週期(duty cycle)以高精確度來進行調整。介面晶片2A，係為了對於讀取致能訊號RE、/RE和資料選通訊號DQS、/DQS的工作週期作調整，而具備有DCC(工作週期校正，Duty Cycle Correction)電路20。

更具體而言，介面晶片2A，係具備有對於從記憶體控制器1所輸出並被輸入至非揮發性記憶體2B處的讀取致能訊號RE、/RE之工作週期進行調整之DCC電路20a、和對於從記憶體控制器1所輸出並被輸入至非揮發性記憶體2中的資料選通訊號DQS、/DQS之工作週期進行調整之DCC電路20b。另外，DCC電路20b，係亦能夠對於從非揮發性記憶體2所輸出並被輸入至記憶體控制器1中的資料選通訊號DQS、/DQS之工作週期進行調整。關於DCC電路20之詳細的構成，係於後再作詳細敘述。

非揮發性記憶體2B，係具備有記憶體胞陣列21、輸入輸出電路22、邏輯控制電路24、暫存器26、序列器27、電壓產生電路28、行解碼器30、感測放大器單元31、輸入輸出用墊片群32、邏輯控制用墊片群34以及電源輸入用端子群35。

記憶體胞陣列21，係包含有被與字元線以及位元線相互附加有關連之複數之非揮發性記憶體胞電晶體(未圖示)。

輸入輸出電路22，係經由介面晶片2A而在自身與記憶體控制器1之間進行訊號DQ0＜7:0＞以及資料選通訊號DQS、/DQS之送收訊。輸入輸出電路22，係將訊號DQ＜7:0＞內之指令以及位址傳輸至暫存器26處。又，輸入輸出電路22，係將寫入資料以及讀出資料在自身與感測放大器單元31之間作送收訊。

邏輯控制電路24，係經由介面晶片2A而從記憶體控制器1收訊晶片致能訊號/CE、指令閂鎖致能訊號CLE、位址閂鎖致能訊號ALE、寫入致能訊號/WE、讀取致能訊號RE、/RE、以及寫入保護訊號/WP。又，邏輯控制電路24，係將準備繁忙訊號/RB經由介面晶片2A而傳送至記憶體控制器1處，並將非揮發性記憶體2B之狀態對於外部作通知。

電壓產生電路28，係基於從序列器27而來之指示，而產生在資料的寫入、讀出以及刪除等之動作中所需要的電壓。

行解碼器30，係從暫存器26而接收位址內之區塊位址以及行位址，並基於該區塊位址而選擇所對應之區塊，並且基於該行位址而選擇所對應之字元線。

感測放大器單元31，在資料之讀出時，係感測到從記憶體胞電晶體而讀出至位元線處之讀出資料，並將所感測到的讀出資料傳輸至輸入輸出電路22處。感測放大器單元31，在資料之寫入時，係將經由位元線而被寫入的寫入資料傳輸至記憶體胞電晶體處。感測放大器單元31，係包含有複數之感測放大器SA。

輸入輸出用墊片群32，係為了在自身與介面晶片2A之間而進行包含有資料的各訊號之送收訊，而具備有與訊號DQ＜7:0＞以及資料選通訊號DQS、/DQS相對應之複數之端子(墊片)。

邏輯控制用墊片群34，係為了在自身與介面晶片2A之間而進行各訊號之送收訊，而包含有與晶片致能訊號/CE、指令閂鎖致能訊號CLE、位址閂鎖致能訊號ALE、寫入致能訊號/WE、讀取致能訊號RE、/RE以及寫入保護訊號/WP相對應的複數之端子(墊片)。

電源輸入用端子群35，係為了從外部而對於非揮發性記憶體2B供給各種之動作電源，而具備有將電源電壓Vcc、VccQ、Vpp和接地電壓Vss作輸入的複數之端子。電源電壓Vcc，係為作為動作電源而一般而言為從外部所賦予的電路電源電壓，例如係被輸入有3.3V程度之電壓。電源電壓VccQ，例如係被輸入有1.2V之電壓。電源電壓VccQ，係作為用以驅動「用以在記憶體控制器1與非揮發性記憶體2B之間而進行訊號之送收訊之輸入輸出系」之電源而被作使用。

電源電壓Vpp，係為較電源電壓Vcc而更高壓之電源電壓，例如係被輸入有12V之電壓。例如，當非揮發性記憶體2B為被使用於無法供給高電壓之環境中的情況時，對於電源電壓Vpp係亦可並不供給電壓。就算是在並不供給電源電壓Vpp的情況時，只要被供給有電源電壓Vcc，則非揮發性記憶體2B係能夠實行各種之動作。亦即是，電源電壓Vcc，係為標準性地被供給至非揮發性記憶體2B處之電源，電源電壓Vpp，例如係為因應於使用環境而被追加性、任意性地供給之電源。

感測單元24，在資料之讀出時，係對於從NAND記憶體胞陣列23所讀出的資料作偵測。又，感測單元24，在資料之寫入時，係將經由介面晶片2而從記憶體控制器1所輸入的寫入資料暫時性地作儲存，並傳輸至NAND記憶體胞陣列23處。    (1-3.DCC電路之構成)

圖3，係為對於DCC電路之構成例作展示之區塊圖。實施形態之DCC電路20，係具備有DCD(工作週期偵測，Duty Cycle Detector)電路41、和演算電路42、和DCA(工作週期調整，Duty Cycle Adjustor)電路43、以及波形產生電路44。

DCD電路41，係為對於成為工作(duty)修正對象之時脈訊號的工作誤差進行觀測並換算為延遲元件之階數的電路。DCD電路41，係檢測(計測)出輸入時脈DCD_IN之脈衝寬幅(成為高準位的期間)和輸入時脈/DCD_IN之脈衝寬幅，並輸出代表輸入時脈DCD_IN之脈衝寬幅以及輸入時脈/DCD_IN之脈衝寬幅的訊號DCD_CODE。訊號DCD_CODE，係具備有複數之位元(例如，32位元)。

演算電路42，係為基於從DCD電路41而來之輸出訊號來算出成為工作修正對象之時脈訊號之延遲設定值之電路。演算電路42，係接收從DCD電路41所輸出的訊號DCD_CODE，並將輸入時脈DCD_IN之脈衝寬幅與輸入時脈/DCD_IN之脈衝寬幅作比較。之後，基於比較結果，而產生訊號DCA_CODE。

DCA電路43，係基於訊號DCA_CODE，而產生身為工作修正對象之輸入時脈IN的延遲時脈CDLY_T和輸入時脈/IN的延遲時脈CDLY_B。

波形產生電路44，係接收從DCA電路43所輸出的延遲時脈CDLY_T、CDLY_B，並產生輸出時脈OUT、/OUT。亦即是，輸出時脈OUT、/OUT，係為輸入時脈IN、/IN之作了工作調整後的輸出訊號。另外，在波形產生電路44處所產生的輸出時脈OUT、/OUT，係被從DCC電路20而作輸出，並且被對於DCD電路41作輸入。    (1-3-1.DCC電路之構成)

圖4，係為對於DCD電路之構成例作展示之區塊圖。實施形態之DCD電路41，係具備有訊號產生電路51、和延遲元件陣列電路52、以及邊緣檢測電路53，而構成之。另外，實施形態之半導體積體電路，係至少包含有延遲元件陣列電路52和邊緣檢測電路53地而被構成。

在訊號產生電路51處，係被輸入有輸入時脈DCD_IN以及/DCD_IN。訊號產生電路51，係基於輸入時脈DCD_IN以及/DCD_IN，而產生訊號CLK_DLY以及訊號CLK_DET。

訊號CLK_DLY之高準位之期間以及訊號CLK_DET之高準位之期間，係被設定為與輸入時脈DCD_IN之1個週期相同的長度(=與輸入時脈/DCD_IN之1個週期相同的長度)。

訊號CLK_DLY之第偶數週期的上揚，係被設定為與輸入時脈DCD_IN之上揚相同的時序。又，訊號CLK_DLY之第奇數週期的上揚，係被設定為與輸入時脈/DCD_IN之上揚相同的時序。

訊號CLK_DET之第偶數週期的上揚，係被設定為與輸入時脈DCD_IN之下挫相同的時序。又，訊號CLK_DET之第奇數週期的上揚，係被設定為與輸入時脈/DCD_IN之下挫相同的時序。

亦即是，係以會成為「從訊號CLK_DLY之第偶數週期之上揚起直到訊號CLK_DET之上揚為止的期間，係成為與輸入時脈DCD_IN之高準位之期間相同的長度，從訊號CLK_DLY之第奇數週期之上揚起直到訊號CLK_DET之上揚為止的期間，係成為與輸入時脈/DCD_IN之高準位之期間相同的長度」的方式，來產生訊號CLK_DLY以及訊號CLK_DET。故而，藉由對於從輸入時脈DCD_IN之上揚起直到輸入時脈DCD_IN之上揚為止的期間持續性地進行計測，係能夠對於輸入時脈DCD_IN之高準位之期間與輸入時脈/DCD_IN之高準位之期間交互地作觀測。

另外，在訊號CLK_DLY與訊號CLK_DET中，從第n週期之上揚起直到第n+1週期之上揚為止的期間，係設為對於從輸入時脈DCD_IN或者是/DCD_IN之高準位之期間之計測起直到產生DCD_CODE為止而言為充分的期間。

作為延遲元件群之延遲元件陣列電路52，係使用從訊號產生電路51所輸入之訊號CLK_DLY，來產生n(n為2以上之自然數)位元之訊號Dn(D1～Dn)。訊號Dn之組，係藉由後述之邊緣檢測電路53而被作閂鎖，並代表輸入時脈之脈衝寬幅或者是週期。

圖5，係為對於延遲元件陣列電路之其中一例作展示的電路圖。作為延遲元件群之延遲元件陣列電路52，係包含有n個的延遲要素521_1～521_n(第1延遲要素)。在α(α為1以上n以下之自然數)為1以上n以下的各情況中，延遲要素521_α，係接收訊號D(α-1)，並輸出訊號Dα。另外，訊號D0，係設為與訊號CLK_DLY相等之訊號。以下，包含有「α」之標記，係視為對於α為1以上n以下之值之各者的情況之全部統籌性地作展示者。亦即是，包含有「α」之標記，係視為統籌性地代表α為1的情況、α為2的情況、…、α為n的情況者。訊號Dα，係為使訊號D(α-1)作了某一時間之延遲的訊號。延遲要素521_α，係接收訊號CLK_DLY，並將當訊號CLK_DLY變遷至了高準位時的訊號Dα之邏輯準位作保持，並且持續輸出與所作了保持的訊號Dα之邏輯準位相同邏輯準位之訊號Dα。

在延遲要素521_1～521_n之各要素處的延遲量，雖然也可能會起因於延遲元件521_1～521_n之性能上的非預期性之參差而有所參差，但是，係預期其會成為時間Tw。在以下之說明中，延遲元件521_1～521_n之延遲量，係設為會成為相等的時間Tw。延遲要素521_α，例如，係包含有3個的NAND閘。第1NAND閘，係在1個的輸入處，接收訊號D(α-1)。又，第1NAND閘，係在另一個的輸入處而被作接地，亦即是係被與接地電位Vss之節點作連接。第2NAND閘，係在2個的輸入處而被作接地，亦即是係被與接地電位Vss之節點作連接。第3NAND閘，係接收第1NAND閘之輸出和第2NAND閘之輸出，並輸出訊號Dα。延遲要素521_α，係產生時間Tw之量的延遲。

邊緣檢測電路53，係接收從延遲元件陣列電路52所輸出之訊號D1～Dn、和從訊號產生電路51所輸出之訊號CLK_DET，並輸出訊號DCD_CODE。圖6，係為對於第1實施形態之邊緣檢測電路的其中一例作展示之電路圖。邊緣檢測電路53，係具備有作為正反器群之延遲線群530。延遲線群530，係包含有m(m為2以上之自然數)個的延遲線531～53m。各延遲線53β(β為1以上m以下之自然數)，係包含有n個的D型正反器(以下，單純記載為正反器)53β_1～53β_n。以下，包含有「β」之標記，係視為對於β為1以上m以下之值之各者的情況之全部統籌性地作展示者。亦即是，包含有「β」之標記，係視為統籌性地代表β為1的情況、β為2的情況、…、β為m的情況者。邊緣檢測電路53，係亦具備有作為第2延遲電路之延遲元件群540。延遲元件群540，係亦包含有m個的延遲元件54β(第3延遲要素)。各延遲元件54β之延遲量，係以會成為時間{1.0+(β-1)/m}×Tw的方式而被作設定。

又，邊緣檢測電路53，係亦具備有產生對於延遲元件54β之輸入訊號CLK_DETa的延遲部55。作為可變延遲電路之延遲部55，係包含有s個的延遲元件55δ(δ為1以上s以下之自然數)、和選擇器56。以下，包含有「δ」之標記，係視為統籌性地代表δ為1的情況、δ為2的情況、…、δ為s的情況者。各延遲元件55δ之延遲量，係以會成為時間{1.0+(δ-1)/(m×s)}×Tw的方式而被作設定。

各延遲元件55δ(第2延遲要素)，係接收從訊號產生電路51所輸出的訊號CLK_DET，並使其作所設定的時間之量之延遲，而對於選擇器56作輸出。延遲元件55δ，例如，係包含有3個的NAND閘。第1NAND閘，係在1個的輸入處，接收訊號CLK_DET。又，第1NAND閘，係在另一個的輸入處而被作接地，亦即是係被與接地電位Vss之節點作連接。第2NAND閘，係在2個的輸入處而被作接地，亦即是係被與接地電位Vss之節點作連接。第3NAND閘，係接收第1NAND閘之輸出和第2NAND閘之輸出，並輸出訊號CLK_DETaδ。延遲要素55δ，係產生時間{1.0+(δ-1)/(m×s)}×Tw之量的延遲。選擇器56，係選擇從s個的延遲元件55δ所輸入的訊號CLK_DETaδ之中之1個的訊號並作輸出。

各延遲元件54β，係接收從選擇器56所輸出的訊號CLK_DETa，並使其作所設定的時間之量之延遲，而對於延遲線53β作輸出。延遲要素54β，例如，係包含有3個的NAND閘。第1NAND閘，係在1個的輸入處，接收訊號CLK_DETa。又，第1NAND閘，係在另一個的輸入處而被作接地，亦即是係被與接地電位Vss之節點作連接。第2NAND閘，係在2個的輸入處而被作接地，亦即是係被與接地電位Vss之節點作連接。第3NAND閘，係接收第1NAND閘之輸出和第2NAND閘之輸出，並輸出訊號CLK_DETm。延遲要素54β，係產生時間{1.0+(β-1)/m}×Tw之量的延遲。

圖6，係作為其中一例，而對於s = 2、m = 4的情況之邊緣檢測電路53作展示。延遲元件551之延遲量，係為時間{1.0+(1-1)/(4×2)}Tw = 1.0Tw。延遲元件551，係接收訊號CLK_DET，並使其作時間1.0Tw之量之延遲，而輸出訊號CLK_DETa1。延遲元件552之延遲量，係為時間{1.0+(2-1)/(4×2)}Tw = 1.125Tw。延遲元件552，係接收訊號CLK_DET，並使其作時間1.125Tw之量之延遲，而輸出訊號CLK_DETa2。選擇器，係接收訊號CLK_DETa1與訊號CLK_DETa2，並將其中一方之訊號輸出(訊號CLK_DETa)。

延遲元件541之延遲量，係為時間{1.0+(1-1)/4}Tw = 1.0Tw。延遲元件541，係接收訊號CLK_DETa，並使其作時間1.0Tw之量之延遲，而輸出訊號CLK_DET1。延遲元件542之延遲量，係為時間{1.0+(2-1)/4}Tw = 1.25Tw。延遲元件542，係接收訊號CLK_DETa，並使其作時間1.25Tw之量之延遲，而輸出訊號CLK_DET2。延遲元件543之延遲量，係為時間{1.0+(3-1)/4}Tw = 1.5Tw。延遲元件542，係接收訊號CLK_DETa，並使其作時間1.5Tw之量之延遲，而輸出訊號CLK_DET3。延遲元件544之延遲量，係為時間{1.0+(4-1)/4}Tw = 1.75Tw。延遲元件544，係接收訊號CLK_DETa，並使其作時間1.75Tw之量之延遲，而輸出訊號CLK_DET4。

當選擇器56為選擇了訊號CLK_DETa1的情況時，訊號CLK_DETa係為使訊號CLK_DET作了時間1.0Tw之量之延遲的訊號。於此情況，訊號CLK_DET1，係成為使訊號CLK_DET作了時間(1.0+1.0)Tw = 2.0Tw之量之延遲的訊號。又，訊號CLK_DET2，係成為使訊號CLK_DET作了時間(1.0+1.25)Tw = 2.25Tw之量之延遲的訊號。進而，訊號CLK_DET3，係成為使訊號CLK_DET作了時間(1.0+1.5)Tw = 2.5Tw之量之延遲的訊號。又，訊號CLK_DET4，係成為使訊號CLK_DET作了時間(1.0+1.75)Tw = 2.75Tw之量之延遲的訊號。

當選擇器56為選擇了訊號CLK_DETa2的情況時，訊號CLK_DETa係為使訊號CLK_DET作了時間1.125Tw之量之延遲的訊號。於此情況，訊號CLK_DET1，係成為使訊號CLK_DET作了時間(1.125+1.0)Tw = 2.125Tw之量之延遲的訊號。又，訊號CLK_DET2，係成為使訊號CLK_DET作了時間(1.125+1.25)Tw = 2.375Tw之量之延遲的訊號。進而，訊號CLK_DET3，係成為使訊號CLK_DET作了時間(1.125+1.5)Tw = 2.625Tw之量之延遲的訊號。又，訊號CLK_DET4，係成為使訊號CLK_DET作了時間(1.125+ 1.75)Tw = 2.875Tw之量之延遲的訊號。

延遲線53β之正反器53β_α，係在資料輸入中接收從延遲元件陣列電路52之延遲要素521_α所輸出的訊號Dα，並在時脈輸入中接收訊號CLK_DETβ，而輸出訊號Fβα。例如，延遲線531之正反器531_1，係在資料輸入中接收訊號D1，並在時脈輸入中接收訊號CLK_DET1，而輸出訊號F11。延遲線534之正反器534_n，係在資料輸入中接收訊號Dn，並在時脈輸入中接收訊號CLK_DET4，而輸出訊號F4n。另外，邊緣檢測電路53，係產生m×n位元之訊號Fmn，並作為訊號DCD_CODE而作輸出。    (1-3-2.演算電路之構成)

演算電路42，係為基於從DCD電路41而來之輸出訊號來算出成為工作修正對象之時脈訊號之延遲設定值之電路。演算電路42，係接收從DCD電路41所輸出的訊號DCD_CODE，並將輸入時脈DCD_IN之脈衝寬幅(高準位期間)與輸入時脈/DCD_IN之脈衝寬幅(高準位期間)作比較。之後，基於比較結果，而產生訊號DCA_CODE。碼訊號DCA_CODE，係由用以對於輸入時脈IN之上揚之時序進行修正的碼訊號DN_F、DN_C、和用以對於輸入時脈/IN之上揚之時序進行修正的碼訊號UP_F、UP_C，而構成之。碼訊號DCA_CODE，例如，係使(m×s+1)位元之碼訊號DN_F、l位元之碼訊號DN_C、(m×s+1)位元之碼訊號UP_F、l位元之碼訊號UP_C，依此順序而被排列並被輸出。另外，針對在演算電路42處之訊號DCA_CODE之產生，係於後再作詳細敘述。    (1-3-3.DCA電路之構成)

圖7，係為對於DCA電路之構成例作展示之區塊圖。實施形態之DCA電路43，係由2個的延遲區塊電路61、62所構成。延遲區塊電路61，係為對於輸入時脈IN之上揚之時序進行修正的延遲電路。延遲區塊電路61，係接收輸入時脈IN、和構成訊號DCA_CODE之碼訊號DN_F、DN_C，而產生延遲時脈CDLY_T。延遲區塊電路62，係為對於輸入時脈/IN之上揚之時序進行修正的延遲電路。延遲區塊電路62，係接收輸入時脈/IN、和構成訊號DCA_CODE之碼訊號UP_F、UP_C，而產生延遲時脈CDLY_B。

首先，針對延遲區塊電路61作說明。圖8，係為對於延遲區塊電路之構成例作展示之電路圖。延遲區塊電路61，係包含有2組的FINE延遲電路611e、611o，和COARSE延遲電路612，以及碼控制電路613。

FINE延遲電路611e、611o，係為將輸入時脈IN之上揚之時序以1.0Tw時間以下之解析度(具體而言，(1.0/(m×s))Tw之時間單位)來作修正的延遲電路。FINE延遲電路611e、611o，係為具備有4個的輸入端子CKIN_A、CKIN_B、FI_T、FI_B和1個的輸出端子CKOUT之延遲電路。

圖9，係為對於FINE延遲電路之構成例作展示之電路圖。FINE延遲電路611e，係包含有2組的逆變器電路614a、614b。逆變器電路614a，係為由(m×s)個的P側(P side)開關71_1、71_2、…、71_(m×s)和1個的N側(N side)開關72所構成。圖9，係對於s = 2、m = 4的情況作展示。P側開關71_ε，係將2個的PMOS電晶體作串聯連接而構成。以下，包含有「ε」之標記，係視為對於ε為1以上(m×s)以下之值之各者的情況之全部統籌性地作展示者。亦即是，包含有「ε」之標記，係視為統籌性地代表ε為1的情況、ε為2的情況、…、ε為(m×s)的情況者。(m×s)個的P側開關71_ε，係在逆變器電路614a之輸出端子CKOUT_T與電源電位Vcc之節點之間，被並聯地作連接。N側開關72，係將2個的NMOS電晶體作串聯連接而構成。N側開關72，係在逆變器電路614a之輸出端子CKOUT_T與接地電位Vss之節點之間被作連接。

構成P側開關71_ε之2個的PMOS電晶體之中之「汲極被與逆變器電路614a之輸出端子CKOUT_T作連接」之側的PMOS電晶體(以下，標記為第1PMOS電晶體)的閘極，係被與輸入端子CKIN_A作連接。在構成P側開關71_ε之另外一方的PMOS電晶體(以下，標記為第2PMOS電晶體)的閘極處，係被輸入有在從輸入端子FI_T所輸入的(m×s)位元之碼訊號中之所設定的1位元之資料。亦即是，係從接近輸出端子CKOUT_T之P側開關71起，而依序被輸入有從輸入端子FI_T所輸入的碼訊號之第1位元之資料、第2位元之資料、…、第(m×s)位元之資料。

在圖9中所示之構成的情況時，從輸入端子FI_T所輸入的碼訊號之第1位元之資料，係被輸入至P側開關71_8中，該訊號之第2位元之資料，係被輸入至P側開關71_7中，該訊號之第3位元之資料，係被輸入至P側開關71_6中，該訊號之第4位元之資料，係被輸入至P側開關71_5中。進而，該訊號之第5位元之資料，係被輸入至P側開關71_4中，該訊號之第6位元之資料，係被輸入至P側開關71_3中，該訊號之第7位元之資料，係被輸入至P側開關71_2中，該訊號之第8位元之資料，係被輸入至P側開關71_1中。具體而言，當從輸入端子FI_T所輸入之8位元之碼訊號係為"11100000"的情況時，在P側開關71_1、71_2、71_3之閘極處，係被輸入有"1(=H)"，在P側開關71_4、71_5、71_6、71_7、71_8之第2PMOS電晶體之閘極處，係被輸入有"0(=L)"。

構成N側開關72之2個的NMOS電晶體之中之「汲極被與逆變器電路614a之輸出端子CKOUT_T作連接」之側的NMOS電晶體(以下，標記為第1NMOS電晶體)的閘極，係被與輸入端子CKIN_A作連接。構成N側開關72之另外一方的NMOS電晶體(以下，標記為第2NMOS電晶體)的閘極，係被與輸入端子CKIN_B作連接。

逆變器電路614b，係為由(m×s)個的P側(P side)開關73_1、73_2、…、73_(m×s)和1個的N側開關74所構成。P側開關73_ε，係將2個的PMOS電晶體作串聯連接而構成。(m×s)個的P側開關73_ε，係在逆變器電路614a之輸出端子CKOUT_BT與電源電位Vcc之節點之間，被並聯地作連接。另外，與P側開關71_ε相同的，係將構成P側開關73_ε之2個的PMOS電晶體之中之「汲極被與逆變器電路614b之輸出端子CKOUT_B作連接」之側的PMOS電晶體，標記為第1PMOS電晶體，並將另外一方之PMOS電晶體，標記為第2PMOS電晶體。N側開關74，係將2個的NMOS電晶體作串聯連接而構成。N側開關74，係在逆變器電路614b之輸出端子CKOUT_B與接地電位Vss之節點之間被作連接。另外，與N側開關72相同的，係將構成N側開關74之2個的NMOS電晶體之中之「汲極被與逆變器電路614b之輸出端子CKOUT_B作連接」之側的NMOS電晶體，標記為第1NMOS電晶體，並將另外一方之NMOS電晶體，標記為第2NMOS電晶體。

構成P側開關73_ε之2個的PMOS電晶體之中之第1PMOS電晶體的閘極，係被與輸入端子CKIN_B作連接。在P側開關73_ε之第2PMOS電晶體的閘極處，係被輸入有在從輸入端子FI_B所輸入的(m×s)位元之碼訊號中之所設定的1位元之資料。亦即是，係從接近輸出端子CKOUT_B之P側開關73起，而依序被輸入有從輸入端子FI_B所輸入的碼訊號之第1位元之資料、第2位元之資料、…、第(m×s)位元之資料。

在圖9中所示之構成的情況時，從輸入端子FI_B所輸入的碼訊號之第1位元之資料，係被輸入至P側開關73_8中，該訊號之第2位元之資料，係被輸入至P側開關73_7中，該訊號之第3位元之資料，係被輸入至P側開關73_6中，該訊號之第4位元之資料，係被輸入至P側開關73_5中。進而，該訊號之第5位元之資料，係被輸入至P側開關73_4中，該訊號之第6位元之資料，係被輸入至P側開關73_3中，該訊號之第7位元之資料，係被輸入至P側開關73_2中，該訊號之第8位元之資料，係被輸入至P側開關73_1中。具體而言，當從輸入端子FI_B所輸入之8位元之碼訊號係為"00011111"的情況時，在P側開關73_4、73_5、73_6、73_7、73_8之閘極處，係被輸入有"1(=H)"，在P側開關73_1、73_2、73_3之第2PMOS電晶體之閘極處，係被輸入有"0(=L)"。

構成N側開關74之2個的NMOS電晶體之中之第1NMOS電晶體的閘極，係被與輸入端子CKIN_B作連接。N側開關72之第2NMOS電晶體的閘極，係被與輸入端子CKIN_A作連接。

逆變器電路614a之輸出端子CKOUT_T與逆變器電路614b之輸出端子CKOUT_B，係被作電性連接。亦即是，輸出端子CKOUT_T與輸出端子CKOUT_B，係被作短路。使從逆變器電路614a而來之輸出訊號與從逆變器電路614b而來之輸出訊號作了合併(merge)後之訊號PI_CLKB，係藉由逆變器而被作邏輯反轉，並被從輸出端子CKOUT而輸出。

FINE延遲電路611e，係在輸入端子CKIN_A處被輸入有使輸入時脈IN之邏輯被作了反轉後的訊號(時脈INB)，並在輸入端子CKIN_B處被輸入有使時脈INB作了1.0Tw之時間之延遲的訊號(時脈INB1)。又，FINE延遲電路611e，係在輸入端子FI_T處，被輸入有碼訊號DN_FD。進而，在輸入端子FI_B處，係被輸入有身為「使碼訊號DN_FD作了邏輯反轉後之訊號」的碼訊號DN_FDB。

FINE延遲電路611e，係接收時脈INB、時脈INB1、碼訊號DN_FD以及碼訊號DN_FDB，而產生時脈FOUTB_EVN。時脈FOUTB_EVN，係為「使輸入時脈IN之上揚基於碼訊號DN_FD、DN_FDB來作0～1.0TW之範圍的延遲並作了邏輯反轉」之訊號。

FINE延遲電路611o，係在輸入端子CKIN_B處被輸入有使輸入時脈IN之邏輯被作了反轉後的訊號(時脈INB)，並在輸入端子CKIN_A處被輸入有使時脈INB作了1.0Tw之時間之延遲的訊號(時脈INB1)。又，FINE延遲電路611e，係在輸入端子FI_T處，被輸入有碼訊號DN_FD。進而，在輸入端子FI_B處，係被輸入有身為「使碼訊號DN_FD作了邏輯反轉後之訊號」的碼訊號DN_FDB。

FINE延遲電路611o，係接收時脈INB、時脈INB1、碼訊號DN_FD以及碼訊號DN_FDB，而產生時脈FOUTB_ODD。時脈FOUTB_ODD，係為「使輸入時脈IN之上揚基於碼訊號DN_FD、DN_FDB來作0～1.0TW之範圍的延遲並作了邏輯反轉」之訊號。另外，針對在FINE延遲電路611e、611o處的時脈FOUTB_EVN、FOUTB_ODD之產生，係於後再作詳細敘述。

碼控制電路613，係接收碼訊號DN_C、DN_F，並產生輸入至FINE延遲電路611e之輸入端子FI_T以及FINE延遲電路611o之輸入端子FI_T中的碼訊號DN_FD。碼訊號DN_FD，係為(m×s)位元之溫度計碼。針對在碼控制電路613處之碼訊號DN_FD之產生，係於後再作詳細敘述。

COARSE延遲電路612，係為將輸入時脈IN之上揚的時序以1.0Tw時間之單位來進行修正的延遲電路。COARSE延遲電路612，係接收訊號FOUTE_EVN、訊號FOUTE_ODD以及碼訊號DN_C，並基於碼訊號DN_C，來針對時脈FOUTB_EVN與時脈FOUTB_ODD之其中一者，而以基於碼訊號DN_C所得到之量來使所選擇了的訊號作延遲，並將作了延遲後的訊號作為輸出時脈CDLYOUT來作輸出。

COARSE延遲電路612，係包含有l+1個的延遲要素615_0～615_l。延遲要素615_0～615_l，係從距離輸出端為近之側起，來以延遲要素615_0、615_1、615_2、…、615_l的順序而被作配置。在γ(γ為0以及1以上l以下之自然數)為0～l之各個的情況中，延遲要素615_γ，例如係包含有3個的NAND閘。以下，包含有「γ」之標記，係視為對於γ為0以上l以下之值之各者的情況之全部統籌性地作展示者。亦即是，包含有「γ」之標記，係視為統籌性地代表γ為0的情況、γ為1的情況、…、γ為l的情況者。延遲要素615_γ，係產生時間1.0Tw之量的延遲。

又，COURSE延遲電路612，係包含有碼轉換電路616。碼轉換電路616，係接收在從演算電路42所輸出的訊號DCA_CODE中所包含之碼訊號DN_C，並進行解碼，而將二元(binary)碼轉換為溫度計碼，並產生碼訊號DN_CD。碼訊號DN_CD，係為l位元之碼訊號。例如，當作為碼訊號DN_C而接收了代表十進位數之"4"之二元碼"100"的情況時，碼轉換電路616，係作為碼訊號DN_CD而產生"0…01111"。亦即是，碼轉換電路616，係產生「將從第1位元起直到碼訊號DN_C所展示的數量之位元為止設為"1"，並將其他之位元設為"0"」的碼訊號DN_CD。碼轉換電路616，係將所產生了的碼訊號DN_CD，對於延遲要素615作輸出。

延遲要素615_γ之第1NAND閘，係在1個的輸入處，接收時脈FOUTB_EVN與時脈FOUTB_ODD之其中一者。具體而言，當γ為偶數的情況時，係接收時脈FOUTB_EVN，當γ為奇數的情況時，係接收時脈FOUTB_ODD。又，第1NAND閘，係在另一個的輸入處，接收碼訊號DN_CDγ(碼訊號DN_CD之第γ位元之值)。但是，在延遲要素615_0處，第1NAND閘，係在另一個的輸入處，被與電源電位Vcc之節點作連接。

延遲要素615_γ之第2NAND閘，係在1個的輸入處，接收從延遲要素615_(γ+1)所輸出的訊號FOUTB_(γ+1)。又，第2NAND閘，係在另一個的輸入處，被與電源電位Vcc之節點作連接。但是，延遲要素615_n之第2NAND閘，係在2個的輸入處被作接地，亦即是係被與接地電位Vss之節點作連接。

延遲要素615_γ之第3NAND閘，係接收第1NAND閘之輸出和第2NAND閘之輸出，並輸出訊號FOUTB_γ。

延遲要素615_γ，當被輸入至第1NAND閘中之碼訊號DN_CDγ之值係為"0(=L)"的情況時，係作為訊號FOUTB_γ而輸出"0(=L)"。另一方面，當被輸入至第1NAND閘中之碼訊號DN_CDγ之值係為"1(=H)"，並且碼訊號DN_CD(γ+1)之值係為"0(=L)"的情況時，係作為訊號FOUTB_γ，而輸出使被輸入至第1NAND閘中之訊號FOUTB_ODD或者是FOUTB_EVN作了時間1.0Tw之量之延遲的訊號。當碼訊號DN_CDγ之值係為"1(=H)"，並且碼訊號DN_CD(γ+1)之值係為"1(=H)"的情況時，係作為訊號FOUTB_γ，而輸出使被輸入至第2NAND閘中之訊號FOUTB_(γ+1)作了時間1.0Tw之量之延遲的訊號。從延遲要素615_0所被輸出的訊號FOUTB_0，係作為輸出時脈CDLYOUT而被從COARSE延遲電路612作輸出。

輸出時脈CDLYOUT，係藉由逆變器而被作邏輯反轉，並作為延遲時脈CDLY_T而被從延遲區塊電路61作輸出。

延遲區塊電路62，係為與上述之延遲區塊電路61相同之構成。但是，輸入輸出訊號係與延遲區塊電路61相異。亦即是，在延遲區塊電路61處，係接收輸入時脈IN、和構成訊號DCA_CODE之碼訊號DN_F、DN_C，並產生延遲時脈CDLY_T，相對於此，在延遲區塊電路62處，係接收輸入時脈/IN、和構成訊號DCA_CODE之碼訊號UP_F、UP_C，並產生延遲時脈CDLY_B。

波形產生電路44，係為產生「涵蓋從延遲時脈CDLY_T之上揚(上揚邊緣)起直到延遲時脈CDLY_B之上揚(上揚邊緣)為止的期間地而維持高準位」之輸出時脈OUT的電路。波形產生電路44，例如，係作為以延遲時脈CDLY_T以及延遲時脈CDLY_B之2個的訊號作為輸入並以輸出時脈OUT作為輸出的2輸入1輸出之多工器(輸出延遲時脈CDLY_T與延遲時脈CDLY_B之反轉訊號之間之邏輯積的多工器)，而被構成。    (1-3-4.波形產生電路之構成)

圖10，係為對於波形產生電路之構成例作展示之區塊圖。實施形態之波形產生電路44，係由逆變器INV1、和使複數之逆變器被串聯地作了連接的逆變器群INVG1、INVG2、和PMOS電晶體P1、P2、和NMOS電晶體N1、N2、以及閂鎖電路LAT1，而構成之。

PMOS電晶體P2、P1、以及NMOS電晶體N1、N2，係被作串聯連接。PMOS電晶體P2之源極係被與電源電位Vcc作連接，NMOS電晶體N2之源極係被與接地電位Vss作連接。延遲時脈CDLY_B，係經由逆變器IN1而被作邏輯反轉，並被輸入至PMOS電晶體P1之閘極與逆變器群INVG1處。逆變器群INVG1之輸出，係被輸入至PMOS電晶體P2之閘極處。延遲時脈CDLY_T，係被輸入至NMOS電晶體N2之閘極電極與逆變器群INVG2處。逆變器群INVG2之輸出，係被輸入至NMOS電晶體N2之閘極處。

PMOS電晶體P1之汲極和NMOS電晶體N2之汲極之連接點，係被與閂鎖電路LAT1之輸入作連接。閂鎖電路LAT2，係具備有使2個的逆變器作正回饋的構成。

若是被輸入至波形產生電路44處之延遲時脈CDLY_B從低準位而切換至高準位，則PMOS電晶體P1、P2係成為ON，電源電位Vcc係被輸入至閂鎖電路LAT1處。另一方面，若是被輸入至波形產生電路44處之延遲時脈CDLY_T從低準位而切換至高準位，則NMOS電晶體N1、N2係成為ON，接地電位Vss係被輸入至閂鎖電路LAT1處。故而，從閂鎖電路LAT1而被輸出之訊號(=輸出時脈OUT)，係成為「在延遲時脈CDLY_T之上揚邊緣處而從低準位切換為高準位，並在延遲時脈CDLY_B之上揚邊緣處而從高準位切換為低準位」的時脈訊號。

波形產生電路44，係將從閂鎖電路LAT1所輸出的訊號，作為輸出時脈OUT而作輸出。又，係亦產生將輸出時脈OUT之邏輯作了反轉的訊號(輸出時脈/OUT)並作輸出。另外，輸出時脈OUT、/OUT，係被從DCC電路20而作輸出，並且被對於DCD電路41作輸入。輸出時脈OUT，係作為輸入時脈DCD_IN而被輸入至DCD電路41中，輸出時脈/OUT，係作為輸入時脈/DCD_IN而被輸入至DCD電路41中。    (2.動作)  (2-1.DCC電路之動作)

圖11，係為對於DCC電路之動作的其中一例作說明之時序圖。如同在圖11中所示一般，被輸入至DCC電路20中之輸入時脈IN，係具有某一工作週期。例如，工作週期係並非為50%，高準位期間(期間CINH)係較低準位期間(期間CINL)而更短。輸入時脈IN，係具有週期CIN，並涵蓋期間CINH而為高準位，並且涵蓋期間CINL而為低準位。亦即是，輸入時脈IN，係具有CIN = CINH+CINL、CINH＜ CINL之關係。

被輸入至DCC電路20中之輸入時脈IN，在DCD電路41處，係藉由最初之數個週期(例如，12週期)而使工作(duty)被檢測出來。針對具體性之檢測方法，於以下作敘述。首先，在輸入時脈DCD_IN之第1週期中，邊緣檢測電路53之選擇器56，係被設定為選擇從延遲元件551所輸出之訊號CLK_DETa1並作為訊號CLK_DETa而作輸出。DCD電路41，係計測輸入時脈DCD_IN之第1週期之脈衝寬幅(高準位之期間)，並產生訊號DCD_CODE而對於演算電路42作輸出。又，DCD電路41，係計測輸入時脈/DCD_IN之第4週期之脈衝寬幅，並產生訊號DCD_CODE而對於演算電路42作輸出。

在輸入時脈/DCD_IN之第7週期中，邊緣檢測電路53之選擇器56，係以選擇從延遲元件551所輸出之訊號CLK_DETa2並作為訊號CLK_DETa而作輸出的方式，而被作切換。DCD電路41，係計測輸入時脈DCD_IN之第8週期之脈衝寬幅(高準位之期間)，並產生訊號DCD_CODE而對於演算電路42作輸出。又，DCD電路41，係計測輸入時脈/DCD_IN之第11週期之脈衝寬幅，並產生訊號DCD_CODE而對於演算電路42作輸出。

亦即是，當每次在選擇器56處而將所輸出之訊號CLK_DETa作切換時，係對於輸入時脈DCD_IN之高準位之期間與輸入時脈/DCD_IN之高準位之期間進行計測，並產生訊號DCD_CODE而對於演算電路42作輸出。若是將輸入時脈DCD_IN之高準位之期間之計測與輸入時脈/DCD_IN之高準位之期間之計測作為1組，則係實行s組之量的計測。

另外，在輸入時脈IN、/IN之工作修正被進行之前的週期中，輸出時脈OUT、/OUT之工作與輸入時脈IN、/IN之工作係為相等。故而，輸入時脈DCD_IN、/DCD_IN之工作，係與輸入時脈IN、/IN之工作相等。亦即是，從DCC電路20而被輸出之訊號DCD_CODE，在各組中，從輸入時脈IN之第1週期之下挫(=輸入時脈/IN之第1週期之上揚)起直到輸入時脈/IN之第4週期之下挫(=輸入時脈IN之第5週期之上揚)為止的期間，係為基於時脈IN之第1週期之脈衝寬幅之檢測結果所產生的值，從輸入時脈/IN之第4週期之下挫(=輸入時脈IN之第5週期之上揚)起直到輸入時脈IN之第8週期之下挫(=輸入時脈/IN之第8週期之上揚)為止的期間，係為基於輸入時脈/IN之第4週期之脈衝寬幅之檢測結果所產生的值。

另外，從DCC電路20所輸出之訊號DCD_CODE，係以「使用訊號CLK_DETa1所計測到的輸入時脈DCD_IN之高準位之期間(=第1組中之輸入時脈DCD_IN之高準位之期間)」「使用訊號CLK_DETa1所計測到的輸入時脈/DCD_IN之高準位之期間(=第1組中之輸入時脈/DCD_IN之高準位之期間)」「使用訊號CLK_DETa2所計測到的輸入時脈DCD_IN之高準位之期間(=第2組中之輸入時脈DCD_IN之高準位之期間)」「使用訊號CLK_DETa2所計測到的輸入時脈/DCD_IN之高準位之期間(=第2組中之輸入時脈/DCD_IN之高準位之期間)」之順序而被作輸出。

演算電路42，若是藉由訊號DCD_CODE而接收使用訊號CLK_DETa1所計測到的輸入時脈IN之脈衝寬幅之檢測結果和使用訊號CLK_DETa2所計測到的輸入時脈IN之脈衝寬幅之檢測結果，則係使用此些來算出輸入時脈IN之脈衝寬幅。又，若是藉由訊號DCD_CODE而接收使用訊號CLK_DETa1所計測到的輸入時脈/IN之脈衝寬幅之檢測結果和使用訊號CLK_DETa2所計測到的輸入時脈/IN之脈衝寬幅之檢測結果，則係使用此些來算出輸入時脈/IN之脈衝寬幅。接著，係對於所算出的輸入時脈IN之脈衝寬幅和所算出的輸入時脈/IN之脈衝寬幅作比較。之後，基於比較結果，而產生訊號DCA_CODE。例如，如同上述一般，當接收從輸入時脈IN之第12週期之上揚起而使用訊號CLK_DETa2所計測到的輸入時脈/IN之脈衝寬幅之檢測結果的情況時，係在輸入時脈IN之第12週期之期間中而產生訊號DCA_CODE並作輸出。

又，在DCA電路43與波形產生電路44處，基於訊號DCA_CODE，輸入時脈IN、/IN之工作係被作修正，並作為輸出時脈OUT、/OUT而被從DCC電路20作輸出。另外，關於訊號DCA_CODE被產生之前的週期(第1～12週期)，輸入時脈IN、/IN係並未被作修正地而成為輸出時脈OUT、/OUT。係基於在輸入時脈IN之第12週期的期間中所接收了的訊號DCA_CODE，而對於輸入時脈IN之工作進行修正。之後，從輸出時脈OUT之第13週期起，修正後之時脈訊號係被從DCC電路20而輸出。

輸出時脈OUT、/OUT，係分別作為輸入時脈DCD_IN、/DCD_IN而被反饋至DCD電路41處。DCD電路41，係以所被設定了的適當之間隔，來對於輸入時脈DCD_IN之脈衝寬幅和輸入時脈/DCD_IN之脈衝寬幅作計測，並將訊號DCD_CODE作更新。演算電路42，係若是訊號DCD_CODE被作更新，則將訊號DCA_CODE作更新。又，在DCA電路43與波形產生電路44處，基於被更新後之訊號DCA_CODE，輸入時脈IN、/IN之工作係被作修正，並作為輸出時脈OUT、/OUT而被從DCC電路20作輸出。

如此這般，若依據本實施形態，則在輸入時脈IN、/IN之工作之修正後，亦係將輸出時脈OUT、/OUT對於DCD電路41作反饋而持續進行監測，並持續更新訊號DCD_CODE。藉由此，就算是在起因於半導體記憶裝置2之動作中的溫度或電壓之變動而導致在輸入時脈IN、/IN之工作中產生有變化的情況時，也能夠追隨於此些之變動而對於工作適當地進行修正。又，在檢測出訊號DCD_CODE時，就算是在起因於雜訊等之外部擾亂而暫時性地產生有誤差的情況時，也能夠藉由持續性地檢測出訊號DCD_CODE並使訊號DCD_CODE之檢測次數增加，來將誤差平均化並將影響降低。進而，係能夠將起因於被設置在DCD電路41處之延遲要素521_α和被設置在DCA電路43處之延遲要素615_γ的特性差分所產生之誤差消除。    (2-1-1.DCD電路之動作)

圖12、圖13A以及圖13B，係為對於DCD電路之動作的其中一例作說明之時序圖。在DCD電路41處，係被輸入有輸入時脈DCD_IN、/DCD_IN。訊號產生電路51，係在各組中，檢測出輸入時脈DCD_IN之最初的週期之上揚，並涵蓋與從此上揚起直到輸入時脈DCD_IN之下一週期之上揚為止的期間相同之期間地來將訊號CLK_DLY維持為高準位。又，訊號產生電路51，係在各組中，檢測出輸入時脈/DCD_IN之第4週期之上揚(=輸入時脈DCD_IN之第4週期之下挫)，並涵蓋與從此上揚起直到輸入時脈/CLK_DLY之下一週期之上揚為止的期間相同之期間地來將訊號CLK_DLY維持為高準位。

亦即是，訊號產生電路51，在第1組中，係檢測出輸入時脈DCD_IN之第1週期之上揚，並涵蓋與從此上揚起直到輸入時脈DCD_IN之下一週期之上揚為止的期間相同之期間地來將訊號CLK_DLY維持為高準位。又，訊號產生電路51，係檢測出輸入時脈/DCD_IN之第4週期之上揚(=輸入時脈DCD_IN之第4週期之下挫)，並涵蓋與從此上揚起直到輸入時脈/DCD_IN之下一週期之上揚為止的期間相同之期間地來將訊號CLK_DLY維持為高準位。

進而，訊號產生電路51，係檢測出身為在邊緣檢測電路53之選擇器56被作切換並使作為訊號CLK_DETa而被作輸出的訊號被作了變更之後、亦即是切換至第2組之後的最初之週期之第8週期的上揚，並涵蓋與從此上揚起直到輸入時脈DCD_IN之下一週期之上揚為止的期間相同之期間地來將訊號CLK_DLY維持為高準位。又，訊號產生電路51，係檢測出第2組的輸入時脈/DCD_IN之第4週期、亦即是輸入時脈/DCD_IN之第11週期之上揚(=輸入時脈DCD_IN之第11週期之下挫)，並涵蓋與從此上揚起直到輸入時脈/CLK_DLY之下一週期之上揚為止的期間相同之期間地來將訊號CLK_DLY維持為高準位。

訊號產生電路51，係在各組中，檢測出輸入時脈DCD_IN之最初的週期之下挫，並涵蓋與從此下挫起直到輸入時脈DCD_IN之下一週期之下挫為止的期間相同之期間地來將訊號CLK_DET維持為高準位。又，訊號產生電路51，係檢測出輸入時脈/DCD_IN之第4週期之下挫(=輸入時脈DCD_IN之第5週期之上揚)，並涵蓋與從此下挫起直到輸入時脈/DCD_IN之下一週期之下挫為止的期間相同之期間地來將訊號CLK_DET維持為高準位。

亦即是，訊號產生電路51，在第1組處，係檢測出輸入時脈DCD_IN之最初的週期之下挫，並涵蓋與從此下挫起直到輸入時脈DCD_IN之下一週期之下挫為止的期間相同之期間地來將訊號CLK_DET維持為高準位。又，訊號產生電路51，係檢測出輸入時脈/DCD_IN之第4週期之下挫(=輸入時脈DCD_IN之第5週期之上揚)，並涵蓋與從此下挫起直到輸入時脈/DCD_IN之下一週期之下挫為止的期間相同之期間地來將訊號CLK_DET維持為高準位。

進而，訊號產生電路51，係檢測出身為在邊緣檢測電路53之選擇器56被作切換並使作為訊號CLK_DETa而被作輸出的訊號被作了變更之後、亦即是切換至第2組之後的最初之週期之輸入時脈DCD_IN之最初之週期(=第8週期)的下挫，並涵蓋與從此下挫起直到輸入時脈DCD_IN之下一週期之下挫為止的期間相同之期間地來將訊號CLK_DET維持為高準位。又，訊號產生電路51，係檢測出身為「第2組之輸入時脈/DCD_IN之第4週期」的輸入時脈/DCD_IN之第11週期之下挫(=輸入時脈DCD_IN之第12週期之上揚)，並涵蓋與從此下挫起直到輸入時脈/DCD_IN之下一週期之下挫為止的期間相同之期間地來將訊號CLK_DET維持為高準位。

另外，訊號產生電路51，係在每次之所制定之時序處、或者是在每次被要求有工作之調整時，針對訊號CLK_DLY、CLK_DET，而反覆進行上述之動作。另外，訊號CLK_DLY之在奇數週期處的高準位之期間，係為與輸入時脈CLK_IN之1個週期相同之長度，在偶數週期處之高準位之期間，係為與輸入時脈/CLK_IN之1個週期相同之長度。又，訊號CLK_DET之在奇數週期處的高準位之期間，係為與輸入時脈CLK_IN之1個週期相同之長度，在偶數週期處之高準位之期間，係為與輸入時脈/CLK_IN之1個週期相同之長度。

在如同上述一般地所被產生的訊號CLK_DLY與訊號CLK_DET中，從訊號CLK_DLY之奇數週期之上揚起直到訊號CLK_DET之上揚為止的期間，係為與輸入時脈DCD_IN之脈衝寬幅相同之期間。又，從訊號CLK_DLY之偶數週期之上揚起直到訊號CLK_DET之上揚為止的期間，係為與輸入時脈/DCD_IN之脈衝寬幅相同之期間。

延遲元件陣列電路52，係將從訊號產生電路51所接收了的訊號CLK_DLY設為訊號D0，並基於訊號D0而在各延遲元件521_α處產生訊號Dα而作輸出。亦即是，延遲元件521_α，係將使訊號D(α-1)作了時間Tw之量之延遲的訊號，作為訊號Dα而作輸出。如此這般，係能夠得到使α之值作升順地而作了時間Tw之延遲的訊號D1～Dn。圖13A，係對於訊號D1～訊號D(k+1)(k為n-1以下之自然數)的一部分之訊號作展示。

在邊緣檢測電路53之延遲線53β處，係作為時脈訊號DLK_DETβ，而被供給有使時脈訊號CLK_DETa作了時間{1.0+(β-1)/m}×Tw之量之延遲的訊號。

例如，如同圖6中所示一般，當在邊緣檢測電路53處係被設置有4根的延遲線(m = 4)的情況時，在延遲線531處，係被供給有使時脈訊號CLK_DETa作了時間1.0Tw之延遲的訊號(時脈訊號CLK_DET1)。同樣的，在延遲線532處，係被供給有使時脈訊號CLK_DET作了時間1.25Tw之延遲之訊號(時脈訊號CLK_DET2)，在延遲線533處，係被供給有使時脈訊號CLK_DET作了時間1.5Tw之延遲之訊號(時脈訊號CLK_DET3)。又，在延遲線534處，係被供給有使時脈訊號CLK_DET作了時間1.75Tw之延遲之訊號(時脈訊號CLK_DET4)。

被設置在延遲線53β處之正反器53β_α，係回應於時脈訊號CLK_DETβ之朝向高準位之變遷，而將訊號Dα作閂鎖，並將被作了閂鎖之訊號Dα作為訊號Fβα而作輸出。

例如，如同圖13A中所示一般，在延遲線531處，當在時脈訊號CLK_DET1被切換為高準位的時序處，訊號D1～D(k-1)係為高準位，而訊號Dk～Dn係為低準位的情況時，從正反器531_1～531_(k-1)，係作為訊號F11～F1(k-1)而被輸出有高準位之訊號，從正反器531_k～531_n，係作為訊號F1k～F1n而被輸出有低準位之訊號。

在延遲線532處，當在時脈訊號CLK_DET2被切換為高準位的時序處，訊號D1～D(k-1)係為高準位，而訊號Dk～Dn係為低準位的情況時，從正反器532_1～532_(k-1)，係作為訊號F21～F2(k-1)而被輸出有高準位之訊號。從正反器532_k～532_n，係作為訊號F2k～F2n而被輸出有低準位之訊號。

在延遲線533處，當在時脈訊號CLK_DET3被切換為高準位的時序處，訊號D1～D(k-1)係為高準位，而訊號Dk～Dn係為低準位的情況時，雖並未圖示，但是，從正反器533_1～533_(k-1)，係作為訊號F31～F3(k-1)而被輸出有高準位之訊號。從正反器533_k～533_n，係作為訊號F3k～F3n而被輸出有低準位之訊號。

在延遲線534處，當在時脈訊號CLK_DET4被切換為高準位的時序處，訊號D1～Dk係為高準位，而訊號D(k+1)～Dn係為低準位的情況時，從正反器534_1～534_(k-1)，係作為訊號F41～F4k而被輸出有高準位之訊號。從正反器534_(k+1)～534_n，雖並未圖示，但是，係作為訊號F4(k+1)～F4n而被輸出有低準位之訊號。

從延遲線53β所被輸出之訊號Fβα，係作為訊號DCD_CODE而被作輸出。

於此，如同在圖13B中所示一般，相對於在第1組中之時脈訊號CLK_DETa(時脈訊號CLK_DETa1)，在第2組中之時脈訊號CLK_DETa(=時脈訊號CLK_DETa2)，係被作了{1/(m×s)}×Tw之量的延遲。故而，藉由在第1組中之時脈訊號DLK_DETβ，在第2組中之時脈訊號DLK_DETβ係被作{1/(m×s)}×Tw之量的延遲。例如，當n = 8、k = 5的情況時，在第1組之時脈訊號CLK_DETa(時脈訊號CLK_DETa1)處，依循於在圖13A中所示之時序表所得到的訊號Fβα，係成為如同下述一般。亦即是，係得到訊號F1n～訊號F11之"00001111"、訊號F2n～訊號F21之"00001111"、訊號F3n～訊號F31之"00001111"、訊號F4n～訊號F41之"00011111"的8位元×4 = 32位元之訊號。邊緣檢測電路53，係將訊號Fβα依序並排並產生32位元(=n×m位元)之訊號DCD_CODE並作輸出。例如，於上述之情況，訊號DCD_CODE，係成為  "00001111000011110000111100011111"。

在第2組之時脈訊號CLK_DETa(時脈訊號CLK_DETa2)中，依循於圖13A所示之時序表所得到的訊號Fβα，係成為如同下述一般。亦即是，係得到訊號F1n～訊號F11之"00001111"、訊號F2n～訊號F21之"00001111"、訊號F3n～訊號F31之"00011111"、訊號F4n～訊號F41之"00011111"的8位元×4 = 32位元之訊號。亦即是，由於相對於第1組，第2組係使時脈訊號DLK_DETa被作{1/(m×s)}×Tw之量的延遲，因此，訊號F34係從"0"而變化為"1"。邊緣檢測電路53，係將訊號Fβα依序並排並產生32位元(=n×m位元)之訊號DCD_CODE並作輸出。例如，於上述之情況，訊號DCD_CODE，係成為  "00001111000011110001111100011111"。    (2-1-2.演算電路之動作)

演算電路42，係在各組中之時脈訊號CLK_DET之最初之週期處，對於從DCD電路41所接收了的訊號DCD_CODE之高準位之位元數(iδ)進行計數。例如，當在第1組中之訊號DCD_CODE係為  "00001111000011110000111100011111"的情況時，高準位之位元數係被計數為「i1 = 17」。又，當在第2組中之訊號DCD_CODE係為"00001111000011110001111100011111"的情況時，高準位之位元數係被計數為「i2 = 18」。

演算電路42，係在各組中之時脈訊號CLK_DET之下一個的週期處，對於從DCD電路41所接收了的訊號DCD_CODE之高準位之位元數(jδ)進行計數。例如，當在第1組中之訊號DCD_CODE係為  "01111111111111111111111111111111"的情況時，高準位之位元數係被計數為「j1 = 31」。又，當在第2組中之訊號DCD_CODE係為"01111111111111111111111111111111"的情況時，高準位之位元數係被計數為「j2 = 31」。

數i，係對於輸入時脈IN之脈衝寬幅(高準位之期間)作表現。具體而言，「將各組之數ik之平均值以m來作了除算後之值」與「延遲時間Tw」之乘積，係表現輸入時脈IN之高準位之寬幅。例如，當s = 2、m = 4、i1 = 17、i2 = 18的情況時，輸入時脈IN之高準位之寬幅，係成為{(17+18)/2}/4×Tw = 4.375Tw。

數j，係對於輸入時脈/IN之脈衝寬幅(高準位之期間)作表現。具體而言，「將各組之數jk之平均值以m來作了除算後之值」與「延遲時間Tw」之乘積，係表現輸入時脈/IN之高準位之寬幅。輸入時脈/IN之高準位之寬幅，係與輸入時脈IN之低準位之寬幅相等。故而，數j，係對於輸入時脈/IN之低準位之寬幅作表現。例如，當s = 2、m = 4、j1 = 31、j2 = 31的情況時，輸入時脈IN之低準位之寬幅，係成為{(31+31)/2}/4×Tw = 7.75Tw。

圖14，係為對於演算電路之動作作說明之流程圖。首先，演算電路42，係對於在數i、數j之計算中所使用的各種變數進行初期設定(S1)。具體而言，係在代表時脈訊號CLK_DET之週期數之變數k處設定1，並在儲存數ik之加總值之變數isum處設定0，並且在儲存數jk之加總值之變數jsum處設定0。演算電路42，係在時脈訊號CLK_DET之最初之週期處，對於訊號DCD_CODE之高準位之位元數進行計數，並取得身為計數結果之數ik。(S2)。演算電路42，係對於數ik之加總值isum，而加算上在S2處所取得的數ik，並將週期數k作1的增數(S3)，之後，在時脈訊號CLK_DET之下一個的週期處，對於訊號DCD_CODE之高準位之位元數進行計數，並取得身為計數結果之數jk(S4)。演算電路42，係對於數jk之加總值jsum，而加算上在S4處所取得的數jk，並將週期數k作1的增數(S5)，之後，針對輸入時脈DCD_IN之脈衝寬幅以及輸入時脈/DCD_IN之脈衝寬幅，而判定是否完成了所預定的組數之取得(S6)。具體而言，係判定「將接下來所預定取得之時脈訊號CLK_DET之週期數k除以2後所得到之數」是否較所設定了的組數(s)而更大。

當將週期數k以2來作了除算後之數係為所設定了的組數(s)以下的情況時(S6，No)，係回到S2處，並反覆進行S2～S5之處理程序，並且取得在下一個的組處之2個週期之量的資料(身為訊號DCD_CODE之高準位之位元數的數i、以及數j)。

另一方面，當將週期數k以2來作了除算後之數係為較所設定了的組數(s)而更大的情況時(S6，Yes)，係將數i之加總值isum與數j之加總值jsum分別以組數s來作除算，並算出身為數ik之平均值的數i與身為數jk之平均值的數j(S7)。演算電路42，係使用在S7處所取得的數i與數j，而算出Δ = (i-j)/2(S8)。圖15，係為對於DCC電路之輸入時脈與輸出時脈之其中一例作展示之波形圖。如同上述以及在圖15中所示一般，數i係代表輸入時脈IN之高準位之期間，數j係代表輸入時脈IN之低準位之期間。故而，差i-j，係為輸入時脈IN之高準位之期間與低準位之期間之間之差。而，Δ，係與「在具有與輸入時脈IN之週期CIN相同之週期CIN並且具有50%之工作比的目的之輸出時脈OUT中之高準位(或者是低準位)之期間TOUTH」與「輸入時脈IN之高準位之期間CINH(或者是低準位之期間CINL)」之間之差相等。另外，圖15，係針對i與j為相異之例作展示。

回到圖14，演算電路42，係判定Δ是否為0(S9)。當Δ為0的情況時(S9，Yes)，演算電路42，係並不對訊號DCA_CODE作變更地而直接作輸出(S10)。訊號DCA_CODE，係由碼訊號DN_F、DN_C以及碼訊號UP_F、UP_C所構成。碼訊號DN_F、DN_C，係為對於輸入時脈IN之下挫之延遲量作設定的訊號，碼訊號UP_F、UP_C，係為對於輸入時脈IN之上揚之延遲量作設定的訊號。碼訊號DN_F，係為(m×s+1)位元之訊號，並對於輸入時脈IN之下挫而以1.0Tw之時間以下的解析度(具體而言，{1.0/(m×s)}Tw之時間單位)來下達延遲之指示。碼訊號DN_C，係為l位元之訊號，並對於輸入時脈IN之下挫，而以1.0Tw之時間單位來下達延遲之指示。碼訊號UP_F，係為(m×s+1)位元之訊號，並對於輸入時脈IN之上揚而以1.0Tw之時間以下的解析度(具體而言，{1.0/(m×s)}Tw之時間單位)來下達延遲之指示。碼訊號UP_C，係為l位元之訊號，並對於輸入時脈IN之上揚，而以1.0Tw之時間單位來下達延遲之指示。碼訊號DN_F、DN_C、以及碼訊號UP_F、UP_C，在默認值(default)的狀態下，係使全部位元被設定為"0"(下達在FINE延遲電路611中之最小延遲時間Tf之量的延遲之指示的設定)。

在本實施形態中，於DCC電路20處，訊號DCD_IN(=輸出時脈OUT)之延遲量之調整，係被反覆進行。在第2次以後的延遲量調整中，當已對於訊號DCA_CODE而設定有某些之延遲量的情況時(在碼訊號DN_F、DN_C以及碼訊號UP_F、UP_C之任一者的碼訊號中，於1個以上的位元處被設定有"1"的情況時)，於S10處，演算電路42，係並不使訊號DCA_CODE恢復為默認值狀態地而輸出原本之訊號DCA_CODE。

另一方面，當Δ並非為0的情況時(S9，No)，演算電路42，係判斷Δ是否為正的數(Δ＞0)(S11)。當Δ為正的數的情況時(S11，Yes)，演算電路42，係將碼訊號DN_F、DN_C變更為基於Δ所致之值(S12)。具體而言，碼訊號DN_F、DN_C，係被設定有下達「使輸入時脈IN之上揚作以Δ所表現的期間之延遲」的指示之值。之後，演算電路42，係輸出由被作了變更後的碼訊號DN_F、DN_C與無變更之碼訊號UP_F、UP_C所成的訊號DCA_CODE。

當Δ並非為正的數(Δ＜0)的情況時(S11，No)，演算電路42，係將碼訊號UP_F、UP_C變更為基於Δ所致之值(S13)。具體而言，碼訊號UP_F、UP_C，係被設定有下達「使輸入時脈IN之下挫作以Δ所表現的期間之延遲」的指示之值。之後，演算電路42，係輸出由被作了變更後的碼訊號UP_F、UP_C與無變更之碼訊號DN_F、DN_C所成的訊號DCA_CODE。

另外，在圖14中雖並未記載，但是，在第2次之後的延遲量調整中，當在Δ＞0的情況時而已對於UP_F、UP_C設定有某些之延遲的情況時，係亦可能會實施使UP_F，UP_C之值減少的調整。

圖16，係對於碼訊號DN_F之值之例作展示。又，圖17，係對於碼訊號DN_C之值之例作展示。另外，圖16，係有關於s = 2、m = 4的情況之例，圖17，係有關於l為7的情況之例。如同圖16中所示一般，碼訊號DN_F係由4位數之位元所構成。碼訊號DN_F之各位元之值，係下達使「被輸入至延遲區塊電路61之FINE延遲電路611中的輸入時脈IN之上揚」作「將把該碼訊號之值以十進位數來作了表現的值u與在FINE延遲電路611中的單位延遲時間(當s = 2、m = 4的情況時，係為0.125Tw)作了乘算後之時間(u×Tw)」之延遲的指示。

例如，碼訊號DN_F之值"0000"，係為下達使「被輸入至延遲區塊電路61之FINE延遲電路611中的輸入時脈IN之上揚」相對於最小延遲時間Tf而作0.000Tw之延遲的指示之值。又，碼訊號DN_F之值"0001"，係為下達使「被輸入至延遲區塊電路61之FINE延遲電路611中的輸入時脈IN之上揚」相對於最小延遲時間Tf而作0.125Tw之延遲的指示之值。同樣的，碼訊號DN_F之值"0010"、"0011"、"0100"，係分別為下達使「被輸入至延遲區塊電路61之FINE延遲電路611中的輸入時脈IN之上揚」相對於最小延遲時間Tf而作0.250Tw、0.375Tw、0.500Tw之延遲的指示之值。進而，碼訊號DN_F之值"0101"、"0110"、"0111"、"1000"，係分別為下達使「被輸入至延遲區塊電路61之FINE延遲電路611中的輸入時脈IN之上揚」相對於最小延遲時間Tf而作0.625Tw、0.750Tw、0.875Tw、1.000Tw之延遲的指示之值。

如同圖17中所示一般，碼訊號DN_C係由3位數之位元所構成。碼訊號DN_C之各位元之值，係下達使「被輸入至COURSE延遲電路612中的時脈訊號(時脈FOUTB_EVN以及時脈FOUTB_ODD)之上揚」作「將把該碼訊號之值以十進位數來作了表現的值v與在COURSE延遲電路612中的單位延遲時間(=1Tw)作了乘算後之時間(v×Tw)」之延遲的指示。

例如，碼訊號DN_C之值"000"，係為下達使「被輸入至延遲區塊電路61之COURSE延遲電路612中的時脈訊號之上揚」作0Tw之延遲的指示之值。又，碼訊號DN_C之值"001"，係為下達使「被輸入至延遲區塊電路61之COURSE延遲電路612中的時脈訊號之上揚」作1Tw之延遲的指示之值。同樣的，碼訊號DN_C之值"010"、"011"、"100"、"101"、"110"、"111"，係分別為下達使「被輸入至延遲區塊電路61之COURSE延遲電路612中的時脈訊號之上揚」作2Tw、3Tw、4Tw、5Tw、6Tw、7Tw之延遲的指示之值。

碼訊號UP_F，係由與碼訊號DN_F相同位數之位元所構成。碼訊號UP_F之各位元之值，係下達使「被輸入至延遲區塊電路62之FINE延遲電路中的輸入時脈/IN之上揚」作「將把該碼訊號之值以十進位數來作了表現的值u與在延遲區塊電路62之FINE延遲電路中的單位延遲時間(當s = 2、m = 4的情況時，係為0.125Tw)作了乘算後之時間(u×Tw)」之延遲的指示。

例如，碼訊號UP_F之值"0000"，係為下達使「被輸入至延遲區塊電路62之FINE延遲電路中的輸入時脈/IN之上揚」相對於最小延遲時間Tf而作0.000Tw之延遲的指示之值。又，碼訊號UP_F之值"0001"，係為下達使「在延遲區塊電路62之FINE延遲電路中的輸入時脈/IN之上揚」相對於最小延遲時間Tf而作0.125Tw之延遲的指示之值。同樣的，碼訊號UP_F之值"0010"、"0011"、"0100"，係分別為下達使「被輸入至延遲區塊電路62之FINE延遲電路中的輸入時脈/IN之上揚」相對於最小延遲時間Tf而作0.250Tw、0.375Tw、0.500Tw之延遲的指示之值。進而，碼訊號UP_F之值"0101"、"0110"、"0111"、"1000"，係分別為下達使「被輸入至延遲區塊電路62之FINE延遲電路中的輸入時脈IN之上揚」相對於最小延遲時間Tf而作0.625Tw、0.750Tw、0.875Tw、1.000Tw之延遲的指示之值。

碼訊號UP_C，係由與碼訊號DN_C相同位數之位元所構成。碼訊號UP_C之各位元之值，係下達使「被輸入至COURSE延遲電路中的時脈訊號(時脈FOUTB_EVN以及時脈FOUTB_ODD)之上揚」作「將把該碼訊號之值以十進位數來作了表現的值v與在COURSE延遲電路中的單位延遲時間(=1Tw)作了乘算後之時間(v×Tw)」之延遲的指示。亦即是，碼訊號UP_C之值"000"、"001"、"010"、"011"、"100"、"101"、"110"、"111"，係分別為下達使「被輸入至延遲區塊電路62之COURSE延遲電路中的時脈訊號之上揚」作0Tw、1Tw、2Tw、3Tw、4Tw、5Tw、6Tw、7Tw之延遲的指示之值。

於此，針對根據Δ來設定訊號DCA_CODE之方法進行說明。首先，將對於Δ而乘上了s後之值的絕對值，除以(m×s)，而算出商(q)和餘數(r)。之後，當Δ＞0的情況時，根據值q而設定碼訊號UP_C，並根據值r而設定碼訊號UP_F。又，當Δ＜0的情況時，係根據值q而設定碼訊號DN_C，並根據值r而設定碼訊號DN_F。例如，在s = 2、m = 4、Δ = 7.5的情況，由於係為Δ×s = 15、15/(4×2) = 1且餘數為7，因此，碼訊號UP_C係被設定為代表十進位數之"1"的二進位碼之"001"，碼訊號UP_F係被設定為代表十進位數之"7"的二進位碼之"0111"。又，例如，在m = 4、Δ = -9的情況，由於係為｜(-9)×2｜ = 18、18/(4×2) = 2且餘數為2，因此，碼訊號DN_C係被設定為代表十進位數之"2"的二進位碼之"010"，碼訊號DN_F係被設定為代表十進位數之"2"的二進位碼之"0010"。

另外，由於i、j之值係具有0.125Tw的解析度，因此，藉由Δ = (i-j)/2所計算出的Δ，係能夠成為0.0625Tw之解析度。於此情況，藉由增加DN_F、UP_F之位元並以成為能夠實現2×(m×s)+1種之組合的方式來製作FINE延遲電路，係成為能夠進行0.0625Tw之解析度的調整。    (2-1-3.DCA電路之動作)

DCA電路43，係接收從演算電路42所輸出的訊號DCA_CODE，並產生碼訊號DN_FD、DN_CD、以及碼訊號UP_FD、UP_CD。具體而言，延遲區塊電路61，係接收碼訊號DN_F、DN_C，並設定碼訊號DN_FD、DN_CD。又，延遲區塊電路62，係接收碼訊號UP_F、UP_C，並設定碼訊號UP_FD、UP_CD。首先，針對在延遲區塊電路61處的碼設定作說明。

針對在碼控制電路613處之碼訊號DN_FD之設定，使用圖18來作說明。圖18，係對於碼訊號DN_FD之值之例作展示。另外，圖18，係有關於s = 2、m = 4的情況之例。如同圖18中所示一般，碼訊號DN_FD係由8位數之位元所構成。又，碼訊號DN_FD，係藉由溫度計碼而被作表現。當碼訊號DN_C係為偶數(0、2、4、…)的情況，碼訊號DN_FD，係因應於碼訊號DN_F之值，而如同下述一般地來設定。亦即是，當碼訊號DN_F為"0000"的情況時，碼訊號DN_FD，係被設定為"00000000"。又，當碼訊號DN_F為"0001"的情況時，碼訊號DN_FD，係被設定為"00000001"。同樣的，當碼訊號DN_F為"0010"、"0011"、"0100"、"0101"、"0110"、"0111"、"1000"的情況，碼訊號DN_FD係被設定為"00000011"、"00000111"、"00001111"、"00011111"、"00111111"、"01111111"、"11111111"。

另外，當碼訊號DN_C係為奇數(1、3、5、…)的情況，碼訊號DN_FD，係因應於碼訊號DN_F之值，而如同下述一般地來設定。亦即是，當碼訊號DN_F為"0000"的情況時，碼訊號DN_FD，係被設定為"11111111"。又，當碼訊號DN_F為"0001"的情況時，碼訊號DN_FD，係被設定為"01111111"。同樣的，當碼訊號DN_F為"0010"、"0011"、"0100"、"0101"、"0110"、"0111"、"1000"的情況，碼訊號DN_FD係被設定為"00111111"、"00011111"、"00001111"、"00000111"、"00000011"、"00000001"、"00000000"。

接著，針對在COURSE延遲電路612之碼轉換電路616處之碼訊號DN_CD之設定，使用圖19來作說明。圖19，係對於碼訊號DN_CD之值之例作展示。另外，圖19，係有關於l為7的情況之例。如同圖19中所示一般，碼訊號DN_CD係由7位數之位元所構成。碼訊號DN_CD，係被設定有「將身為二進位碼之碼訊號DN_C所表現的十進位數之值轉換為溫度計碼後之值」。亦即是，當碼訊號DN_C為"000"的情況時，碼訊號DN_CD，係被設定為"0000000"。又，當碼訊號DN_C為"001"的情況時，碼訊號DN_CD，係被設定為"0000001"。同樣的，當碼訊號DN_C係為"010"、"011"、"100"、"101"、"110"、"111"的情況，碼訊號DN_CD係被設定為"0000011"、"0000111"、"0001111"、"0011111"、"0111111"、"1111111"。

延遲區塊電路62，係與延遲區塊電路61相同的，接收碼訊號UP_F、UP_C，並設定UP_FD、UP_CD。亦即是，藉由在上述之說明中，將碼訊號DC_F、DN_C、DN_FD、DN_CD分別替換為碼訊號UP_F、UP_C、UP_FD、UP_CD，在延遲區塊電路62處，碼訊號UP_FD、UP_CD係被作設定。

接著，針對在FINE延遲電路611處之動作作說明。首先，針對在FINE延遲電路611e處之動作作說明。圖20，係為對於在FINE延遲電路處之動作作說明之時序圖。另外，圖20，係有關於s = 2、m = 4的情況之例。在FINE延遲電路611e處，係在輸入端子CKIN_A處被輸入有使輸入時脈IN之邏輯被作了反轉後的訊號(時脈INB)，並在輸入端子CKIN_B處被輸入有使時脈INB作了1.0Tw之時間之延遲的訊號(時脈INB1)。又，FINE延遲電路611e，係在輸入端子FI_T處，被輸入有碼訊號DN_FD。進而，在輸入端子FI_B處，係被輸入有身為「使碼訊號DN_FD作了邏輯反轉後之訊號」的碼訊號DN_FDB。

在輸入端子FI_T1處，係被輸入有碼訊號DN_FD之第1位元之值。又，在輸入端子FI_T2處，係被輸入有碼訊號DN_FD之第2位元之值。同樣的，在輸入端子FI_T3、FI_T4、FI_T5、FI_T6、FI_T7、FI_T8處，係分別被輸入有碼訊號DN_FD之第3位元、第4位元、第5位元、第6位元、第7位元、第8位元之值。

在輸入端子FI_B1處，係被輸入有碼訊號DN_FDB之第1位元之值。又，在輸入端子FI_B2處，係被輸入有碼訊號DN_FDB之第2位元之值。同樣的，在輸入端子FI_B3、FI_B4、FI_B5、FI_B6、FI_B7、FI_B8處，係分別被輸入有碼訊號DN_FDB之第3位元、第4位元、第5位元、第6位元、第7位元、第8位元之值。

例如，當碼訊號DN_FD之值係為"00000111"的情況時，在輸入端子FI_T1、FI_T2、FI_T3、FI_T4、FI_T5、FI_T6、FI_T7、FI_T8處，係分別被輸入有"1"、"1"、"1"、"0"、"0"、"0"、"0"、"0"。又，當碼訊號DN_FD之值係為"00000111"的情況時，碼訊號DN_FDB之值係為"11111000"。故而，在輸入端子FI_B1、FI_B2、FI_B3、FI_B4、FI_B5、FI_B6、FI_B7、FI_B8處，係分別被輸入有"0"、"0"、"0"、"1"、"1"、"1"、"1"、"1"。

在時脈INB為高準位的期間，逆變器電路614a之第1NMOS電晶體和逆變器電路614b之第2NMOS電晶體係成為ON狀態。又，在時脈INB1為高準位的期間，逆變器電路614a之第2NMOS電晶體和逆變器電路614b之第1NMOS電晶體係成為ON狀態。故而，在時脈INB與時脈INB1均為高準位的期間，逆變器電路614a之N側開關72與逆變器電路614b之N側開關72由於係成為ON，因此，訊號PI_CLKB(使從逆變器電路614a而來之輸出訊號和從逆變器電路614b而來之輸出訊號被作了合併(merge)之訊號)係成為低準位。

在時刻t1處，若是時脈INB切換為低準位，則逆變器電路614a之第1NMOS電晶體和逆變器電路614b之第2NMOS電晶體係成為OFF狀態。亦即是，逆變器電路614a之N側開關72和逆變器電路614b之N側開關74係切換為OFF。又，被設置在逆變器電路614a之4個的P側開關71_β之各者處的第2PMOS電晶體，係成為ON狀態。

於此，被設置在逆變器電路614a之8個的P側開關71_β之各者處的第1PMOS電晶體，係若是在閘極處被輸入有低準位之訊號("0")，則會成為ON狀態。故而，與在碼訊號DN_FD中而值為"0"的位元數相同數量之第1PMOS電晶體係成為ON狀態。例如，當碼訊號DN_FD之值係為"00000111"的情況時，在輸入端子FI_T1、FI_T2、FI_T3處由於係被輸入有"1"，因此，閘極為被與此些之端子作連接的第1PMOS電晶體係成為OFF狀態。另一方面，在輸入端子FI_T4、FI_T5、FI_T6、FI_T7、FI_T8處，由於係被輸入有"0"，因此，閘極為被與此些之端子作連接之第1PMOS電晶體，係成為ON狀態。

故而，在時刻t1處，4個的P側開關71_β之中之與在碼訊號DN_FD處之值為"0"之位元數相同數量的開關係成為ON，因應於被設為ON的開關之個數，被輸出至逆變器電路614a之輸出端子CKOUT_T處的訊號之準位係上升。亦即是，若是被設為ON的P側開關71_β之數量越多，則被輸出至逆變器電路614a之輸出端子CKOUT_T處的訊號之上揚之斜率係變大。

在從時刻t1起而經過了Tw之時間後的時刻t2處，若是時脈INB1切換為低準位，則逆變器電路614a之第2NMOS電晶體和逆變器電路614b之第1NMOS電晶體係成為OFF狀態。又，被設置在逆變器電路614b之4個的P側開關73_β之各者處的第2PMOS電晶體，係成為ON狀態。

被設置在逆變器電路614b之8個的P側開關73_β之各者處的第1MOS電晶體，係若是在閘極處被輸入有低準位之訊號("0")，則會成為ON狀態。故而，與在碼訊號DN_FDB中而值為"0"的位元數相同數量之第1PMOS電晶體係成為ON狀態。例如，當碼訊號DN_FDB係為"11111000"的情況時，輸入端子FI_B1、FI_B2、FI_B3處，由於係被輸入有"0"，因此，閘極為被與此些之端子作連接的第1PMOS電晶體係成為ON狀態。另一方面，在輸入端子FI_B4～FI_B8處，由於係被輸入有"1"，因此，閘極為被與此些之端子作連接之第1PMOS電晶體係成為OFF狀態。

故而，在時刻t2處，8個的P側開關73_β之中之與在碼訊號DN_FDB處之值為"0"之位元數相同數量的開關係成為ON，因應於被設為ON的開關之個數，被輸出至逆變器電路614b之輸出端子CKOUT_B處的訊號之準位係上升。亦即是，若是被設為ON的P側開關73_β之數量越多，則被輸出至逆變器電路614b之輸出端子CKOUT_B處的訊號之上揚之斜率係變大。

亦即是，使從逆變器電路614a而來之輸出訊號與從逆變器電路614b而來之輸出訊號作了合併後的訊號PI_CLKB，係因應於碼訊號DN_FD、DN_FDB之值，而使上揚時間有所不同。

時脈INB，係在時刻t3處而切換為高準位。於此，從時刻t2起直到時刻t3為止之期間，係與輸入時脈IN之高準位之期間CINH相等。接著，在從時刻t3起而經過了Tw之時間後的時刻t4處，時脈INB1係切換為高準位。若是時脈INB、INB1均切換為高準位，則逆變器電路614a之N側開關72與逆變器電路614b之N側開關74係成為ON狀態，訊號PI_CLKB係切換為低準位。

另外，在圖20中所示之時脈FOUTB_EVN，係為使訊號PI_CLKB經由逆變器而被作了邏輯反轉之訊號，並為從FINE延遲電路611e而被輸出之訊號。

於此，針對在FINE延遲電路611e處之碼訊號DN_FD、DN_FDB與時脈FOUTB_EVN之延遲時間之間的關係作整理。首先，當碼訊號DN_FD之值為"00000000" (碼訊號DN_FDB之值為"11111111")的情況時，逆變器電路614a之8個的P側開關71係成為ON，逆變器電路614b之0個的P側開關73係成為ON。故而，時脈FOUTB_EVN之下挫之延遲量，係成為使在逆變器電路614a處之時脈INB之延遲量作了100%的反映之值。故而，相對於時脈INB之下挫的時脈FOUTB_EVN之下挫之延遲時間，係成為最小延遲時間Tf。

當碼訊號DN_FD之值為"00000001"(碼訊號DN_FDB之值為"11111110")的情況時，逆變器電路614a之7個的P側開關71係成為ON，逆變器電路614b之1個的P側開關73係成為ON。故而，時脈FOUTB_EVN之下挫之延遲量，係成為將「在將逆變器電路614a處之全部的P側開關71設為ON的情況時之時脈INB之延遲量」的87.5%與「在將逆變器電路614b之全部的P側開關73設為ON的情況時之時脈INB1之延遲量」之12.5%作了加算後之值。故而，相對於時脈INB之下挫的時脈FOUTB_EVN之下挫之延遲時間，係成為0.875Tf+0.125(Tw+Tf) = Tf+0.125Tw。

當碼訊號DN_FD之值為"00001111"(碼訊號DN_FDB之值為"11110000")的情況時，逆變器電路614a之4個的P側開關71係成為ON，逆變器電路614b之4個的P側開關73係成為ON。故而，時脈FOUTB_EVN之下挫之延遲量，係成為將「在將逆變器電路614a處之全部的P側開關71設為ON的情況時之時脈INB之延遲量」的50%與「在將逆變器電路614b之全部的P側開關73設為ON的情況時之時脈INB1之延遲量」之50%作了加算後之值。故而，相對於時脈INB之下挫的時脈FOUTB_EVN之下挫之延遲時間，係成為0.500Tf+0.500(Tw+Tf) = Tf+0.500Tw。

當碼訊號DN_FD之值為"00111111"(碼訊號DN_FDB之值為"11000000")的情況時，逆變器電路614a之2個的P側開關71係成為ON，逆變器電路614b之6個的P側開關73係成為ON。故而，時脈FOUTB_EVN之下挫之延遲量，係成為將「在將逆變器電路614a處之全部的P側開關71設為ON的情況時之時脈INB之延遲量」的25%與「在將逆變器電路614b之全部的P側開關73設為ON的情況時之時脈INB1之延遲量」之75%作了加算後之值。故而，相對於時脈INB之下挫的時脈FOUTB_EVN之下挫之延遲時間，係成為0.250Tf+0.750(Tw+Tf) = Tf+0.750Tw。

當碼訊號DN_FD之值為"11111111"(碼訊號DN_FDB之值為"00000000")的情況時，逆變器電路614a之0個的P側開關71係成為ON，逆變器電路614b之8個的P側開關73係成為ON。故而，時脈FOUTB_EVN之下挫之延遲量，係成為使在逆變器電路614b處之時脈INB1之延遲量作了100%的反映之值。故而，相對於時脈INB之下挫的時脈FOUTB_EVN之下挫之延遲時間，係成為Tf+1.000Tw。

從FINE延遲電路611e所被輸出的時脈FOUTB_EVN之上揚，係無關於碼訊號DN_FD、DN_FDB之值，而成為「時脈INB與時脈INB1之雙方均成為了高準位」之時序。亦即是，時脈FOUTB_EVN之上揚，由於係成為與時脈INB1之上揚相同之時序，因此，相對於時脈INB之上揚的延遲時間係成為Tw。

如此這般，FINE延遲電路611e，係接收時脈IN，並產生因應於碼訊號DN_FD之值而使下挫之延遲時間有所不同的時脈FOUTB_EVN並作輸出。

接著，針對在FINE延遲電路611o處之動作作說明。在FINE延遲電路611o處，係在輸入端子CKIN_B處被輸入有使輸入時脈IN之邏輯被作了反轉後的訊號(時脈INB)，並在輸入端子CKIN_A處被輸入有使時脈INB作了1.0Tw之時間之延遲的訊號(時脈INB1)。亦即是，在FINE延遲電路611e中而被輸入至輸入端子CKIN_A處的訊號(時脈INB)，在FINE延遲電路611o中係被輸入至輸入端子CKIN_B處，在FINE延遲電路611e中而被輸入至輸入端子CKIN_B處之訊號(時脈INB1)，在FINE延遲電路611o中係被輸入至輸入端子CKIN_A處。故而，碼訊號DN_FD、DN_FDB與在FINE延遲電路611o處所產生之時脈FOUTB_ODD之延遲時間之間的關係，係成為如同下述一般。

首先，當碼訊號DN_FD之值為"00000000" (碼訊號DN_FDB之值為"11111111")的情況時，逆變器電路614a之8個的P側開關71係成為ON，逆變器電路614b之0個的P側開關73係成為ON。故而，時脈FOUTB_ODD之下挫之延遲量，係成為使在逆變器電路614a處之時脈INB1之延遲量作了100%的反映之值。故而，相對於時脈INB之下挫的時脈FOUTB_ODD之下挫之延遲時間，係成為Tf+1.00Tw。

當碼訊號DN_FD之值為"00000011"(碼訊號DN_FDB之值為"11111100")的情況時，逆變器電路614a之6個的P側開關71係成為ON，逆變器電路614b之2個的P側開關73係成為ON。故而，時脈FOUTB_ODD之下挫之延遲量，係成為將「在將逆變器電路614a處之全部的P側開關71設為ON的情況時之時脈INB1之延遲量」的75%與「在將逆變器電路614b之全部的P側開關73設為ON的情況時之時脈INB之延遲量」之25%作了加算後之值。故而，相對於時脈INB之下挫的時脈FOUTB_ODD之下挫之延遲時間，係成為0.75(Tw+Tf)+0.25Tf = Tf+0.75Tw。

當碼訊號DN_FD之值為"00001111"(碼訊號DN_FDB之值為"11110000")的情況時，逆變器電路614a之4個的P側開關71係成為ON，逆變器電路614b之4個的P側開關73係成為ON。故而，時脈FOUTB_ODD之下挫之延遲量，係成為將「在將逆變器電路614a處之全部的P側開關71設為ON的情況時之時脈INB1之延遲量」的50%與「在將逆變器電路614b之全部的P側開關73設為ON的情況時之時脈INB之延遲量」之50%作了加算後之值。故而，相對於時脈INB之上揚的時脈FOUTB_ODD之下挫之延遲時間，係成為0.50(Tw+Tf)+0.50Tf = Tf+0.50Tw。

當碼訊號DN_FD之值為"00111111"(碼訊號DN_FDB之值為"11000000")的情況時，逆變器電路614a之2個的P側開關71係成為ON，逆變器電路614b之6個的P側開關73係成為ON。故而，時脈FOUTB_ODD之下挫之延遲量，係成為將「在將逆變器電路614a處之全部的P側開關71設為ON的情況時之時脈INB1之延遲量」的25%與「在將逆變器電路614b之全部的P側開關73設為ON的情況時之時脈INB之延遲量」之75%作了加算後之值。故而，相對於時脈INB之下挫的時脈FOUTB_ODD之上揚之延遲時間，係成為0.25(Tw+Tf)+0.75Tf = Tf+0.25Tw。

當碼訊號DN_FD之值為"11111111"(碼訊號DN_FDB之值為"00000000")的情況時，逆變器電路614a之0個的P側開關71係成為ON，逆變器電路614b之8個的P側開關73係成為ON。故而，時脈FOUTB_ODD之下挫之延遲量，係成為使在逆變器電路614b處之時脈INB之延遲量作了100%的反映之值。故而，相對於時脈INB之下挫的時脈FOUTB_EVN之下挫之延遲時間，係成為Tf。

從FINE延遲電路611o所被輸出的時脈FOUTB_ODD之上揚，係無關於碼訊號DN_FD、DN_FDB之值，而成為「時脈INB與時脈INB1之雙方均成為了高準位」之時序。亦即是，時脈FOUTB_EVN之上揚，由於係成為與時脈INB1之上揚相同之時序，因此，相對於時脈INB之上揚的延遲時間係成為Tw。

在圖21中，對於碼訊號DN_FD、DN_FDB和時脈FOUTB_EVN、時脈FOUTB_ODD之延遲時間之間的關係作展示。亦即是，當碼訊號DN_FD之值為"00000000"的情況時，時脈FOUTB_EVN之下挫延遲時間係為Tf，時脈FOUTB_ODD之下挫延遲時間係為Tf+1.00Tw。當碼訊號DN_FD之值為"00000011"的情況時，時脈FOUTB_EVN之下挫延遲時間係為Tf+0.25Tw，時脈FOUTB_ODD之下挫延遲時間係為Tf+0.75Tw。當碼訊號DN_FD之值為"00001111"的情況時，時脈FOUTB_EVN之下挫延遲時間係為Tf+0.50Tw，時脈FOUTB_ODD之下挫延遲時間係為Tf+0.50Tw。當碼訊號DN_FD之值為"00111111"的情況時，時脈FOUTB_EVN之下挫延遲時間係為Tf+0.74Tw，時脈FOUTB_ODD之下挫延遲時間係為Tf+0.25Tw。當碼訊號DN_FD之值為"11111111"的情況時，時脈FOUTB_EVN之下挫延遲時間係為Tf+1.00Tw，時脈FOUTB_ODD之下挫延遲時間係為Tf。

如此這般，時脈FOUTB_EVN與時脈FOUTB_ODD係為互補性，並以無關於所被輸入的碼訊號DN_FD之值而延遲時間之和會成為一定(1.00Tw)的方式，而被產生。另外，上述之所謂「延遲時間之和」，係代表將最長延遲時間Tf除外的延遲時間之和。亦即是，若是時脈FOUTB_EVN之下挫延遲時間被設為長，則FOUTB_ODD之延遲時間係被設為短。相反的，若是時脈FOUTB_EVN之下挫延遲時間被設為短，則FOUTB_ODD之延遲時間係被設為長。

接著，針對在COURSE延遲電路612處之動作作說明。圖22，係對於COURSE延遲電路之動作期間的其中一個狀態之例作展示。又，圖23，係為對於在圖22之狀態下的COURSE延遲電路之動作作說明之時序圖。在圖22所示之一例中，係針對輸入時脈IN之高準位之期間為較低準位之期間而更增長2.50Tw之狀態作展示。在圖22之例中，Δ係為1.25Tw。故而，碼訊號DN_C，係具有"001"之值。其結果，碼轉換電路616，係作為碼訊號DN_CD，而輸出"0000001"。亦即是，僅有碼訊號DN_CD1係為高準位之訊號，碼訊號DN_CD2～DN_CDl係成為低準位之訊號。其結果，從FINE延遲電路611o所被輸出的時脈FOUTB_ODD之下挫，係藉由延遲要素615_1、615_0而被作延遲。故而，輸出時脈CDLYOUT之下挫，係相對於時脈FOUTB_ODD之下挫，而被作了在COURSE延遲電路612處之最小延遲時間Tc(亦即是，延遲要素615_0之延遲時間)再加上1Tw之量的延遲(參照圖23之粗線的路徑)。

另一方面，輸出時脈CDLYOUT之上揚，係無關於碼訊號DN_C，而使從FINE延遲電路611e所輸出的時脈FOUTB_EVN之上揚藉由延遲要素615_0而被作延遲。故而，輸出時脈CDLYOUT之上揚，係相對於時脈FOUTB_EVN之上揚，而被作了在COURSE延遲電路612處之最小延遲時間Tc之量的延遲(參照圖23之粗虛線的路徑)。

當Δ為1.25Tw的情況時，碼訊號DN_F係具有"0010"之值。由於碼訊號DN_C係為"001"，亦即是為奇數，因此，碼控制電路613，係將碼訊號DN_F作轉換，並作為碼訊號DN_FD而輸出"00111111"。當碼訊號DN_FD之值為"00111111"的情況時，從FINE延遲電路611o所被輸出的訊號，係為使時脈IN作在FINE延遲電路611處之最小延遲時間Tf再加上0.25Tw之量之延遲的訊號。另外，當碼訊號DN_FD之值為"00111111"的情況時，從FINE延遲電路611e所被輸出的訊號，係為使時脈IN作在FINE延遲電路611處之最小延遲時間Tf再加上0.75Tw之量之延遲的訊號。

藉由以上構成，輸出時脈CDLYOUT之下挫，係成為使時脈IN作「最小延遲時間(Tf+Tc)再加上1.25Tw之量」的延遲之訊號。又，輸出時脈CDLYOUT之上揚，係成為使輸入時脈作Tw+Tc之量的延遲之訊號。另外，在圖23中，係將在FINE延遲電路611處的最小延遲時間Tf設為0Tw，並將在COURSE延遲電路612處之最小延遲時間Tc設為1Tw，而對於各訊號之波形作展示。

接著，針對在COURSE延遲電路612處之動作，使用其他之具體例來作說明。圖24，係對於COURSE延遲電路之動作期間的其中一個狀態之例作展示。又，圖25，係為對於在圖24之狀態下的COURSE延遲電路之動作作說明之時序圖。在圖24所示之一例中，係針對輸入時脈IN之高準位之期間為較低準位之期間而更增長4.50Tw之狀態作展示。在圖24之例中，Δ係為2.25Tw。故而，碼訊號DN_C，係具有"010"之值。其結果，碼轉換電路616，係作為碼訊號DN_CD，而輸出"0000011"。亦即是，碼訊號DN_CD1、2係為高準位之訊號，碼訊號DN_CD3～DN_CDl係成為低準位之訊號。其結果，從FINE延遲電路611e所被輸出的時脈FOUTB_EVN之下挫，係藉由延遲要素615_2～615_0而被作延遲。故而，輸出時脈CDLYOUT之下挫，係相對於時脈FOUTB_EVN之下挫，而被作了在COURSE延遲電路612處之最小延遲時間Tc再加上2Tw的延遲(參照圖24之粗線的路徑)。

另一方面，輸出時脈CDLYOUT之上揚，係無關於碼訊號DN_C，而使從FINE延遲電路611e所輸出的時脈FOUTB_EVN之上揚藉由延遲要素615_0而被作延遲。故而，輸出時脈CDLYOUT之上揚，係相對於時脈FOUTB_EVN之上揚，而被作了在COURSE延遲電路612處之最小延遲時間Tc之量的延遲(參照圖24之粗虛線的路徑)。

當Δ為2.25Tw的情況時，碼訊號DN_F係具有"0010"之值。由於碼訊號DN_C係為"010"，亦即是為偶數，因此，碼控制電路613，係將碼訊號DN_F作轉換，並作為碼訊號DN_FD而輸出"00000011"。當碼訊號DN_FD之值為"00000011"的情況時，從FINE延遲電路611e所被輸出的訊號，係為使時脈IN作在FINE延遲電路611處之最小延遲時間Tf再加上0.25Tw之量之延遲的訊號。另外，當碼訊號DN_FD之值為"00000011"的情況時，從FINE延遲電路611e所被輸出的訊號，係為使時脈IN作在FINE延遲電路611處之最小延遲時間Tf再加上0.75Tw之量之延遲的訊號。

藉由以上構成，輸出時脈CDLYOUT之上揚，係成為使時脈IN作「最小延遲時間(Tf+Tc)再加上2.25Tw之量」的延遲之訊號。又，輸出時脈CDLYOUT之下挫，係成為使輸入時脈作Tw+Tc之量的延遲之訊號。另外，在圖25中，係將在FINE延遲電路611處的最小延遲時間Tf設為0Tw，並將在COURSE延遲電路612處之最小延遲時間Tc設為1Tw，而對於各訊號之波形作展示。

從COURSE延遲電路612所被輸出的輸出時脈CDLYOUT，係藉由逆變器而被作邏輯反轉，並作為延遲時脈CDLY_T而被從延遲區塊電路61作輸出。

延遲區塊電路62，係接收輸入時脈/IN、和構成訊號DCA_CODE之碼訊號UP_F、UP_C，而產生延遲時脈CDLY_B。延遲區塊電路62之各構成要素之動作，係與延遲區塊電路61相同。亦即是，藉由在上述之說明中，將碼訊號DC_F、DN_C、DN_FD、DN_CD分別替換為碼訊號UP_F、UP_C、UP_FD、UP_CD，在延遲區塊電路62處，係從輸入時脈/IN而產生時脈CDLY_B並作輸出。    (2-1-4.波形產生電路之動作)

波形產生電路44，係接收從DCA電路43所輸出之2個的時脈(時脈CDLY_T、CDLY_B)，並產生輸出時脈OUT。圖26，係為對於在波形產生電路處之動作的其中一例作說明之時序圖。另外，圖26，係為當時脈IN之高準位之期間CINH為8Tw、低準位之期間CINL為5.5Tw的情況時之時序表。又，在圖26中，係將在FINE延遲電路611處的最小延遲時間Tf設為0Tw，並將在COURSE延遲電路612處之最小延遲時間Tc設為1Tw。

於此情況，從DCA電路43所被輸出的時脈CDLY_T，係藉由延遲區塊61，來使時脈IN之上揚與下挫分別作特定之量之延遲地而被產生。具體而言，由於係為Δ = (8-5.5)/2 = 1.25Tw，因此，時脈CDLY_T之上揚，係相對於時脈IN之上揚，而被作2.25Tw(=Tf+Tc+1.25Tw)之量的延遲，時脈CDLY_T之下挫，係相對於時脈IN之下挫，而被作2Tw之延遲。

又，時脈CDLY_B，係藉由延遲區塊62，來使時脈/IN之上揚與下挫分別作特定之量之延遲地而被產生。具體而言，時脈CDLY_B之上揚，係相對於時脈/IN之上揚，而被作1Tw(=Tf+Tc)之量的延遲，時脈CDLY_B之下挫，係相對於時脈IN之下挫，而被作2Tw之延遲。

波形產生電路44，係產生「在時脈CDLY_T之上揚之時序處而上揚並在時脈CDLY_B之上揚之時序處而下挫」之訊號，作為輸出時脈OUT而產生。亦即是，輸出時脈OUT，係成為在從時脈IN之上揚起而經過2.25Tw之後會上揚，並在從時脈/IN之上掦起而經過1Tw之後會下挫的訊號。如此這般所被產生的時脈OUT之高準位之期間COUTH，係為6.75Tw，低準位之期間COUTL，亦係成為6.75Tw。亦即是，輸出時脈OUT，係具有50%之工作週期。另外，波形產生電路44，係亦產生將輸出時脈OUT之邏輯作了反轉的訊號/OUT，並與輸出時脈OUT一同作輸出。    (3.效果)

若依據本實施形態，則在邊緣檢測電路53處，在對於輸入時脈DCD_IN之脈衝寬幅(成為高準位之期間)和輸入時脈/DCD_IN之脈衝寬幅進行計測時，係能夠對於面積和消耗電流之增大作抑制並且以高解析度來進行計測。

圖27，係為對於比較例之邊緣檢測電路的其中一例作展示之電路圖。在圖27中所示之邊緣檢測電路，係具備有與在圖6中所示之實施形態之邊緣檢測電路53相同的計測解析度。比較例之邊緣檢測電路，係包含有(m×s)個的延遲線53m。又，邊緣檢測電路53，係亦包含有(m×s)個的延遲元件54β。各延遲元件54β之延遲量，係以會成為時間{1.0+(β-1)/(m×s)}×Tw的方式而被作設定。

例如，在m = 4、s = 2的情況時，如同在圖27中所示一般，比較例之邊緣檢測電路，係具備有8個的延遲線531～538。被設置在各延遲線531～538之輸入側處之8個的延遲元件541～548，係使延遲量被以0.125Tw之刻度而作設定。

若依據比較例之邊緣檢測電路之構成，則為了將計測解析度設為2倍，係需要將延遲線53m之個數設為2倍。延遲線53m，由於係由多數之正反器所構成，因此專用面積係為大，並且消耗電流亦為大。在藉由比較例之構成來將計測解析度提高的情況時，面積係會增大，並且消耗電流也會增加。又，伴隨著面積之增大，將訊號CLK_DET傳輸至各延遲元件54β處的配線之長度間之差距也會變大。例如，「對於延遲元件541而傳輸訊號CLK_DET之配線的長度」與「對於延遲元件548而傳輸訊號CLK_DET之配線的長度」之間之差距係會變大。若是配線長度之差距變大，則會成為無法忽略配線延遲所造成的影響。因此，被從各延遲元件54β所輸出的訊號CLK_DET，係除了所被設定的延遲量之外，也會進而受到配線延遲之影響，故而，係成為難以將被輸入至各延遲線53m中的訊號CLK_DET之延遲差設為均等。

另一方面，本實施形態之邊緣檢測電路53，係在延遲元件54β之輸入側處，設置有產生延遲差之延遲部55。延遲部55，係產生有延遲差為0.125Tw之2種類的訊號CLK_DETa1、訊號CLK_DETa2。在延遲元件54β處，係被輸入有訊號CLK_DETa1、訊號CLK_DETa2之其中一者。在將訊號CLK_DETa1作為輸入，並將從延遲元件541所輸出之訊號(訊號CLK_DET1)作為基準的情況時，將訊號CLK_DETa2作為輸入而從延遲元件541所輸出之訊號(訊號CLK_DET1)之延遲量，係成為0.125Tw。同樣的，將訊號CLK_DETa1作為輸入並從延遲元件542所輸出之訊號(訊號CLK_DET2)之延遲量係成為0.25Tw，將訊號CLK_DETa2作為輸入而從延遲元件542所輸出之訊號(訊號CLK_DET2)之延遲量，係成為0.375Tw。又，將訊號CLK_DETa1作為輸入並從延遲元件543所輸出之訊號(訊號CLK_DET3)之延遲量係成為0.500Tw，將訊號CLK_DETa2作為輸入而從延遲元件543所輸出之訊號(訊號CLK_DET3)之延遲量，係成為0.625Tw。進而，將訊號CLK_DETa1作為輸入並從延遲元件544所輸出之訊號(訊號CLK_DET4)之延遲量係成為0.750Tw，將訊號CLK_DETa2作為輸入而從延遲元件544所輸出之訊號(訊號CLK_DET4)之延遲量，係成為0.875Tw。

亦即是，實施形態之邊緣檢測電路53，係將被輸入至延遲線53m處的訊號之延遲量，藉由延遲元件54β與延遲部55之2段的電路來產生。藉由此，係能夠並不改變延遲線53m之個數地，而藉由追加延遲部55(延遲元件55δ與選擇器56)，來以分時而使延遲差為相異的訊號作倍增。其結果，係能夠使對於延遲元件54β的輸入訊號之延遲差縮小。故而，係能夠對於面積之增大和伴隨著正反器之增加所導致的消耗電流之增加作抑制，並同時將計測解析度提高。

如同以上所述一般，本實施形態，係可提供一種能夠對於面積和消耗電流作抑制並且能夠提高脈衝訊號之計測解析度的半導體積體電路、半導體記憶裝置以及記憶體系統。

另外，DCC電路20，係可設置在介面晶片2A處，亦可設置在非揮發性記憶體2B處。又，作為修正對象之訊號，係並不被限定於讀取致能訊號RE、/RE和資料選通訊號DQS、/DQS的工作週期。係可設置在對於需要以高速時脈來高精確度地對於工作週期作調整的訊號而進行修正的部位處。    (第2實施形態)

接著，針對第2實施形態作說明。圖28，係為對於第2實施形態之邊緣檢測電路的其中一例作展示之電路圖。在圖28中所示之第2實施形態，在對於被輸入至延遲線53β處之訊號之延遲量作調整的延遲部57之構成上，係與在圖6中所示之第1實施形態相異。對於與圖6中所示之第1實施形態之邊緣檢測電路相同之構成要素，係附加相同之元件符號，並省略其說明。

在圖28中所示之邊緣檢測電路，係在延遲元件54β之輸出側與延遲線53β之輸入側之間，被形成有延遲部57。又，除了延遲元件54β之外，係進而追加有1個的延遲元件54(m+1)。延遲部57，係包含有m個的PI(Phase Interpolator)電路57β。在PI電路57β處，係被輸入有從延遲元件54β而來之輸出訊號和從延遲元件(β+1)而來之輸出訊號。又，在PI電路57β處，係亦被輸入有對於延遲量作調整之控制訊號CTL。從PI電路57β，係依循於控制訊號CTL而被輸出有使延遲量被作了調整的訊號CLK_DETβ。

圖29，係為對於PI電路之其中一例作展示的電路圖。PI電路57β，係包含有2組的逆變器電路58a、58b。逆變器電路群58a，係由s個的逆變器電路58a_δ所構成。逆變器電路58a_δ，係將2個的PMOS電晶體與2個的NMOS電晶體串聯地作連接而被構成。s個的逆變器電路58a_δ，係在電源電位Vcc之節點與接地電位Vss之節點之間而被並聯地作連接。

在構成逆變器電路58a_δ之2個的PMOS電晶體之中之源極為被與電源電位Vcc作連接的其中一方之PMOS電晶體(以下，標示為第3PMOS電晶體)的閘極處，係經由逆變器，而被輸入有在從輸入端子CTLA所輸入的s位元之碼訊號(=控制訊號CTL)之中之所被設定的1個位元。在另外一方的PMOS電晶體(以下，標記為第4PMOS電晶體)的閘極處，係被輸入有從延遲元件54β而經由輸入端子IN_A所輸入的訊號(藉由延遲元件54β而使訊號CLK_DET被作了延遲之訊號)。在構成逆變器電路58a_δ之2個的NMOS電晶體之中之汲極為被與接地電位Vss作連接的其中一方之NMOS電晶體(以下，標示為第3NMOS電晶體)的閘極處，係被輸入有在從輸入端子CTLA所輸入的s位元之碼訊號(=控制訊號CTL)之中之所被設定的1個位元。在另外一方的NMOS電晶體(以下，標記為第4NMOS電晶體)的閘極處，係被輸入有從延遲元件54β而經由輸入端子IN_A所輸入的訊號(藉由延遲元件54β而使訊號CLK_DET被作了延遲之訊號)。亦即是，從輸入端子CTLA所輸入的s位元之碼訊號(=控制訊號CTL)之中之所被設定之1個位元，係被輸入至第3PMOS電晶體之閘極與第3NMOS電晶體之閘極處。又，從延遲元件54β而經由輸入端子IN_A所輸入的訊號(藉由延遲元件54β而使訊號CLK_DET被作了延遲之訊號)，係被輸入至第4PMOS電晶體之閘極與第4NMOS電晶體之閘極處。

在構成逆變器電路58b_δ之2個的PMOS電晶體之中之源極為被與電源電位Vcc作連接的其中一方之PMOS電晶體(以下，標示為第5PMOS電晶體)的閘極處，係經由逆變器，而被輸入有在從輸入端子CTLB所輸入的s位元之碼訊號(=控制訊號CTL)之中之所被設定的1個位元。在另外一方的PMOS電晶體(以下，標記為第6PMOS電晶體)的閘極處，係被輸入有從延遲元件54(β+1)而經由輸入端子IN_B所輸入的訊號(藉由延遲元件54(β+1)而使訊號CLK_DET被作了延遲之訊號)。在構成逆變器電路58a_δ之2個的NMOS電晶體之中之汲極為被與接地電位Vss作連接的其中一方之NMOS電晶體(以下，標示為第5NMOS電晶體)的閘極處，係被輸入有在從輸入端子CTLB所輸入的s位元之碼訊號(=控制訊號CTL)之中之所被設定的1個位元。在另外一方的NMOS電晶體(以下，標記為第6NMOS電晶體)的閘極處，係被輸入有從延遲元件54(β+1)而經由輸入端子IN_B所輸入的訊號(藉由延遲元件54(β+1)而使訊號CLK_DET被作了延遲之訊號)。亦即是，從輸入端子CTLB所輸入的s位元之碼訊號(=使控制訊號CTL被作了邏輯反轉後之訊號)之中之所被設定之1個位元，係被輸入至第5PMOS電晶體之閘極與第5NMOS電晶體之閘極處。又，從延遲元件54(β+1)而經由輸入端子IN_B所輸入的訊號(藉由延遲元件54(β+1)而使訊號CLK_DET被作了延遲之訊號)，係被輸入至第6PMOS電晶體之閘極與第6NMOS電晶體之閘極處。

將「使從逆變器電路群58a而來之輸出與從逆變器電路群58b而來之輸出作了合併(merge)後之訊號」作了反轉後的訊號，係被從輸出端子OUT而輸出。亦即是，係將「將逆變器電路58a_δ之輸出與逆變器電路58b_δ之輸出作合併，並作了反轉」後的訊號，作為時脈訊號CLK_DETβ，來從輸出端子OUT作輸出。

針對上述之PI電路57β之動作，使用圖30A、圖30B以及圖31來作說明。圖30A與圖30B，係為對於PI電路之動作之其中一例作說明的電路圖。另外，圖30A與圖30B，係對於s = 2的情況之PI電路之其中一例作展示。圖31，係為對於PI電路之動作的其中一例作說明之時序圖。

在s = 2的情況時，PI電路57β，係具備有由2個的逆變器電路58a_1、58a_2所構成之逆變器電路群58a、和由2個的逆變器電路58b_1、58b_2所構成之逆變器電路群58b。控制訊號CTL，係為2位元之碼訊號。控制訊號CTL之第1位元之資料，係被輸入至2個的逆變器電路58a_1、58b_1處，第2位元之資料，係被輸入至2個的逆變器電路58a_2、58b_2處。

圖30A，係對於當2位元之控制訊號CTL為"11"的情況作展示。當控制訊號CTL之值為"11"的情況時，係從輸入端子CTLA作為2位元之碼訊號而被輸入有"11"。具體而言，從輸入端子CTLA_1係被輸入有"1"，從輸入端子CTLA_2係被輸入有"1"。又，係從輸入端子CTLB作為2位元之碼訊號而被輸入有"00"。具體而言，從輸入端子CTLB_1係被輸入有"0"，從輸入端子CTLB_2係被輸入有"0"。

在逆變器電路58a_1之第3PMOS電晶體之閘極處，係被輸入有「使從輸入端子CTLA_1而來之輸入值作了反轉後之值」的"0(=L)"。又，在逆變器電路58a_1之第3NMOS電晶體之閘極處，係被輸入有「從輸入端子CTLA_1而來之輸入值」的"1(=H)"。亦即是，逆變器電路58a_1之第3PMOS電晶體與第3NMOS電晶體係成為ON狀態。故而，係被輸出有「在第4PMOS電晶體成為ON狀態的時序處而上揚並在第NPMOS電晶體成為ON狀態的時序處而下挫」之時脈訊號。亦即是，使「從延遲元件54β而經由輸入端子IN_A所輸入的訊號(藉由延遲元件54β而使訊號CLK_DET被作了延遲之訊號)」的上揚與下挫作了反轉後之訊號，係被從逆變器電路58a_1而輸出。同樣的，逆變器電路58a_2，亦由於第3PMOS電晶體與第3NMOS電晶體係成為ON狀態，因此，係使「從延遲元件54β而經由輸入端子IN_A所輸入的訊號(藉由延遲元件54β而使訊號CLK_DET被作了延遲之訊號)」的上揚與下挫作了反轉後之訊號被作輸出。

另一方面，在逆變器電路58b_1之第3PMOS電晶體之閘極處，係被輸入有「使從輸入端子CTLB_1而來之輸入值作了反轉後之值」的"1(=H)"。又，在逆變器電路58b_1之第3NMOS電晶體之閘極處，係被輸入有「從輸入端子CTLB_1而來之輸入值」的"0(=L)"。亦即是，逆變器電路58b_1之第3PMOS電晶體與第3NMOS電晶體係成為OFF狀態。故而，係並不會從逆變器電路58b_1而進行有訊號之輸出。同樣的，逆變器電路58b_2，亦由於第3PMOS電晶體與第3NMOS電晶體係成為OFF狀態，因此係並未進行有訊號之輸出。

基於以上構成，當控制訊號CTL之值為"11"的情況時，從延遲元件54β而經由輸入端子IN_A所輸入的訊號(藉由延遲元件54β而使訊號CLK_DET被作了延遲之訊號)」，係從PI電路57β之輸出端子OUT而被作輸出。

圖30B，係對於當2位元之控制訊號CTL為"10"的情況作展示。當控制訊號CTL之值為"10"的情況時，係從輸入端子CTLA作為2位元之碼訊號而被輸入有"10"。具體而言，從輸入端子CTLA_1係被輸入有"1"，從輸入端子CTLA_2係被輸入有"0"。又，係從輸入端子CTLB作為2位元之碼訊號而被輸入有"01"。具體而言，從輸入端子CTLB_1係被輸入有"0"，從輸入端子CTLB_2係被輸入有"1"。

在逆變器電路58a_1之第3PMOS電晶體之閘極處，係被輸入有「使從輸入端子CTLA_1而來之輸入值作了反轉後之值」的"0(=L)"。又，在逆變器電路58a_1之第3NMOS電晶體之閘極處，係被輸入有「從輸入端子CTLA_1而來之輸入值」的"1(=H)"。亦即是，逆變器電路58a_1之第3PMOS電晶體與第3NMOS電晶體係成為ON狀態。故而，係被輸出有「在第4PMOS電晶體成為ON狀態的時序處而上揚並在第NPMOS電晶體成為ON狀態的時序處而下挫」之時脈訊號。亦即是，使「從延遲元件54β而經由輸入端子IN_A所輸入的訊號(藉由延遲元件54β而使訊號CLK_DET被作了延遲之訊號)」的上揚與下挫作了反轉後之訊號，係被從逆變器電路58a_1而輸出。

另一方面，在逆變器電路58a_2之第3PMOS電晶體之閘極處，係被輸入有「使從輸入端子CTLA_2而來之輸入值作了反轉後之值」的"1(=H)"。又，在逆變器電路58a_2之第3NMOS電晶體之閘極處，係被輸入有「從輸入端子CTLA_2而來之輸入值」的"0(=L)"。亦即是，逆變器電路58a_2之第3PMOS電晶體與第3NMOS電晶體係成為OFF狀態。故而，係並不會從逆變器電路58a_2而進行有訊號之輸出。

在逆變器電路58b_1之第3PMOS電晶體之閘極處，係被輸入有「使從輸入端子CTLB_1而來之輸入值作了反轉後之值」的"1(=H)"。又，在逆變器電路58b_1之第3NMOS電晶體之閘極處，係被輸入有「從輸入端子CTLB_1而來之輸入值」的"0(=L)"。亦即是，逆變器電路58b_1之第3PMOS電晶體與第3NMOS電晶體係成為OFF狀態。故而，係並不會從逆變器電路58b_1而進行有訊號之輸出。

另一方面，在逆變器電路58b_2之第3PMOS電晶體之閘極處，係被輸入有「使從輸入端子CTLB_2而來之輸入值作了反轉後之值」的"0(=L)"。又，在逆變器電路58b_2之第3NMOS電晶體之閘極處，係被輸入有「從輸入端子CTLB_2而來之輸入值」的"1(=H)"。亦即是，逆變器電路58b_2之第3PMOS電晶體與第3NMOS電晶體係成為ON狀態。亦即是，使「從延遲元件54(β+1)而經由輸入端子IN_B所輸入的訊號(藉由延遲元件54(β+1)而使訊號CLK_DET被作了延遲之訊號)」的上揚與下挫作了反轉後之訊號，係被從逆變器電路58b_2而輸出。

基於以上構成，當控制訊號CTL之值為"10"的情況時，將「從逆變器電路58a_1而被作輸出並從延遲元件54β經由輸入端子IN_A而被作了輸入的訊號(藉由延遲元件54β而使訊號CLK_DET被作了延遲之訊號)」作了反轉後之訊號、和將「從逆變器電路58b_2而被作輸出並從延遲元件54(β+1)經由輸入端子IN_B而被作了輸入的訊號(藉由延遲元件54(β+1)而使訊號CLK_DET被作了延遲之訊號)」作了反轉後之訊號，係被作合併。亦即是，藉由延遲元件54β而使訊號CLK_DET被作了延遲後之訊號、和藉由延遲元件54(β+1)而使訊號CLK_DET被作了延遲後之訊號，係以1：1的比例而被作合併。被作了合併後之訊號，係藉由逆變器而被作邏輯反轉，並被從PI電路57β之輸出端子OUT而輸出。如同上述一般，因應於PI電路57β控制訊號CTL之值，係在由延遲元件54β所致之延遲時間與由延遲元件54(β+1)所致之延遲時間之間而調整訊號CLK_DET之延遲時間並作輸出。如同圖31中所示一般，當由延遲元件54β所致之延遲時間與由延遲元件54(β+1)所致之延遲時間之間之差分為0.25Tw的情況時，藉由將控制訊號CTL之值設為"10"，係能夠產生延遲時間為0.125Tw刻度之訊號CLK_DETβ。

如同上述一般，實施形態之邊緣檢測電路，係將被輸入至延遲線53m處的訊號之延遲量，藉由延遲元件54β與延遲部57之2段的電路來產生。藉由此，係能夠並不改變延遲線53m之個數地，而藉由追加延遲部57(m個的PI電路57β)，來以分時而使延遲差為相異的訊號作倍增。其結果，係能夠使對於延遲元件54β的輸入訊號之延遲差縮小。故而，係能夠對於面積之增大和伴隨著正反器之增加所導致的消耗電流之增加作抑制，並同時將計測解析度提高。

另外，藉由將PI電路57β之逆變器電路58a_δ以及控制訊號CTL之位元數增加至3位元以上，並且因應於位元之增加而使逆變器電路58b_γ之個數作增加，係亦能夠使計測解析度作更進一步的提升。

又，PI電路，係亦可使用DCA電路中之FINE延遲電路611之構成來構成之。    (第3實施形態)

接著，針對第3實施形態作說明。在本實施形態中，係針對將在第1實施形態以及第2實施形態中所示之邊緣檢測電路使用於DLL(延遲鎖相迴路，Delay Lock Loop)電路中的情況作說明。

圖32，係為對於第3實施形態中的DLL電路之構成例作展示之區塊圖。實施形態之DLL電路，係具備有DCD電路41、和演算電路102、以及延遲產生電路103。DCD電路41，係為對於時脈訊號之1週期寬幅與2週期寬幅作觀測並根據其之差分來換算出1個週期之量的延遲元件之段數之電路。DCD電路41，係作為訊號DCD_CODE，而將代表輸入時脈DCD_IN之1個週期之量之寬幅的訊號DCD_CODE作輸出。

演算電路102，係接收從DCD電路41所輸出的訊號DCD_CODE，並將輸入時脈DCD_IN之1週期寬幅與2週期寬幅作比較。之後，基於比較結果，而將時脈訊號之1個週期之量換算為延遲元件數量。

延遲產生電路103，係基於從演算電路102所輸出之延遲元件數量，來演算出使時脈訊號CLK_IN作延遲之延遲元件數量。基於演算結果，來使時脈訊號CLK_IN作延遲，並產生輸出時脈訊號CLK_OUT。

圖33，係為對於第3實施形態中的DCD電路之動作的其中一例作說明之時序圖。在DCD電路41處，係被輸入有輸入時脈DCD_IN。訊號產生電路51，係在各組中，檢測出輸入時脈DCD_IN之最初的週期之上揚，並涵蓋與從此上揚起直到第2個的輸入時脈DCD_IN之週期之上揚為止的期間相同之期間地來將訊號CLK_DLY維持為高準位。亦即是，係涵蓋從輸入時脈DCD_IN之最初之週期之上揚起之輸入時脈DCD_IN之2個週期之量的期間地，來將訊號CLK_DLY維持為高準位。又，訊號產生電路51，係在各組中，檢測出輸入時脈DCD_IN之第4週期之上揚，並涵蓋與從此上揚起直到第3個的輸入時脈DCD_IN之週期之上揚為止的期間相同之期間地來將訊號CLK_DLY維持為高準位。亦即是，係從輸入時脈DCD_IN之第4週期之上揚起涵蓋輸入時脈DCD_IN之3個週期之量的期間地，來將訊號CLK_DLY維持為高準位。

訊號產生電路51，係在各組中，檢測出輸入時脈DCD_IN之第2週期之上揚，並涵蓋與直到下一個的輸入時脈DCD_IN之週期之上揚為止的期間相同之期間地來將訊號CLK_DET維持為高準位。又，訊號產生電路51，係在各組中，檢測出輸入時脈DCD_IN之第6週期之上揚，並涵蓋與直到下一個的輸入時脈DCD_IN之週期之上揚為止的期間相同之期間地來將訊號CLK_DET維持為高準位。

在如同上述一般地所被產生的訊號CLK_DLY與訊號CLK_DET中，從訊號CLK_DLY之奇數週期之上揚起直到訊號CLK_DET之上揚為止的期間，係為與輸入時脈DCD_IN之1個週期相同之期間。又，從訊號CLK_DLY之偶數週期之上揚起直到訊號CLK_DET之上揚為止的期間，係為與輸入時脈/DCD_IN之2個週期相同之期間。

使用如此這般所產生的訊號CLK_DLY與訊號CLK_DET，邊緣檢測電路53，係產生訊號DCD_CODE，並於每組而分別作輸出。

演算電路102，係使用從DCD電路41所輸出的複數組之量的訊號DCD_CODE，而演算出輸入時脈DCD_IN之1週期之量的延遲元件數量。具體而言，係將在訊號CLK_DET之奇數週期中的訊號DCD_CODE之高準位之位元數，作組數之量的加總，並算出平均(第1平均值)。又，係將在訊號CLK_DET之偶數週期中的訊號DCD_CODE之高準位之位元數，作組數之量的加總，並算出平均(第2平均值)。算出第2平均值與第1平均值之間之差分，而將輸入時脈之1個週期之量的寬幅，換算為延遲元件數量。

延遲產生電路103，係基於從演算電路102所輸出之延遲元件數量，來演算出使時脈訊號CLK_IN作延遲之延遲元件數量。圖34，係為對於在DDR通訊中之時脈訊號的相位調整作說明之時序圖。例如，當半導體裝置為進行DDR(雙倍資料速率，Double Data Rate)通訊的情況時，係有必要以會在資料之中心時序處而時脈訊號之上揚、下挫會到來的方式，來調整時脈之相位。當被輸入有上揚之時序為相等的時脈CLK_IN與資料訊號DATA_IN的情況時，延遲產生電路103，係使時脈CLK_IN作從演算電路102所輸出的延遲元件數量之1/4之延遲，並產生輸出時脈CLK_OUT。

如同上述一般，實施形態之邊緣檢測電路，係不僅是能夠使用DCC電路，而亦能夠使用DLL電路，而能夠對於面積之增大和伴隨著正反器之增加所導致的消耗電流之增加作抑制，並同時將成為測定對象之週期的計測解析度提高。

雖係針對本發明之數種實施形態作了說明，但是，此些之實施形態，係僅為作為其中一例所提示者，而並非為對於發明之範圍作限定者。此些之新穎的實施形態，係可藉由其他之各種形態來實施，在不脫離發明之要旨的範圍內，係可進行各種之省略、置換、變更。此些之實施形態或其變形，係亦被包含於發明之範圍或要旨中，並且亦被包含在申請專利範圍中所記載的發明及其均等範圍內。

1:記憶體控制器 2:半導體記憶裝置 2A:介面晶片 2B:非揮發性記憶體 11:RAM 12:處理器 13:主機介面 14:ECC電路 15:記憶體介面電路 16:內部匯流排 20:DCC電路 21:記憶體胞陣列 22:輸入輸出電路 24:邏輯控制電路 26:暫存器 27:序列器 28:電壓產生電路 30:行解碼器 31:感測放大器單元 32:輸入輸出用墊片群 34:邏輯控制用墊片群 35:電源輸入用端子群 41:DCD電路 42:演算電路 43:DCA電路 44:波形產生電路 51:訊號產生電路 52:延遲元件陣列電路 53:邊緣檢測電路 55,57:延遲部 551,552:延遲元件 56:選擇器 58a,58b:逆變器電路群 61,62:延遲區塊電路 530:延遲線群 531~534:延遲線 540:延遲元件群 571~574:PI電路 611e,611o:FINE延遲電路 612:COURSE延遲電路 613:碼控制電路 615:延遲要素 616:碼轉換電路

[圖1]係為對於本發明之實施形態的記憶體系統之構成例作展示之區塊圖。 [圖2]係為對於本實施形態之半導體記憶裝置的構成例作展示之區塊圖。 [圖3]係為對於DCC電路之構成例作展示之區塊圖。 [圖4]係為對於DCD電路之構成例作展示之區塊圖。 [圖5]係為對於延遲元件陣列電路之其中一例作展示的電路圖。 [圖6]係為對於第1實施形態之邊緣檢測電路的其中一例作展示之電路圖。 [圖7]係為對於DCA電路之構成例作展示之區塊圖。 [圖8]係為對於延遲區塊電路之構成例作展示之電路圖。 [圖9]係為對於FINE延遲電路之構成例作展示之電路圖。 [圖10]係為對於波形產生電路之構成例作展示之電路圖。 [圖11]係為對於DCC電路之動作的其中一例作說明之時序圖。 [圖12]係為對於DCD電路之動作的其中一例作說明之時序圖。 [圖13A]係為對於DCD電路之動作的其中一例作說明之時序圖。 [圖13B]係為對於DCD電路之動作的其中一例作說明之時序圖。 [圖14]係為對於演算電路之動作作說明之流程圖。 [圖15]係為對於DCC電路之輸入時脈與輸出時脈之其中一例作展示之波形圖。 [圖16]係為碼訊號DN_F之值之例。 [圖17]係為碼訊號DN_C之值之例。 [圖18]係為碼訊號DN_FD之值之例。 [圖19]係為碼訊號DN_CD之值之例。 [圖20]係為對於在FINE延遲電路處之動作作說明之時序圖。 [圖21]係為對於碼訊號DN_FD、DN_FDB和時脈FOUTB_EVN、時脈FOUTB_ODD之延遲時間之間的關係作展示之圖。 [圖22]係為對於COURSE延遲電路之動作期間的其中一個狀態之例作展示之圖。 [圖23]係為對於在圖22之狀態下的COURSE延遲電路之動作作說明之時序圖。 [圖24]係為對於COURSE延遲電路之動作期間的其中一個狀態之例作展示之圖。 [圖25]係為對於在圖24之狀態下的COURSE延遲電路之動作作說明之時序圖。 [圖26]係為對於在波形產生電路處之動作的其中一例作說明之時序圖。 [圖27]係為對於比較例之邊緣檢測電路的其中一例作展示之電路圖。 [圖28]係為對於第2實施形態之邊緣檢測電路的其中一例作展示之電路圖。 [圖29]係為對於PI電路之其中一例作展示的電路圖。 [圖30A]係為對於PI電路之動作之其中一例作說明的電路圖。 [圖30B]係為對於PI電路之動作之其中一例作說明的電路圖。 [圖31]係為對於PI電路之動作的其中一例作說明之時序圖。 [圖32]係為對於第3實施形態中的DLL電路之構成例作展示之區塊圖。 [圖33]係為對於第3實施形態中的DCD電路之動作的其中一例作說明之時序圖。 [圖34]係為對於在DDR通訊中之時脈訊號的相位調整作說明之時序圖。

55:延遲部

56:選擇器

530:延遲線群

531~534:延遲線

531_1,531_2,531_3,531_(n-1),531_n:正反器

540:延遲元件群

541,542,543,544,551,552:延遲元件

CLK_DET:訊號

CLK_DET1,CLK_DET2,CLK_DET3,CLK_DET4:輸出訊號

CLK_DETa:輸入訊號

CLK_DETa1:輸出訊號

CLK_DETa2:輸出訊號

D₁~D_n:訊號

F_1n~F₁₁,F_2n~F₂₁,F_3n~F₃₁,F_4n~F₄₁:訊號

Claims (8)

1. 一種半導體積體電路，係具備有： 延遲元件群，係將具有第1延遲量之第1延遲要素作複數個的串聯連接；和 正反器群，係具備有複數之正反器，該些正反器，係各別輸入前述延遲元件群之前述複數之第1延遲要素之中之所對應的第1延遲要素之輸出；和 第2延遲電路，係根據第1時脈訊號，而產生具有較前述第1延遲量而更小之第2延遲量之延遲差的複數之第2時脈訊號；和 可變延遲電路，係能夠設定較前述第2延遲量而更小之第3延遲量， 在第3時脈之輸出端子與前述正反器群之輸入端子之間，係被串聯連接有前述第2延遲電路與前述可變延遲電路。
2. 如請求項1所記載之半導體積體電路，其中，  　　前述可變延遲電路，係具備有使延遲量之差分被設定為前述第3延遲量之複數之第2延遲要素、和選擇器，前述複數之第2延遲要素，係在前述可變延遲電路之輸入端子與前述選擇器之輸入端子之間而被作並聯連接。
3. 如請求項1所記載之半導體積體電路，其中， 前述可變延遲電路，係藉由相位插補電路所構成，該相位插補電路，係以從前述第2延遲電路所輸出的具有前述第2延遲量之延遲差之2個的前述第2時脈訊號作為輸入。
4. 如請求項2所記載之半導體積體電路，其中， 前述第2延遲電路，係具備有使延遲量之差分被設定為前述第2延遲量之複數之第3延遲要素， 前述第3延遲要素之數量與前述正反器之數量係為相等，並且前述第3延遲要素之輸出端子與前述正反器之輸入端子係分別被1對1地作連接， 前述第2延遲要素之數量係較前述第3延遲要素之數量而更少。
5. 一種半導體記憶裝置，係被與控制器作連接，並進行指令、位址以及資料之傳輸， 前述半導體記憶裝置，係具備有： 介面晶片，係具備有如請求項1～請求項4中之任一項所記載之半導體積體電路，前述半導體積體電路，係對於時脈訊號之脈衝寬幅進行計測，並對於前述時脈訊號之工作(duty)比作調整；和 非揮發性記憶體晶片，係被形成有具備複數之記憶體胞之記憶體胞陣列，並被與前述介面晶片作連接， 前述半導體積體電路，係在前述控制器與前述非揮發性記憶體晶片之間，對於被作送收訊之讀取致能訊號或資料選通訊號的工作比作調整。
6. 一種記憶體系統，係包含有： 如請求項5所記載之半導體記憶裝置；和 如請求項5所記載之前述控制器。
7. 一種半導體記憶裝置，係在控制器與非揮發性記憶體之間，進行指令、位址以及資料之傳輸， 前述半導體記憶裝置，係具備有 介面晶片，係具備有如請求項1～請求項4中之任一項所記載之半導體積體電路，前述半導體積體電路，係對於時脈訊號之週期進行計測，並對於前述時脈訊號之相位作調整；和 非揮發性記憶體晶片，係被形成有具備複數之記憶體胞之記憶體胞陣列，並被與前述介面晶片作連接， 前述半導體積體電路，係在前述控制器與前述非揮發性記憶體晶片之間，對於被作送收訊之讀取致能訊號或資料選通訊號的相位作調整。
8. 一種記憶體系統，係包含有： 如請求項7所記載之半導體記憶裝置；和 如請求項7所記載之前述控制器。

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