JPS581394B2 - キカイヒヨウジシキトケイソウチ ノ ケイスウカイロ - Google Patents

Description

【発明の詳細な説明】 この発明は計数パルスをリセットすることにより時刻修
正を行ないうる機械表示式時計装置の計数回路に関する
。

従来機械表示式時計は第１図に示すように水晶発振部１
１、分周部１２、出力部１３、変換部１４および表示部
１５から構成されている。

上記発振部１１、分周部１２、出力部１３はたとえば相
補型ＭＯＳ集積回路で形成される計数回路１６をなして
おり、水晶発振信号たとえば３２ＫＨｚの標準信号をＮ
個の二進分周回路（以下パイナリカウンタと略称する）
よりなる分周部１２でてい倍しており、これらは電池１
７で駆動される。

第２図は第Ｎ段パイナリカウンタ回路の一例を示す論理
ブロック図で、上記水晶発振部１１の標準信号をＱ。

（および反転信号Ｑ。）とすると、こういうパイナリカ
ウンタがＮ段カスケード接続されて構成された分周部１
２の第Ｎ段パイナリカウンタでは出力Ｑｎ，Ｑｎがつく
られる。

すなわち、この分周部１２で上記変換部１４を駆動する
に要する周波数まで標準信号Ｑ。

の周波数を低下させ、さらに後に詳述する（第３図）出
力部１３において所定の周期とパルス幅をもつ信号（出
力パルス信号）をつくり、変換部１４に供給する。

この変換部１４では、たとえばパルスモー夕により電気
信号として得られた出力パルス信号を前記機械駆動の表
示部１５に与えて時刻表示するようになっている。

このような機械表示式時計において問題となる事は、時
刻修正についてである。

一般に時刻修正は秒針を零に合せておき、正確な時計た
とえば５時３０分Ｏ秒という時報があったとき、それま
でリセットされ駆動していなかった計数回路１６のリセ
ットを解除して計数パルスでカウントを再開し秒針を再
作動せしめている。

第３図ａは上記出力部１３を構成する出力回路ブロック
を示しており、第３図ｂにその動作波形図を示す。

出カ部１３は、遅延回路２１をたとえは半ビットシフト
レジスタ等で構成し、その出力信号Ｍがナンドゲート２
２、インバータ２３を介して、また反転出力信号Ｍがナ
ンドゲート２４、インバータ２５を介してそれぞれパル
スモー夕の駆動コイル２６の両端に供給される。

２７は前記分周部１２の終段（第Ｎ段）パイナリカウン
タで、信号Ｑｎ出カ端子が上記遅延回路２１のセット入
力端子と接続されるとともに上記ナンドゲート２４の一
方の入カ端子と接続され、また信号Ｑｎ出カ端子は上記
ナンドゲート２２の一方の入力端子と接続される。

なお、上記遅延回路２１のクロックパルスとしては分周
部１２の任意段のパイナリカウンタからの出力信号Ｑｍ
（ｍ＜ｎ）が供給されており、それぞれ終段バイナリカ
ウンタ２７および遅延回路２１にはリセット信号がリセ
ット信号線２８より供給しうるようになっている。

第３図ｂは上記終段バイナリカウンタ２７への入カパル
ス波形Ｑｎ−，、出力パルス波形ＱｎおよびＱｎ、遅延
回路２１の遅延出力Ｍ（なおＭはこれを反転したもので
、ここでは省略する）。

インバーク２３，２５から駆動コイル２６への出力パル
ス波形ＯＡ，ＯＢ、駆動コイル２６を図中の矢線方向に
流れる駆動パルス波形■Ｌをそれぞれ示したものである
。

上記パイナリヵウンタ２７への入カハルスＱｎ−１の周
波数がＩＨｚまでてい倍されていると仮定すると、その
周期１秒はさらにパイナリカウンク２７によって出力パ
ルスＱｎの周期を２秒にする。

そして上記遅延回路２１により、一定時間遅延した出力
信号Ｍ（およびＭ）を得て、前記ナンドゲート２２（お
よび２４）により上記遅延回路２１にクロックとして供
給されていた信号Ｑｍと同じ幅の狭いパルス信号をＯＡ
，ＯＢとしてつくり、駆動コイル２６の駆動パルスＩＬ
としている。

こうしてこの駆動パルスＩＬが計数パルスとして１秒間
隔で正負方向に交互に発生するので、パルスモータ（図
示せず）からなる変換部１４から表示部１５の秒針を正
確に１秒単位で作動される。

しかして、前記第３図ａに示すリセット信号線２８から
リセット信号を送って終段バイナリカウンタ２７ととも
に遅延回路２１をリセットし、そして前述のようにある
一定の正確な時刻に合せてリセットを解除することによ
り、時刻修正が行ないうる。

この場合、リセット解除後、１秒たってから１駆動パル
ス■Ｌが出力部１３から発生してパルスモー夕を作動さ
せる必要がある。

なお一般には、１秒単位に表示部１５が作動されなくて
もよいのだから、これは１秒でなく単位時間でもよいこ
とはもちろんである。

しかしながら、従来のこのような計数回路１６の構成で
は、リセットを解除した後に必ずしも１秒たってから（
単位時間後に）駆動パルスが発生せず、たとえば第４図
ｂに示すようにリセット解除直後に駆動パルス■Ｌが生
じてしまうおそれがある。

これは、リセットするタイミングに帰因するものであっ
て、第４図ａの場合には、リセット解除直後に生じたパ
ルスＯＢはパルスモー夕を作動せず、正確に１秒後にパ
ルスＯＡによる駆動パルス■Ｌで作動する。

そこで、従来はリセット解除直後に発生する，駆動パル
ス（第４図ａ，ｂのＩＬ中の斜線部）に対しては、変換
部１６あるいは表示部１７で機械的にロックし、作動せ
ぬようにしていた。

ところが変換部１６のパルスモータや表示部１７をこの
リセツト解除直後のパルスに対して機械的にロックする
と、構造的に複雑となり高価な時計装置となってしまう
。

したがって従来から、■０化された計数回路内で電気的
に上記リセット解除直後の計数パルスを無効とすること
が強く望まれていた。

上記のような事情から、表示部あるいは変換部での機械
的配慮をせず簡単かつ確実に時刻修正が行なえる安価な
機械表示式時計装置の計数回路が考えられている。

第５図ａはその計数回路の出力部分を示すブロック構成
図である。

３１はＮ段カスケード接続したうちの第Ｎ−１段パイナ
リカウンタで、その入力信号Ｑｎ−２，Ｑｎ−２はたと
えば水晶発振器等の標準周波数信号Ｑ６をてい倍してつ
くられており、ここでさらに２てい倍された信号Ｑｎ−
１＞Ｑｎ−１を出力するものである。

この第Ｎ−１段パイナリカウンク３１のＱｎ−１出力信
号端子は、たとえば半ビットシフトレジスタよりなる遅
延回路３２の入力端子Ｉｎと接続され、またＱ。

−１出力信号端子はＮＯＲ回路３３の一方の入力端子と
接続される。

上記遅延回路３２は、クロツク端子φにたとえば第Ｍ段
パイナリカウンタ（Ｍ≦Ｎ−２）の出力信号Ｑｍがクロ
ックとして供給されていて、その出力端子Ｏｕｔは上記
ＮＯＲ回路３３の他方の入力端子と接続されている。

上記ＮＯＲ回路３３の出力端子は第Ｎ段すなわち終段バ
イナリカウンタ３４の入力端子Ｉｎと接続されるととも
にインバータ回路３５を介して入力端子Ｉｎと接続され
る。

そして、この終段バイナリカウンタ３４のＱｎ出力信号
端子とＱｎ出力信号端子にはそれぞれＮＡＮＤ回路３６
，３７が設けられ、これらＮＡＮＤ回路３６，３７のそ
れぞれ一方の入力端子は上記ＮＯＲ回路３３の出力端子
と接続される。

上記ＮＡＮＤ回路３６の出力端子はインバータ回路３８
を介して前記パルスモー夕の駆動コイル２６の一端と、
また上記ＮＡＮＤ回路３７の出力端子はインバータ回路
３９を介して駆動コイル２６の他端とそれぞれ接続され
ている。

なお上記第Ｎ−１段パイナリカウンタ３１と遅延回路３
２のリセット端子には、リセット信号線４０から時刻修
正時に計数パルスをリセットするためのリセット信号が
供給されるようになっている。

第５図ｂは、上記構成の計数回路の計数動作を示す各部
の信号波形図である。

この第５図ｂに従って上記計数回路の動作を説明すると
、まず標準周波数信号を第Ｎ−１段パイナリカウンタ３
１に２Ｈｚ（周期０．５秒）の周波数の信号Ｑ。

−２にまでてい倍して供給する。

Ｑｎ−２はＱｎ−２の補数信号で第５図ｂには示してい
ないが、これらＱｎ−２，Ｑｎ＝２によりこのパイナリ
カウンタ３１の出力信号Ｑ。

−１はさらに分周され１秒の周期となっている。

前記遅延回路３２の入力端子Ｉｎにこの出力信号Ｑｎ−
１が入力すると、クロツクφつまりＱｍの半周期だけ遅
延した出力信号Ｍが出力する。

このクロツク信号Ｑｍは、Ｎ段カスケード接続されたパ
イナリカウンタのうち第Ｎ−２段以前のものの補数出力
信号であればいずれのものであってもよいが、精度の点
およびバルスモータの駆動が確実性をもつという点から
してその周波数が著しく低いものや著しく高いものは好
ましくない。

しかして、上記遅延された信号Ｍと上記出力信号Ｑｎ−
１とがＮＯＲ回路３３において論理演算され、出力信号
Ｘがつくられる。

この出力信号Ｘは遅延した出力信号Ｍの遅延時間に相当
する福のパルス信号で、第Ｎ−１段パイナリカウンタ３
１の出力信号Ｑ。

−１と同じ１秒の周期になっている。

信号Ｙは前記イノバータ回路３５によりこの信号Ｘを反
転したもので、これらＸ，Ｙが終段バイナリカウンタ３
４に供給されると、出力信号Ｑｎ（および補数出力信号
Ｑｎ）が２秒の周期で出力される。

この出力信号Ｑｎは上記信号Ｘが入力されるＮＡＮＤ回
路３６に供給されているので、このＮＡＮＤ回路３６で
論理演算された結果、インバータ回路３８でさらに反転
された出力波形ＱＡが２秒の周期に同期した駆動パルス
ＩＬとしてパルスモータの駆動コイル２６に供給される
。

終段バイナリカウンタ３４の補数出力信号Ｑｎについて
も同様で、ＮＡＮＤ回路３７において論理演算された結
果インバータ回路３９の出力波形ＯＢが２秒の周期で供
給されることになり、第５図ａに示す駆動パルスＩＬの
矢線方向についてみれば、１秒間隔の計数パルスとして
正負方向に交互に発生することになる。

第６図に前記第５図ａの計数回路出力部の回路構成を示
している。

ここで第Ｎ−１段パイナリカウンタ３１および第Ｎ段パ
イナリカウンタ３４は第２図に示したものであるが、第
Ｎ段パイナリカウンタ３４にはリセット信号線は接続さ
れない。

遅延回路３２は図示の通り２つのクロツク端子付インバ
ータ回路４１，４２およびインバータ回路４３を介して
リセット信号線と接続されるＮＡＮＤ回路４４とから構
成された半ピットシフトレジスタである。

第５図ａと同一部分は同一番号を付している。

なお、原理的にはリセット信号線は分周回路すなわちＮ
段パイナリカウンタのうちの１個に対して接続するだけ
十分であるが、消費電力や分周パルスの精度上の点を考
慮するならば第Ｎ−１段以前のパイナリカウンタすべて
にリセット信号を供給することが望ましい。

第７図ａおよびｂは上記構成の機械表示式時計装置の計
数回路における時刻修正時の動作波形図である。

第７図ａは、前記駆動コイル２６への出力波形ＯＡが計
数パルスとして出力された後に、時刻修正のためのリセ
ット信号が供給された場合である。

リセット信号が第Ｎ−１段パイナリカウンタ３１、遅延
回路３２に供給されると、パイナリカウンタ３１の出力
信号Ｑｎ−ｉは゛０”、遅延回路３２の出力信号Ｍは゛
１″となり、ＮＯＲ回路３３で論理演算され、その出力
Ｘは”Ｏ”となるしたがって、終段バイナリカウンタ３
４の出力信号Ｑｎが゛１”に保持されるが、上記ＮＯＲ
回路３３の出力信号Ｘが゛０″であるからＮＡＮＤ回路
３６，３７の出力信号はいずれも゛１″となって駆動パ
ルスＱＡ，ＱＢはいずれも゛Ｏ″となり、計数パルスは
リセットされることになる。

しかして、一定の時刻に前記リセット信号線４０から供
給されていたリセット信号を停止してパイナリカウンタ
３１、遅延回路３２のリセットを解除すると、それぞれ
出力信号Ｑｎ−１、Ｍが出力され終段バイナリカウンタ
３４もまた計数動作を開始する。

このリセット解除直後は、第Ｎ−１段パイナリカウンタ
３１の出力信号Ｑｎ−１は”１”に変化し、このため遅
延回路３２の遅延出力Ｍも゛１″を保持するので、ＮＯ
Ｒ回路３３の論理演算出力はひきつづき゛０″となる。

したがってリセット解除直後終段バイナリカウンタ３４
の出力信号Ｑｎ，Ｑｎが変化するまでの一定の時間すな
わち、第Ｎ−１段パイナリカウンタ３１の一周期に相当
する単位時間（１秒間）は、駆動パルスＯＡ ，ＯＢの
いずれもが発生しない。

すなわち、リセット信号が供給されている間（第７図ａ
，ｂにおいて斜線部の期間）はＱｎが“１”となってい
て、リセット解除後単位時間はこのＱｎが反転せず、Ｑ
ｎが゛Ｏ”に反転した時にはＮＡＮＤ回路３７からイン
バータ回路３９を介して計数パルスＯＢが発生する。

第７図ｂに示す駆動コイル２６への計数パルスとして出
力波形ＯＢが出力した後にリセット信号が供給された場
合でも、同様である。

すなわちリセット期間中は出力信号Ｑｎが゛０″に保持
されているので、リセット解除後単位時間たってはじめ
て計数パルスＯＡが発生するのである。

上記構成でなる回路では、終段バイナリカウンタ３４の
入力信号を前段すなわち第Ｎ−１段パイナリカウンタ３
１の出力信号Ｑｎ−１にすることによりインバータ回路
３５を除いた変形も可能である。

また、遅延回路３２およびパイナリカウンタ３１からの
出力信号の取出方を変えることにより、前記ＮＯＲ回路
３３はＮＡＮＤ回路よりなる演算回路と置代えることも
できる。

ところで第５図ａの構成でなる計数回路では、計数パル
スが発生してパルスモー夕により時刻表示を変えるタイ
ミングでリセット信号が供給された場合、時刻表示の変
更の途中でリセットがかかつてしまう欠点がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的とするところは、時刻表示を変えるタイ
ミングでリセット信号が供給されても時刻表示の変更が
すんでからりセツトがかかり、しかも時刻修正するため
にリセットされた計数パルスを、計数回路のリセット解
除直後に単位時間内は時計装置の駆動パルスとして発生
しないように波形整形し、表示部あるいは変換部での機
械的配慮をせず簡単かつ確実に時刻修正が行なえる安価
な機械表示式時計装置の計数回路を提供することにある
。

以下図面を参照してこの発明の実施例について説明する
。

第８図はリセット信号を第Ｍ−Ｎ−１段のパイナリカウ
ンタ５０ｍ〜５０ｎ−１のすべてに供給して時刻修正を
するようにした計数回路の一例である。

リセット信号線４０はＡＮＤ回路５１を介してそれぞれ
上記パイナリカウンタ５０ｍ〜５０５０ｎ−１および遅
延回路３２に供給されるようになっており、ＡＮＤ回路
５１は前記インバーク回路３５の出力信号Ｙにより開閉
制御されている。

したがって、計数パルスが発生してバルスモータにより
時刻表示を変えるタイミングでリセット信号が供給され
ても、実際には時刻表示の変更（つまり秒針等の駆動）
がすんでからリセットがかかるようになる。

こうして機械表示式時計装置の時刻修正にともなう誤動
作はより確実に防止され、しかも時刻修正にともなう機
械的構成部分は何等変更を要しない。

したがって、集積回路化された計数回路をＣ２ＭＯＳ等
で極めて安価に提供できる。

もちろんＣＭＯＳ構成に限らずＰＭＯＳで構成すること
も可能である。

なお以上述べた実施例の他にも、計数回路は第９図に示
すようにリセット信号線４０を終段バイナリカウンタ３
４に供給し前記ＮＯＲ回路３３による演算回路をＮＡＮ
Ｄ回路６１におきかえてもよい。

この場合、リセット信号を供給するタイミングと無関係
にリセット解除後の単位時間ののちに発生する出力は１
駆動パルスＯＡのみに限定される。

もちろん駆動パルスＯＢのみに限定ｔることもできるが
、いずれの場合でもその駆動パルスＯＡ（あるいはＯＢ
）がパルスモー夕に対してリセット解除後に最初の有効
な計数パルスとなるように設定しておけば、確実にリセ
ット解除後の時刻修正、再刻時が行なわれる。

第９図では前記実施例と同一番号を用いているので詳し
い説明は省略する。

以上説明したようにこの発明によれば、時刻表示を変え
るタイミングでリセット信号が供給されても時刻表示の
変更がすんでからリセットがかかり、しかも機械表示式
時計装置に複雑な時刻修正手段を設けることなく簡単か
つ確実に時刻修正を行なえるようにできる機械表示式時
計装置の計数回路が提供できる。

【図面の簡単な説明】

第１図は機械表示式時計の構成を示すブ七ツク図、第２
図は分周回路を構成するパイナリカウン夕回路を示す論
理ブロック図、第３図ａは従来の計数回路の出力部を示
す回路ブロック図、第３図ｂは同計数回路の動作を示す
波形図、第４図は同計数回路の時刻修正時のタイミング
を示す波形図で、同図ａは時刻修正が成功した時のもの
、同図ｂは失敗した時のもの、第５図ａはこの発明の途
中過程で考えられた計数回路の回路ブロック図、第５図
ｂは同計数回路の動作を示す波形図、第６図は同計数回
路の具体的構成を示す論理ブロック図、第７図ａおよび
ｂは同計数回路にリセット信号が供給された時の動作を
示す波形図、第８図はこの発明の一実施例の回路構成図
、第９図はこの発明の他の実施例の回路構成図である。 ３１・・・・・・第Ｎ−１段パイナリカウンタ、３２・
・・遅延回路、３３・・・・・・ＮＯＲ回路、３４・・
・・・・第Ｎ段（終段）パイナリカウンタ、３５，３８
，３９・・・インバータ回路、３６，３７・・・・・・
ＮＡＮＤ回路、４０・・・・・・リセット信号線。

Claims (1)

【特許請求の範囲】
1. １ カスケード接続したＮ段のパイナリカウンタからな
   り標準周波数信号をてい倍して所定周波数の計数パルス
   をつくる分周回路と、第Ｎ−２段以前のパイナリカウン
   タの出力信号をクロックとして第Ｎ−１段パイナリカウ
   ンタの出力信号を遅延せしめる遅延回路と、この遅延回
   路の出力信号と第Ｎ−１段パイナリカウンタの補数出力
   信号とを人力して論理演算を行なう第１論理回路と、こ
   の第１論理回路の出力信号とリセット信号とを入力して
   第Ｎ−１段以前のパイナリカウンタおよび遅延回路をリ
   セットする第２論理回路と、上記第１論理回路の出力信
   号を入力として第Ｎ段（終段）バイナリカウンタの出力
   信号に同期して論理演算を行ない上記計数パルスを出力
   してこの出力をパルスモータの駆動コイルに供給する第
   ３論理回路とを具備したことを特徴とする機械表示式時
   計装置の計数回路。