JP4248535B2

JP4248535B2 - 電源検出回路

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Inventors: 英明鈴木
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Description

本発明は、電源検出回路に関し、特に、非接触ＩＣカードやＲＦＩＤタグ等に設けられる電源検出回路に関する。

近年、非接触ＩＣカードやＲＦＩＤ（Radio Frequency IDentification）タグ等が幅広く利用されて来ているが、このような非接触ＩＣカードやＲＦＩＤタグ等の電源において、電源検出回路の電源立ち上がり速度を幅広くカバーし、確実にＰＯＲ（Power On Reset：パワーオンリセット）信号を生成することが要望されている。

なお、電源検出回路は、非接触ＩＣカードやＲＦＩＤタグといったアンテナ側からの非接触電力伝送技術を利用するものだけでなく、パワーオンリセット信号（電源検出信号）により電源の制御を行う様々な電子機器に幅広く適用されている。

非接触ＩＣカードやＲＦＩＤタグ等は、電波により電力の供給を受け、内部で整流して電源をつくり出している。ここで、非接触ＩＣカードやＲＦＩＤタグ等とリーダライターとの位置関係は移動することもあり、また、周辺の環境によっても電波の状態は様々に変化するため、電源（電源電圧）の立ち上がり速度が状況に応じて変化し、一様ではない。

一方、システムは電源導入後に何らかの初期化が必要であり、初期化が不完全であったり初期化自体が行なわれないと、そのシステムは誤動作を起こしたり、機能不全に陥る可能性が大きくなる。

そこで、これら非接触ＩＣカードやＲＦＩＤタグ等には、電源導入後にシステムを初期化するＰＯＲ信号を生成する電源検出回路（パワーオンリセット回路）が重要となって来ている。なお、本発明は、非接触ＩＣカードやＲＦＩＤタグ等の電源検出回路として適用するだけでなく、様々な電子機器における電源検出回路として幅広く適用することが可能である。

図１は従来の電源検出回路の一例を示す回路図である。図１において、参照符号ＱＰ１〜ＱＰ８はｐチャネル型ＭＯＳトランジスタ（第１導電型トランジスタ：ｐＭＯＳトランジスタ）、ＱＮ１〜ＱＮ５はｎチャネル型ＭＯＳトランジスタ（第２導電型トランジスタ：ｎＭＯＳトランジスタ）、Ｒ１〜Ｒ３は抵抗、そして、Ｃ１はキャパシタを示している。ここで、ｐＭＯＳトランジスタＱＰ２〜ＱＰ６はロングチャネルとして構成されている。

図１に示されるように、従来の電源検出回路は、分圧ブロック１、第１の比較ブロック２、充放電ブロック３、キャパシタＣ１、および、第２の比較ブロック４を備える。分圧ブロック１は、ｐＭＯＳトランジスタＱＰ１および抵抗Ｒ１〜Ｒ３で構成され、第１の比較ブロック２は、２つのインバータＱＰ２，ＱＰ３，ＱＮ１およびＱＰ４，ＱＰ５，ＱＮ２で構成される。そして、例えば、電源が投入された後、徐々に上昇する電源電圧ＶＤＰは、分圧ブロック１において抵抗分割され、その分圧された異なる２つの電源電位が各インバータの入力（ノードＮ１およびＮ２）に供給されて当該各インバータのしきい値電圧と比較され、各インバータの出力（ノードＮ３およびＮ４）から放電制御信号（第１の出力信号）ＰＯＲＯＦＦおよび充電制御信号（第２の出力信号）ＰＯＲＯＮが出力される。

充放電ブロック３は、ソース（第１の端子）が高電位電源線（第１電位の電源線：ＶＤＰ）に接続され、ドレイン（第２の端子）がノードＮ６（一方の端子が低電位電源線（第２電位の電源線：ＶＳＳ）に接続されたキャパシタＣ１の他方の端子）に接続され、信号ＰＯＲＯＮがゲート（制御端子）に供給されてキャパシタＣ１の充電を制御する充電用ｐＭＯＳトランジスタＱＰ６、および、ソースが低電位電源線（ＶＳＳ）に接続され、ドレインがノードＮ６に接続され、信号ＰＯＲＯＦＦがゲートに供給されてキャパシタＣ１の放電を制御する放電用ｎＭＯＳトランジスタＱＮ３を備える。第２の比較ブロック４は、キャパシタＣ１のノードＮ６の電圧を入力とし、所定のしきい値電圧と比較するインバータＱＰ７，ＱＮ４、および、該インバータＱＰ７，ＱＮ４の出力をバッファリングするインバータＱＰ８，ＱＮ５の２つのインバータを備える。

ここで、上述したように、第１の比較ブロック２における各インバータのｐＭＯＳトランジスタＱＰ２〜ＱＰ５はロングチャネルとされており、電源ＶＤＰのレベルまでフルスイングしない入力電圧（ノードＮ１およびＮ２の電圧）によってインバータがカットオフせずに流れ続ける電流を抑えるようになっている。なお、各インバータのｐＭＯＳトランジスタとしてそれぞれ直列接続された２つのトランジスタＱＰ２，ＱＰ３およびＱｐ４，ＱＰ５が設けられているが、これは、１つのトランジスタで構成するとトランジスタのチャネル長（Ｌ）が長くなり過ぎて製造し難いためであり、論理的には１つのトランジスタでよい。さらに、実際の回路において、ｐＭＯＳトランジスタとしてそれぞれ直列接続された２つのトランジスタＱＰ２，ＱＰ３およびＱｐ４，ＱＰ５は、それぞれ１つのｐＭＯＳトランジスタ、或いは、３つ以上のｐＭＯＳトランジスタで構成してもよいのはもちろんである。

また、信号ＰＯＲＯＮで制御されるｐＭＯＳトランジスタＱＰ６もロングチャネルとされているが、これは、ｐＭＯＳトランジスタＱＰ６がキャパシタＣ１に対する抵抗として機能してトランジスタＱＰ６およびキャパシタＣ１により遅延回路が構成され、その遅延回路の時定数を大きく設定するためである。

すなわち、電源が投入されると、電源ＶＤＰの電位は上昇するが、ロングチャネルｐＭＯＳトランジスタＱＰ６が繋がっているノードＮ５は電流がほとんど流れないので、信号ＰＯＲＯＦＦおよびＰＯＲＯＮ（ノードＮ３およびＮ４の電位）はほとんどＶＳＳレベルのままとなり、その結果、信号ＰＯＲＯＮで制御されるｐＭＯＳトランジスタＱＰ６からキャパシタＣ１へ充電が始まる。

さらに、時間の経過に従って、信号ＰＯＲＯＦＦおよびＰＯＲＯＮもロングチャネルｐＭＯＳトランジスタＱＰ２，ＱＰ３およびＱｐ４，ＱＰ５からの充電で上昇するが、第１の比較ブロック２の各インバータを制御しているノードＮ１およびＮ２の電位が各々のインバータのしきい値に達する結果、ノードＮ３およびＮ４（信号ＰＯＲＯＦＦおよびＰＯＲＯＮ）ＶＳＳレベルになる。

その後、キャパシタＣ１のノードＮ６の電位が次段の第２の比較ブロック４のインバータＱＰ７，ＱＮ４のしきい値に達すると、そのインバータの出力が高レベル“Ｈ”から低レベル“Ｌ”へ遷移し、さらに、インバータＱＰ８，ＱＮ５を介して低レベル“Ｌ”から高レベル“Ｈ”へ遷移するパワーオンリセット信号ＡＰＯＲが生成される。

次に、電源ＶＤＰが立ち下がると、ノードＮ１およびＮ２の電位差によって信号ＰＯＲＯＮ（ノードＮ４）が低レベル“Ｌ”から高レベル“Ｈ”へ遷移し、その後、信号ＰＯＲＯＦＦ（ノードＮ３）が低レベル“Ｌ”から高レベル“Ｈ”へ遷移してキャパシタＣ１の電荷を放電する。そして、キャパシタＣ１のノードＮ６の電位が次段のインバータＱＰ７，ＱＮ４のしきい値よりも低くなると、高レベル“Ｈ”から低レベル“Ｌ”へ遷移する信号ＡＰＯＲが生成される。ここで、ノードＮ１およびＮ２の電位差は、図１の電源検出回路のヒステリシス特性を制御している。

ところで、従来、ＭＯＳ型半導体集積回路におけるパワーオンリセット回路（電源検出回路）として、複数のＭＯＳトランジスタおよび抵抗により電源電圧を分圧した信号と、２つの抵抗により電源電圧を分圧した信号との差電位によりリセット信号を出力するものが提案されている（例えば、特許文献１参照）。

また、従来、アナログ・ロジック混在ＩＣにおいて、外付け端子や容量等の外付け部品を用いることなく、ロジック回路を電源投入時初期状態でリセットを行うリセット回路も提案されている（例えば、特許文献２参照）。

さらに、従来、抵抗およびコンデンサで構成された充電回路と、該充電回路のコンデンサの充電電圧が所定値を超えるまでの間、リセット信号を発生するＣ−ＭＯＳインバータと、充電回路へ印加する電源電圧を制御するスイッチと、該スイッチを動作させる電圧を設定する動作電圧設定回路と、電源の遮断後に充電回路の放電を行う放電回路と、充電完了後にスイッチをオン状態に維持するクランプ回路とを備え、電源投入後の立ち上がりの緩急に関係なく安定した動作を行うと共に、低消費電力化を可能にするパワーオンリセット回路も提案されている（例えば、特許文献３参照）。

また、従来、電圧検知手段および遮断手段を備え、遮断手段がオン状態のときに電源電圧の投入を検知する電源電圧検知回路と、検知電圧に基づき導通する導通手段，該導通手段を介して時定数に基づく充電を行うコンデンサ，および，放電手段を有するコンデンサ充電時定数回路と、出力回路と、を設け、第２のノードの電圧を帰還電圧として遮断手段に与えることで、電源投入時における電源電圧の立ち上がり速度に係わらず確実にワンショットパルスを形成できるパワーオンリセット回路を簡単な構成で実現するものも提案されている（例えば、特許文献４参照）。

特開平０３−１４１４１５号公報特開平０２−２５４８１１号公報特開平０９−２７０６８６号公報特開平１１−０６８５３９号公報

上述したように、図１に示す従来の電源検出回路では、電源がオンした後、電源の立ち上がりによっては電源電圧を分圧した電位のノードＮ１およびＮ２の信号を受ける第１の比較ブロック２のインバータＱＰ２，ＱＰ３，ＱＮ１およびＱＰ４，ＱＰ５，ＱＮ２が期待される状態（出力が低レベル“Ｌ”）に遷移するまでに時間がかかるため、第１の比較ブロック２のインバータの出力信号ＰＯＲＯＦＦを受ける充放電ブロック３のｎＭＯＳトランジスタＱＮ３がオンすると共に、第１の比較ブロック２のインバータの出力信号ＰＯＲＯＮを受ける充放電ブロック３のｐＭＯＳトランジスタＱＰ６がオフすることがあった。このように、ｐＭＯＳトランジスタＱＰ６がオフするとキャパシタＣ１が充電されなくなり、さらに、ｎＭＯＳトランジスタＱＮ３がオンするとキャパシタＣ１に充電された電荷が放電され、パワーオンリセット信号（ＡＰＯＲ）が生成されないことも考えられる。

すなわち、例えば、非常に遅い電源の立ち上がり等では、十分に対応できずにパワーオンリセット信号を生成できない場合もあった。

ところで、電源検出回路から生成される信号ＡＰＯＲは、例えば、システム全体のパワーオンリセット信号（ＰＯＲ信号）であるため、このＡＰＯＲ信号が生成されないと、システムが起動不良を起こすことになる。

図１に示す従来の電源検出回路において問題になるのは、ノードＮ３およびＮ４（信号ＰＯＲＯＦＦおよびＰＯＲＯＮ）の電位が浮き上がることで、例えば、それらのノードＮ３およびＮ４に容量負荷を追加して充電時間を引き延ばし、上記の浮き上がりを抑制することが考えられる。

しかしながら、そのためには、ノードＮ３およびＮ４にそれぞれに負荷容量を組み込まないと機能しないこと、並びに、ノードＮ３（信号ＰＯＲＯＦＦ）に関しては、電源の立ち下がりに対応させるために素早い応答が必要であり、負荷容量を設けることはレスポンスの悪化を招くために好ましいものとは言えなかった。

本発明は、上述した従来の電源検出回路が有する課題に鑑み、確実にパワーオンリセット信号を生成することのできる電源検出回路の提供を目的とする。さらに、本発明は、貫通電流による無駄な電力消費を抑制することのできる電源検出回路の提供も目的とする。

本発明の第１の形態によれば、電源電圧の信号を第１のしきい値と比較する第１の比較ブロックと、該第１の比較ブロックの出力信号により第１のキャパシタの充電を制御する充電制御ブロックと、前記第１のキャパシタの電荷を第２のしきい値と比較して電源検出信号を生成する第２の比較ブロックと、を備える電源検出回路であって、前記充電制御ブロックは、第１の端子が第１電位の電源線に接続され、第２の端子が，一方の端子が第２電位の電源線に接続された前記第１のキャパシタの他方の端子に接続され、且つ、制御端子に前記第１の比較ブロックからの第１の出力信号が供給されて該第１のキャパシタの充電を制御する充電用第１導電型ＭＯＳトランジスタと、第１の端子が第２電位の電源線に接続され、第２の端子が前記第１のキャパシタの他方の端子に接続され、且つ、制御端子に前記第１の比較ブロックからの第２の出力信号が供給されて該第１のキャパシタの放電を制御する放電用第２導電型ＭＯＳトランジスタと、を備え、前記充電用第１導電型ＭＯＳトランジスタの制御端子と前記第１のキャパシタの他方の端子との間に第２のキャパシタを設けたことを特徴とする電源検出回路が提供される。

本発明の第２の形態によれば、電源電圧の信号を第１のしきい値と比較する第１の比較ブロックと、第１の端子が第１電位の電源線に接続され、第２の端子が，一方の端子が第２電位の電源線に接続された第１のキャパシタの他方の端子に接続され、且つ、制御端子に前記第１の比較ブロックからの第１の出力信号が供給されて該第１のキャパシタの充電を制御する充電用第１導電型ＭＯＳトランジスタ、並びに、第１の端子が第２電位の電源線に接続され、第２の端子が前記前記第１のキャパシタの他方の端子に接続され、且つ、制御端子に前記第１の比較ブロックからの第２の出力信号が供給されて該第１のキャパシタの放電を制御する放電用第２導電型ＭＯＳトランジスタを備え、前記第１の比較ブロックの出力信号により該第１のキャパシタの充電を制御する充電制御ブロックと、前記第１のキャパシタの電荷を第２のしきい値と比較して電源検出信号を生成する第２の比較ブロックと、第１の端子が第２電位の電源線に接続され、第２の端子が前記充電用第１導電型ＭＯＳトランジスタの制御端子に接続され、制御端子が前記第１のキャパシタの他方の端子に接続された第１の調整用第２導電型ＭＯＳトランジスタと、第１の端子が第２電位の電源線に接続され、第２の端子が前記放電用第２導電型ＭＯＳトランジスタの制御端子に接続され、制御端子が前記第１のキャパシタの他方の端子に接続された第２の調整用第２導電型ＭＯＳトランジスタと、を備えることを特徴とする電源検出回路が提供される。

本発明によれば、確実にパワーオンリセット信号を生成することのできる電源検出回路を提供することができる。また、本発明によれば、貫通電流による無駄な電力消費を抑制することのできる電源検出回路を提供することもできる。

本発明に係る電源検出回路は、例えば、電源投入時のノードＮ４（充電制御信号ＰＯＲＯＮ）の浮き上がりに関しては、ノードＮ４０（ノードＮ４）とノードＮ６０（ノードＮ６）との間に負荷容量（キャパシタＣ２）を設けることで浮き上がりを抑制する。

さらに、ノードＮ６０の電位をフィードバックした第１の調整用ｎＭＯＳトランジスタＱＮ６をノードＮ４０と低電位電源線ＶＳＳとの間に設けることで信号ＰＯＲＯＮの浮き上がりを積極的に抑える。同様に、ノードＮ６０の電位をフィードバックした第２の調整用ｎＭＯＳトランジスタＱＮ７をノードＮ３０と低電位電源線ＶＳＳとの間に設けることで放電制御信号ＰＯＲＯＦＦの浮き上がりを積極的に抑える。

これにより、電源検出レベルの変動、検出感度の悪化、および、付加回路による電力消費の無視できない増加等を生じることなく、例えば、電源投入時の幅広い立ち上がり速度に電源検出回路を対応させることができる。さらに、ｎＭＯＳトランジスタＱＮ６およびＱＮ７により充電用ｐＭＯＳトランジスタＱＰ６の駆動能力を調整することでインバータのしきい値近傍で入力レベルがゆっくりと変化することがなくなり（すなわち、インバータＱＰ７，ＱＮ４のしきい値近傍ではノードＮ６のレベルが急峻に立ち上がり）、貫通電流による無駄な電力消費を抑制することもできる。

以下、本発明に係る電源検出回路の実施例を、添付図面を参照して詳述する。

図２は本発明に係る電源検出回路の一実施例を示す回路図である。
図２と前述した図１との比較から明らかなように、本実施例の電源検出回路は、図１に示す従来の電源検出回路に対して、第２のキャパシタＣ２、並びに、第１および第２の調整用ｎＭＯＳトランジスタＱＮ６およびＱＮ７を追加したものに相当する。

すなわち、図２に示されるように、第２のキャパシタＣ２は、信号ＰＯＲＯＮが伝えられるノードＮ４０（Ｎ４）と、第１のキャパシタＣ１の電位が与えられるノードＮ６０（Ｎ６）との間に接続されている。さらに、ｎＭＯＳトランジスタＱＮ６およびＱＮ７のソース（第１の端子）は低電位電源線ＶＳＳに接続され、ｎＭＯＳトランジスタＱＮ６のドレイン（第２の端子）はノードＮ４０に接続され、ｎＭＯＳトランジスタＱＮ７のドレインは信号ＰＯＲＯＦＦが伝えられるノードＮ３０（Ｎ３）に接続され、そして、ｎＭＯＳトランジスタＱＮ６およびＱＮ７のゲート（制御端子）はノードＮ６０（Ｎ６）に接続されている。

本実施例においては、キャパシタＣ２によりノードＮ４０（Ｎ４：信号ＰＯＲＯＮ）の負荷容量が増え、そのノードＮ４０の浮き上がりを抑えることができる。ここで、第２のキャパシタＣ２は、片方の電極がノードＮ６０（Ｎ６）に接続されているため、第１のキャパシタＣ１が充電されるにつれてキャパシタ電極間の電位差がなくなり、キャパシタとして機能しなくなる。その結果、第２のキャパシタＣ２に充電されて来た電荷は、第１のキャパシタＣ１へ移動して再利用されることになる。

さらに、ノードＮ６０（Ｎ６）の電位がゲートにフィードバックされたｎＭＯＳトランジスタＱＮ６をノードＮ４０（信号ＰＯＲＯＮ）と低電位電源線ＶＳＳとの間に設けることによって、第２のキャパシタＣ２による浮き上がり抑制の効果が効き難くなる辺りで強制的に当該ノードＮ４０の電位を低電位電源レベル（ＶＳＳ）にクランプする。これにより、ノードＮ４０（信号ＰＯＲＯＮ）で制御される充電用ｐＭＯＳトランジスタＱＰ６の駆動能力を短時間に最大まで引き上げることができ、その結果、第１のキャパシタＣ１のノードＮ６の電位を次段のインバータ（ＱＰ７，ＱＮ４）のしきい値近傍で停滞することなく急峻に立ち上げ、このインバータの貫通電流による電力消費を抑えることができるようになっている。

同様に、ノードＮ６０の電位がゲートにフィードバックされたｎＭＯＳトランジスタＱＮ７をノードＮ３０（信号ＰＯＲＯＦＦ）と低電位電源線ＶＳＳとの間に設けることによって当該ノードＮ３０の電位を低電位電源レベル（ＶＳＳ）にクランプする。すなわち、ノードＮ３０に関しては、浮き上がりを抑えるキャパシタが設けられていないため、電源の立ち上がりによってはノード３０の電位が上昇する場合も考えられ、この浮き上がりを抑えないと放電用ｎＭＯＳトランジスタＱＮ３がオンして第１のキャパシタＣ１が充電されなくなるが、上記ｎＭＯＳトランジスタＱＮ７を設けることによりこのような問題を解消することができる。

なお、以上において、本発明に係る電源検出回路は、上述した第２のキャパシタＣ２だけを設けて調整用ｎＭＯＳトランジスタＱＮ６およびＱＮ７を設けない場合、並びに、第２のキャパシタＣ２を設けずに調整用ｎＭＯＳトランジスタＱＮ６およびＱＮ７だけを設けた場合にもそれぞれの効果を発揮することになるのはもちろんである。

図３は図２に示す電源検出回路の動作を説明するための図である。なお、図３は、単なる一例を示すものであり、縦軸の電圧および横軸の時間のスケールも単なる例を示すに過ぎない。

図３に示されるように、例えば、１００μｓ前後までノードＮ３０（Ｎ３：放電制御信号ＰＯＲＯＦＦ）およびノードＮ４０（Ｎ４：充電制御信号ＰＯＲＯＮ）の電位が少しずつ浮いてきているのが判る。これは、図２に示す電源検出回路において、分圧ブロック１の電源電圧を分圧した電位のノードＮ１およびＮ２の信号が第１の比較ブロック２の各インバータＱＰ２，ＱＰ３，ＱＮ１およびＱＰ４，ＱＰ５，ＱＮ２のしきい値に達していないため、ｐＭＯＳトランジスタＱＰ２，ＱＰ３；ＱＰ４，ＱＰ５側から電荷が供給されているからである。また、図３において、ノードＮ３０（信号ＰＯＲＯＦＦ）の方が早く低電位電源レベル（ＶＳＳ）に落ちるのは、放電制御信号ＰＯＲＯＦＦを出力しているノードＮ３が充電制御信号ＰＯＲＯＮを出力しているノードＮ４よりも電位的に高いノードとなっているからである。

なお、図３の時間スケールでは、ノードＮ３０（信号ＰＯＲＯＦＦ）に関してはｎＭＯＳトランジスタＱＮ７の効果は見えていない。

第１のキャパシタＣ１のノードＮ６（Ｎ６０）の電位が０．５Ｖを超えた辺りでノードＮ４０に設けられているｎＭＯＳトランジスタＱＮ６がオンして強制的に当該ノードＮ４０の電荷を引く抜き、その結果、ノードＮ４０の電位は急速に低電位電源レベル（ＶＳＳ）に落ちる。

ノードＮ４０の立ち下がりがノードＮ３０に比べて早いのは、このｎＭＯＳトランジスタＱＮ６が機能したからであり、ｎＭＯＳトランジスタＱＮ６が機能しないとノードＮ４０（信号ＰＯＲＯＮ）は、図３中の破線ＰＬ１で示されるように、緩やかに低電位電源レベル（ＶＳＳ）に向かい、その充電制御信号ＰＯＲＯＮを受けた第１のキャパシタＣ１の電位も、図３中の破線ＰＬ１で示されるように、緩やかに上昇することになる。すなわち、ｎＭＯＳトランジスタＱＮ６を設けない場合には、パワーオンリセット信号ＡＰＯＲと第１のキャパシタＣ１のノードＮ６が交わる時間が長くなり、当該ノードＮ６の電位を受けるインバータＱＰ７，ＱＮ４の貫通電流が長時間流れることになって、消費電力が大きくなる。

このように、本発明の電源検出回路によれば、第２のキャパシタＣ２を設けることによって、電源検出レベルの変動、検出感度の悪化、付加回路による電力消費の無視できない増加等のデメリットを生じることなく、電源投入時の幅広い立ち上がり速度に電源検出回路を対応させることができる。さらに、ｎＭＯＳトランジスタＱＮ６およびＱＮ７を設けることによりｐＭＯＳトランジスタＱＰ６の駆動能力を調整することでインバータのしきい値近傍で入力レベルがゆっくりと変化することがなくなり、貫通電流による無駄な電力消費を抑制することもできる。

本発明は、非接触ＩＣカードやＲＦＩＤタグ等の電源検出回路として適用することができるが、これらに限定されず様々な電子機器の電源検出回路として幅広く適用することが可能である。

従来の電源検出回路の一例を示す回路図である。本発明に係る電源検出回路の一実施例を示す回路図である。図２に示す電源検出回路の動作を説明するための図である。

符号の説明

１分圧ブロック
２第１の比較ブロック
３充放電ブロック
４第２の比較ブロック
ＡＰＯＲパワーオンリセット信号
Ｃ１第１のキャパシタ
Ｃ２第２のキャパシタ
ＰＯＲＯＦＦ放電制御信号
ＰＯＲＯＮ充電制御信号
ＱＮ１〜ＱＮ７ｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）
ＱＰ１〜ＱＰ８ｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）
Ｒ１〜Ｒ３抵抗
ＶＤＰ高電位電源線
ＶＳＳ低電位電源線

Claims

電源電圧の信号を第１のしきい値と比較する第１の比較ブロックと、
該第１の比較ブロックの出力信号により第１のキャパシタの充電を制御する充電制御ブロックと、
前記第１のキャパシタの電荷を第２のしきい値と比較して電源検出信号を生成する第２の比較ブロックと、を備える電源検出回路であって、
前記充電制御ブロックは、
第１の端子が第１電位の電源線に接続され、第２の端子が，一方の端子が第２電位の電源線に接続された前記第１のキャパシタの他方の端子に接続され、且つ、制御端子に前記第１の比較ブロックからの第１の出力信号が供給されて該第１のキャパシタの充電を制御する充電用第１導電型ＭＯＳトランジスタと、
第１の端子が第２電位の電源線に接続され、第２の端子が前記第１のキャパシタの他方の端子に接続され、且つ、制御端子に前記第１の比較ブロックからの第２の出力信号が供給されて該第１のキャパシタの放電を制御する放電用第２導電型ＭＯＳトランジスタと、を備え、
前記充電用第１導電型ＭＯＳトランジスタの制御端子と前記第１のキャパシタの他方の端子との間に第２のキャパシタを設けたことを特徴とする電源検出回路。
請求項１に記載の電源検出回路において、さらに、
前記電源電圧を抵抗分割して第１および第２の電位の信号を出力する分圧ブロックを備えることを特徴とする電源検出回路。
請求項２に記載の電源検出回路において、
前記第１の比較ブロックは、前記第１の電源電位をしきい値電圧と比較して充電制御信号を出力する第１のインバータと、前記第２の電源電位をしきい値電圧と比較して放電制御信号を出力する第２のインバータとを備えることを特徴とする電源検出回路。
請求項１に記載の電源検出回路において、さらに、
第１の端子が第２電位の電源線に接続され、第２の端子が前記充電用第１導電型ＭＯＳトランジスタの制御端子に接続され、制御端子が前記第１のキャパシタの他方の端子に接続された第１の調整用第２導電型ＭＯＳトランジスタを備えることを特徴とする電源検出回路。
請求項１に記載の電源検出回路において、さらに、
第１の端子が第２電位の電源線に接続され、第２の端子が前記放電用第２導電型ＭＯＳトランジスタの制御端子に接続され、制御端子が前記第１のキャパシタの他方の端子に接続された第２の調整用第２導電型ＭＯＳトランジスタを備えることを特徴とする電源検出回路。
電源電圧の信号を第１のしきい値と比較する第１の比較ブロックと、
第１の端子が第１電位の電源線に接続され、第２の端子が，一方の端子が第２電位の電源線に接続された第１のキャパシタの他方の端子に接続され、且つ、制御端子に前記第１の比較ブロックからの第１の出力信号が供給されて該第１のキャパシタの充電を制御する充電用第１導電型ＭＯＳトランジスタ、並びに、第１の端子が第２電位の電源線に接続され、第２の端子が前記前記第１のキャパシタの他方の端子に接続され、且つ、制御端子に前記第１の比較ブロックからの第２の出力信号が供給されて該第１のキャパシタの放電を制御する放電用第２導電型ＭＯＳトランジスタを備え、前記第１の比較ブロックの出力信号により該第１のキャパシタの充電を制御する充電制御ブロックと、
前記第１のキャパシタの電荷を第２のしきい値と比較して電源検出信号を生成する第２の比較ブロックと、
第１の端子が第２電位の電源線に接続され、第２の端子が前記充電用第１導電型ＭＯＳトランジスタの制御端子に接続され、制御端子が前記第１のキャパシタの他方の端子に接続された第１の調整用第２導電型ＭＯＳトランジスタと、
第１の端子が第２電位の電源線に接続され、第２の端子が前記放電用第２導電型ＭＯＳトランジスタの制御端子に接続され、制御端子が前記第１のキャパシタの他方の端子に接続された第２の調整用第２導電型ＭＯＳトランジスタと、を備えることを特徴とする電源検出回路。