KR100780305B1

KR100780305B1 - 전원 검출 회로

Info

Publication number: KR100780305B1
Application number: KR1020060023835A
Authority: KR
Inventors: 히데아키 스즈키
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2005-07-28
Filing date: 2006-03-15
Publication date: 2007-11-28
Also published as: CN1905369A; JP2007036804A; KR20070014940A; US7439781B2; CN100561867C; JP4248535B2; US20070024333A1

Abstract

종래의 전원 검출 회로는, 전원 상승 상태에 의해서는 파워 온 리셋 신호를 확실하게 생성하는 것이 어려운 경우가 있었다.

본 발명은, 전원 전압의 신호를 제1 임계치와 비교하는 제1 비교 블록(1)과, 상기 제1 비교 블록의 출력 신호에 의해 제1 커패시터(C1)의 충전을 제어하는 충전 제어 블록(3)과, 상기 제1 커패시터의 전하를 제2 임계치와 비교하여 전원 검출 신호를 생성하는 제2 비교 블록(4)을 구비하는 전원 검출 회로로서, 상기 충전 제어 블록과 상기 제1 커패시터 사이에 제2 커패시터(C2)를 설치하도록 구성한다.

Description

전원 검출 회로{POWER DETECTION CIRCUIT FOR NON-CONTACT IC CARD OR RFID TAG}

도 1은 종래의 전원 검출 회로의 일례를 도시한 회로도.

도 2는 본 발명에 따른 전원 검출 회로의 일실시예를 도시한 회로도.

도 3은 도 2에 도시한 전원 검출 회로의 동작을 설명하기 위한 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : 분압 블록

2 : 제1 비교 블록

3 : 충전 제어 블록

4 : 제2 비교 블록

APOR : 파워 온 리셋 신호

C1 : 제1 커패시터

C2 : 제2 커패시터

POROFF : 방전 제어 신호

PORON : 충전 제어 신호

QN1∼QN7 : n 채널형 MOS 트랜지스터(nMOS 트랜지스터)

QP1∼QP8 : p 채널형 MOS 트랜지스터(pMOS 트랜지스터)

R1∼R3 : 저항

VDP : 고전위 전원선

VSS : 저전위 전원선

본 발명은 전원 검출 회로에 관한 것으로, 특히, 비접촉 IC 카드나 RFID 태그 등에 설치되는 전원 검출 회로에 관한 것이다.

최근, 비접촉 IC 카드나 RFID(Radio Frequency IDentification) 태그 등이 폭 넓게 이용되고 있지만, 이러한 비접촉 IC 카드나 RFID 태그 등의 전원에 있어서, 전원 검출 회로의 전원 상승 속도를 폭 넓게 커버하고, 확실하게 P0R(Power 0n Reset : 파워 온 리셋) 신호를 생성하는 것이 요망되고 있다.

또한, 전원 검출 회로는 비접촉 IC 카드나 RFID 태그라는 안테나측으로부터의 비접촉 전력 전송 기술을 이용하는 것뿐만 아니라, 파워 온 리셋 신호(전원 검출 신호)에 의해 전원의 제어를 행하는 여러 가지 전자 기기에 폭 넓게 적용되고 있다.

비접촉 IC 카드나 RFID 태그 등은 전파에 의해 전력의 공급을 받아, 내부에서 정류하여 전원을 만들어 내고 있다. 여기서, 비접촉 IC 카드나 RFID 태그 등과 리더 라이터의 위치 관계는 이동하는 경우도 있으며, 또한, 주변의 환경에 의해서도 전파의 상태는 여러 가지로 변화하기 때문에, 전원(전원 전압)의 상승 속도가 상황에 따라 변화하여, 균일하지 않다.

한편, 시스템은 전원 도입 후에 어떠한 초기화가 필요한데, 초기화가 불완전하거나 초기화 자체가 행해지지 않으면, 그 시스템은 오동작을 일으키거나 기능이 불완전해질 가능성이 커진다.

여기서, 이들 비접촉 IC 카드나 RFID 태그 등에는, 전원 도입 후에 시스템을 초기화하는 POR 신호를 생성하는 전원 검출 회로(파워 온 리셋 회로)가 중요해지고 있다. 또한, 본 발명은 비접촉 IC 카드나 RFID 태그 등의 전원 검출 회로로서 적용할 뿐만 아니라, 여러 가지 전자 기기에 있어서의 전원 검출 회로로서 폭 넓게 적용할 수 있다.

도 1은 종래의 전원 검출 회로의 일례를 도시하는 회로도이다. 도 1에 있어서, 참조 부호 QP1∼QP8은 p 채널형 MOS 트랜지스터(제1 도전형 트랜지스터 : pMOS 트랜지스터), QN1∼QN5는 n 채널형 MOS 트랜지스터(제2 도전형 트랜지스터 : nMOS 트랜지스터), R1∼R3은 저항, 그리고, C1은 커패시터를 나타내고 있다. 여기서, pMOS 트랜지스터 QP2∼QP6은 롱채널로서 구성되어 있다.

도 1에 도시한 바와 같이, 종래의 전원 검출 회로는 분압 블록(1), 제1 비교 블록(2), 충전 제어 블록(3), 커패시터(C1) 및 제2 비교 블록(4)을 구비한다. 분압 블록(1)은 pMOS 트랜지스터(QP1) 및 저항(R1∼R3)으로 구성되고, 제1 비교 블록(2)은 2개의 인버터(QP2, QP3, QN1 및 QP4, QP5, QN2)로 구성된다. 그리고, 예컨대, 전원이 투입된 후, 서서히 상승하는 전원 전압(VDP)은 분압 블록(1)에 있어서 저항 분할되고, 그 분압된 다른 2개의 전위가 각 인버터의 입력(노드 N1 및 N2)에 공급되어 상기 각 인버터의 임계치 전압과 비교되고, 각 인버터의 출력(노드 N3 및 N4)으로부터 방전 제어 신호(제1 출력 신호) POROFF 및 충전 제어 신호(제2 출력 신호) PORON이 출력된다.

충전 제어 블록(3)은 소스(제1 단자)가 고전위 전원선(제1 전위의 전원선 : VDP)에 접속되고, 드레인(제2 단자)이 노드 N6[한쪽 단자가 저전위 전원선(제2 전위의 전원선 : VSS)에 접속된 커패시터(C1)의 다른 한쪽 단자]에 접속되며, 신호 PORON이 게이트(제어 단자)에 공급되어 커패시터(C1)의 충전을 제어하는 충전용 pMOS 트랜지스터(QP6)와, 소스가 저전위 전원선(VSS)에 접속되고, 드레인이 노드 N6에 접속되며, 신호 POROFF가 게이트에 공급되어 커패시터(C1)의 방전을 제어하는 방전용 nMOS 트랜지스터(QN3)를 구비한다. 제2 비교 블록(4)은 커패시터(C1)의 노드 N6의 전압을 입력으로 하여, 소정의 임계치 전압과 비교하는 인버터(QP7, QN4)와, 이 인버터(QP7, QN4)의 출력을 버퍼링하는 인버터(QP8, QN5)의 2개의 인버터를 구비한다.

여기서, 전술한 바와 같이, 제1 비교 블록(2)에 있어서의 각 인버터의 pMOS 트랜지스터(QP2∼QP5)는 롱채널로 되어 있으며, 전원(VDP)의 레벨까지 풀스윙하지 않는 입력 전압(노드 N1 및 N2의 전압)에 의해 인버터가 컷 오프하지 않고 계속해서 흐르는 전류를 억제하도록 되어 있다. 또한, 각 인버터의 pM0S 트랜지스터로서 각각 직렬 접속된 2개의 트랜지스터(QP2, QP3 및 QP4, QP5)가 설치되어 있는데, 이것은 1개의 트랜지스터로 구성하면 트랜지스터의 채널 길이(L)가 지나치게 길어져 제조하기 어렵기 때문이며, 논리적으로는 1개의 트랜지스터이면 좋다. 또한, 실제 의 회로에 있어서, pM0S 트랜지스터로서 각각 직렬 접속된 2개의 트랜지스터(QP2, QP3 및 QP4, QP5)는 각각 1개의 pMOS 트랜지스터 혹은 3개 이상의 pMOS 트랜지스터로 구성하여도 물론 좋다.

또, 신호 PORON에 의해 제어되는 pMOS 트랜지스터(QP6)도 롱채널로 되어 있는데, 이것은 pMOS 트랜지스터(QP6)가 커패시터(C1)에 대한 저항으로서 기능하여 트랜지스터(QP6) 및 커패시터(C1)에 의해 지연 회로가 구성되며, 그 지연 회로의 시정수를 크게 설정하기 위함이다.

즉, 전원이 투입되면, 전원(VDP)의 전위는 상승하지만, 롱채널 pMOS 트랜지스터(QP6)가 연결되어 있는 노드 N5는 전류가 거의 흐르지 않기 때문에, 신호 POROFF 및 PORON(노드 N3 및 N4의 전위)은 거의 VSS 레벨 상태로 되며, 그 결과, 신호 PORON에 의해 제어되는 pMOS 트랜지스터(QP6)로부터 커패시터(C1)에 충전이 시작된다.

또한, 시간의 경과에 따라서, 신호 POROFF 및 PORON도 롱채널 pMOS 트랜지스터(QP2, QP3 및 QP4, QP5)로부터의 충전에 의해 상승하지만, 제1 비교 블록(2)의 각 인버터를 제어하고 있는 노드 N1 및 N2의 전위가 각각의 인버터의 임계치에 도달한 결과, 노드 N3 및 N4(신호 POROFF 및 PORON)의 전위가 VSS 레벨이 된다.

그 후, 커패시터(C1)의 노드 N6의 전위가 다음 단의 제2 비교 블록(4)의 인버터(QP7, QN4)의 임계치에 도달하면, 그 인버터의 출력이 고레벨 "H"에서 저레벨 "L"로 천이되고, 더욱이 인버터(QP8, QN5)를 통해 저레벨 "L"에서 고레벨 "H"로 천이되는 파워 온 리셋 신호 APOR이 생성된다.

다음에, 전원(VDP)이 하강하면, 노드 N1 및 N2의 전위차에 의해 신호 PORON(노드 N4)가 저레벨 "L"에서 고레벨 "H"로 천이되고, 그 후, 신호 POROFF(노드 N3)가 저레벨 "L"에서 고레벨 "H"로 천이되어, 커패시터(C1)의 전하를 방전한다. 그리고, 커패시터(C1)의 노드 N6의 전위가 다음 단의 인버터(QP7, QN4)의 임계치보다도 낮아지면, 고레벨 "H"에서 저레벨 "L"로 천이되는 신호 APOR이 생성된다. 여기서, 노드 N1 및 N2의 전위차는 도 1의 전원 검출 회로의 히스테리시스 특성을 제어하고 있다.

그런데, 종래, M0S형 반도체 집적 회로에 있어서의 파워 온 리셋 회로(전원 검출 회로)로서, 복수의 M0S 트랜지스터 및 저항에 의해 전원 전압을 분압한 신호와, 2개의 저항에 의해 전원 전압을 분압한 신호의 차 전위에 의해 리셋 신호를 출력하는 것이 제안되어 있다(예컨대, 특허 문헌 1 참조).

또, 종래, 아날로그 회로와 논리 회로가 혼재하는 IC에 있어서, 외부 단자나 용량 등의 외부 부품을 이용하지 않고, 논리 회로를 전원 투입시 초기 상태로 리셋을 행하는 리셋 회로도 제안되어 있다(예컨대, 특허 문헌 2 참조).

또한, 종래, 저항 및 콘덴서로 구성된 충전 회로와, 이 충전 회로의 콘덴서의 충전 전압이 소정치를 넘을 때까지 리셋 신호를 발생하는 C-M0S 인버터와, 충전 회로에 인가하는 전원 전압을 제어하는 스위치와, 이 스위치를 동작시키는 전압을 설정하는 동작 전압 설정 회로와, 전원 차단 후에 충전 회로의 방전을 행하는 방전 회로와, 충전 완료 후에 스위치를 온 상태로 유지하는 클램프 회로를 구비하고, 전원 투입 후의 상승의 완급에 관계없이 안정된 동작을 행하는 동시에, 저소비 전력 화를 가능하게 하는 파워 온 리셋 회로도 제안되어 있다(예컨대, 특허 문헌 3 참조).

또, 종래, 전압 검지 수단 및 차단 수단을 구비하고, 차단 수단이 온 상태일 때에 전원 전압의 투입을 검지하는 전원 전압 검지 회로와, 검지 전압에 기초하여 도통하는 도통 수단, 이 도통 수단을 통해 시상수에 기초하는 충전을 행하는 콘덴서 및 방전 수단을 갖는 콘덴서 충전 시상수 회로와, 출력 회로를 설치하고, 제2 노드의 전압을 귀환 전압으로서 차단 수단에 공급함으로써, 전원 투입시에 있어서의 전원 전압의 상승 속도에 상관없이 확실하게 원샷 펄스를 형성할 수 있는 파워 온 리셋 회로를 간단한 구성으로 실현하는 것도 제안되어 있다(예컨대, 특허 문헌 4 참조).

[특허 문헌 1] 일본 특허 공개 평성 제03-141415호 공보

[특허 문헌 2] 일본 특허 공개 평성 제02-254811호 공보

[특허 문헌 3] 일본 특허 공개 평성 제09-270686호 공보

[특허 문헌 4] 일본 특허 공개 평성 제11-068539호 공보

전술한 바와 같이, 도 1에 도시한 종래의 전원 검출 회로에서는, 전원이 온된 후, 전원의 상승에 따라서는 전원 전압을 분압한 전위의 노드 N1 및 N2의 신호를 수신하는 제1 비교 블록(2)의 인버터(QP2, QP3, QN1 및 QP4, QP5, QN2)가 기대되는 상태(출력이 저레벨 "L")로 천이될 때까지 시간이 걸리기 때문에, 제1 비교 블록(2)의 인버터 출력 신호 POROFF를 수신하는 충전 제어 블록(3)의 nMOS 트랜지스터(QN3)가 온되는 동시에, 제1 비교 블록(2)의 인버터의 출력 신호 PORON을 수신하는 충전 제어 블록(3)의 pMOS 트랜지스터(QP6)가 오프되는 경우가 있었다. 이와 같이, pMOS 트랜지스터(QP6)가 오프되면 커패시터(C1)가 충전되지 않게 되고, 또한, nMOS 트랜지스터(QN3)가 온되면 커패시터(C1)에 충전된 전하가 방전되어, 파워 온 리셋 신호 APOR이 생성되지 않는 경우도 생각 할 수 있다.

즉, 예컨대 매우 느린 전원 상승 등에서는, 충분히 대응할 수 없어 파워 온 리셋 신호를 생성할 수 없는 경우도 있었다.

그런데, 전원 검출 회로로부터 생성되는 신호 APOR은, 예컨대 시스템 전체의 파워 온 리셋 신호(POR 신호)이기 때문에, 이 APOR 신호가 생성되지 않으면, 시스템이 기동 불량을 일으키게 된다.

도 1에 도시한 종래의 전원 검출 회로에 있어서 문제가 되는 것은, 노드 N3 및 N4(신호 POROFF 및 PORON)의 전위가 점차 상승하는 것으로, 예컨대 이들의 노드 N3 및 N4에 용량 부하를 추가하여 충전 시간을 늘려 상기한 점차 상승을 억제하는 것을 생각할 수 있다.

그러나, 그러기 위해서는, 노드 N3 및 N4에 각각에 부하 용량을 내장하지 않으면 기능하지 않는 것과, 노드 N3(신호 POROFF)에 관해서는 전원의 하강에 대응시키기 위해서 신속한 응답이 필요한데 부하 용량을 설치하는 것은 응답의 악화를 초래하기 때문에 바람직하다고는 말할 수 없었다.

본 발명은, 전술한 종래의 전원 검출 회로가 갖는 과제를 감안하여, 확실하게 파워 온 리셋 신호를 생성할 수 있는 전원 검출 회로의 제공을 목적으로 한다. 또한, 본 발명은, 관통 전류에 의한 쓸데없는 전력 소비를 억제할 수 있는 전원 검출 회로의 제공도 목적으로 한다.

본 발명의 제1 형태에 의하면, 전원 전압의 신호를 제1 임계치와 비교하는 제1 비교 블록과, 상기 제1 비교 블록의 출력 신호에 의해 제1 커패시터의 충전을 제어하는 충전 제어 블록과, 상기 커패시터의 전하를 제2 임계치와 비교하여 전원검출 신호를 생성하는 제2 비교 블록을 구비하는 전원 검출 회로로서, 상기 충전 제어 블록과 상기 제1 커패시터 사이에 제2 커패시터를 설치한 것을 특징으로 하는 전원 검출 회로가 제공된다.

본 발명의 제2 형태에 의하면, 전원 전압의 신호를 제1 임계치와 비교하는 제1 비교 블록과; 제1 단자가 제1 전위의 전원선에 접속되고, 제2 단자가 한쪽 단자가 제2 전위의 전원선에 접속된 제1 커패시터의 다른 한쪽 단자에 접속되며, 또한, 제어 단자에 상기 제1 비교 블록으로부터의 제1 출력 신호가 공급되어 상기 제1 커패시터의 충전을 제어하는 충전용 제1 도전형 MOS 트랜지스터, 및 제1 단자가 제2 전위의 전원선에 접속되고, 제2 단자가 상기 상기 제1 커패시터의 다른 한쪽 단자에 접속되며, 또한, 제어 단자에 상기 제1 비교 블록으로부터의 제2 출력 신호가 공급되어 상기 제1 커패시터의 방전을 제어하는 방전용 제2 도전형 MOS 트랜지스터를 구비하고, 상기 제1 비교 블록의 출력 신호에 의해 상기 제1 커패시터의 충전을 제어하는 충전 제어 블록과; 상기 제1 커패시터의 전하를 제2 임계치와 비교하여 전원 검출 신호를 생성하는 제2 비교 블록과; 제1 단자가 제2 전위의 전원선 에 접속되고, 제2 단자가 상기 충전용 제1 도전형 MOS 트랜지스터의 제어 단자에 접속되며, 제어 단자가 상기 제1 커패시터의 다른 한쪽 단자에 접속된 제1 조정용 제2 도전형 MOS 트랜지스터와; 제1 단자가 제2 전위의 전원선에 접속되고, 제2 단자가 상기 방전용 제2 도전형 MOS 트랜지스터의 제어 단자에 접속되며, 제어 단자가 상기 제1 커패시터의 다른 한쪽 단자에 접속된 제2 조정용 제2 도전형 M0S 트랜지스터를 구비하는 것을 특징으로 하는 전원 검출 회로가 제공된다.

본 발명에 의하면, 확실하게 파워 온 리셋 신호를 생성할 수 있는 전원 검출 회로를 제공할 수 있다. 또, 본 발명에 의하면, 관통 전류에 의한 쓸데없는 전력소비를 억제할 수 있는 전원 검출 회로를 제공할 수도 있다.

본 발명에 따른 전원 검출 회로는, 예컨대, 전원 투입시의 노드 N4(충전 제어 신호 PORON)의 점차 상승에 관해서는, 노드 N40(노드 N4)과 노드 N60(노드 N6) 사이에 부하 용량(커패시터 C2)을 설치함으로써 점차 상승을 억제한다.

또한, 노드 N60의 전위를 피드백한 제1 조정용 nMOS 트랜지스터(QN6)를 노드 N40과 저전위 전원선(VSS) 사이에 설치함으로써 신호 PORON의 점차 상승을 적극적으로 억제한다. 마찬가지로, 노드 N60의 전위를 피드백한 제2 조정용 nMOS 트랜지스터(QN7)를 노드 N30과 저전위 전원선(VSS) 사이에 설치함으로써 방전 제어 신호 POROFF의 점차 상승을 적극적으로 억제한다.

이것에 의해, 전원 검출 레벨의 변동, 검출 감도의 악화 및 부가 회로에 의한 전력 소비의 무시할 수 없는 증가 등이 발생하지 않으며, 예컨대, 전원 투입시의 폭 넓은 상승 속도에 전원 검출 회로를 대응시킬 수 있다. 또한, nMOS 트랜지스 터(QN6 및 QN7)에 의해 충전용 pMOS 트랜지스터(QP6)의 구동 능력을 조정함으로써 인버터의 임계치 근방에서 입력 레벨이 천천히 변화하는 일이 없어져[즉 인버터(QP7, QN4)의 임계치 근방에서는 노드 N6의 레벨이 급격하게 상승], 관통 전류에 의한 쓸데없는 전력 소비를 억제할 수도 있다.

이하, 본 발명에 따른 전원 검출 회로의 실시예를 첨부 도면을 참조하여 상술한다.

[실시예]

도 2는 본 발명에 따른 전원 검출 회로의 일실시예를 도시하는 회로도이다.

도 2와 전술한 도 1의 비교로부터 명백한 바와 같이, 본 실시예의 전원 검출 회로는, 도 1에 도시한 종래의 전원 검출 회로에 대하여, 제2 커패시터(C2) 및 제1 및 제2 조정용 nMOS 트랜지스터(QN6 및 QN7)를 추가한 것에 해당한다.

즉 도 2에 도시한 바와 같이, 제2 커패시터(C2)는 신호 PORON이 전달되는 노드 N40(N4)과, 제1 커패시터(C1)의 전위가 인가되는 노드 N60(N6) 사이에 접속되어 있다. 또한, nMOS 트랜지스터(QN6 및 QN7)의 소스(제1 단자)는 저전위 전원선(VSS)에 접속되고, nMOS 트랜지스터(QN6)의 드레인(제2 단자)은 노드 N40에 접속되며, nMOS 트랜지스터(QN7)의 드레인은 신호 POROFF가 전달되는 노드 N30(N3)에 접속되고, 그리고, nMOS 트랜지스터(QN6 및 QN7)의 게이트(제어 단자)는 노드 N60(N6)에 접속되어 있다.

본 실시예에서는, 커패시터(C2)에 의해 노드 N40(N4 : 신호 PORON)의 부하용량이 증가하여, 그 노드 N40의 점차 상승을 억제할 수 있다. 여기서, 제2 커패시터 (C2)는 한쪽 전극이 노드 N60(N6)에 접속되어 있기 때문에, 제1 커패시터(C1)가 충전됨에 따라서 커패시터 전극간의 전위차가 없어져, 커패시터로서 기능하지 못하게 된다. 그 결과, 제2 커패시터(C2)에 충전된 전하는 제1 커패시터(C1)로 이동하여 재이용되게 된다.

또한, 노드 N60(N6)의 전위가 게이트에 피드백된 nMOS 트랜지스터(QN6)를 노드 N40(신호 PORON)과 저전위 전원선(VSS) 사이에 설치함으로써, 제2 커패시터(C2)에 의한 점차 상승 억제의 효과가 발휘되기 어려워지는 부근에서 강제적으로 상기 노드 N40의 전위를 저전위 전원 레벨(VSS)로 클램프한다. 이것에 의해, 노드 N40(신호 PORON)에 의해 제어되는 충전용 pMOS 트랜지스터(QP6)의 구동 능력을 단시간에 최대까지 끌어올릴 수 있으며, 그 결과, 제1 커패시터(C1)의 노드 N6의 전위를 다음 단의 인버터(QP7, QN4)의 임계치 근방에서 정체하지 않고 급격하게 상승시켜, 이 인버터의 관통 전류에 의한 전력 소비를 억제할 수 있도록 되어 있다.

마찬가지로, 노드 N60의 전위가 게이트에 피드백된 nMOS 트랜지스터(QN7)를 노드 N30(신호 POROFF)과 저전위 전원선(VSS) 사이에 설치함으로써, 상기 노드 N30의 전위를 저전위 전원 레벨(VSS)로 클램프한다. 즉 노드 N30에 관해서는 점차 상승을 억제하는 커패시터가 설치되어 있지 않기 때문에, 전원의 상승에 따라서는 노드 N30의 전위가 상승하는 경우도 생각할 수 있고, 이 점차 상승을 억제하지 않으면 방전용 nMOS 트랜지스터(QN3)가 온되어 제1 커패시터(C1)가 충전되지 않게 되지만, 상기 nMOS 트랜지스터(QN7)를 설치함으로써 이러한 문제를 해소할 수 있다.

또한, 이상에 있어서, 본 발명에 따른 전원 검출 회로는, 전술한 제2 커패시 터(C2)만을 설치하고 조정용 nMOS 트랜지스터(QN6 및 QN7)를 설치하지 않을 경우와, 제2 커패시터(C2)를 설치하지 않고 조정용 nMOS 트랜지스터(QN6 및 QN7)만을 설치한 경우에도 각각의 효과를 물론 발휘하게 된다.

도 3은 도 2에 도시한 전원 검출 회로의 동작을 설명하기 위한 도면이다. 또한, 도 3은 단순한 일례를 도시한 것이며, 종축의 전압 및 횡축 시간의 스케일도 단순한 예를 도시한 것에 지나지 않는다.

도 3에 도시한 바와 같이, 예컨대, 100 μs 전후까지 노드 N30(N3 : 방전제어 신호 POROFF) 및 노드 N40(N4 : 충전 제어 신호 PORON)의 전위가 점차 상승하고 있는 것을 알 수 있다. 이것은 도 2에 도시한 전원 검출 회로에 있어서, 분압 블록(1)의 전원 전압을 분압한 전위 노드 N1 및 N2의 신호가 제1 비교 블록(2)의 각 인버터(QP2, QP3, QN1 및 QP4, QP5, QN2)의 임계치에 도달하고 있지 않기 때문에, pMOS 트랜지스터(QP2, QP3 ; QP4, QP5)측으로부터 전하가 공급되어 있기 때문이다. 또, 도 3에 있어서, 노드 N30(신호 POROFF)쪽이 빠르게 저전위 전원 레벨(VSS)로 떨어지는 것은, 방전 제어 신호 POROFF를 출력하고 있는 노드 N3이 충전 제어 신호 PORON을 출력하고 있는 노드 N4보다도 전위적으로 높은 노드로 되어 있기 때문이다.

또한, 도 3의 시간 스케일에서는 노드 N30(신호 POROFF)에 관해서는 nMOS 트랜지스터(QN7)의 효과는 보이고 있지 않다.

제1 커패시터(C1)의 노드 N6(N60)의 전위가 0.5 V를 넘은 부근에서 노드 N40에 설치되어 있는 nMOS 트랜지스터(QN6)가 온되어 강제적으로 상기 노드 N40의 전 하를 추출하고, 그 결과, 노드 N40의 전위는 급속히 저전위 전원 레벨(VSS)로 떨어진다.

노드 N40의 하강이 노드 N30에 비해 빠른 것은, 이 nMOS 트랜지스터(QN6)가 기능하였기 때문이며, nMOS 트랜지스터(QN6)가 기능하지 않으면 노드 N40(신호 PORON)은 도 3 중의 파선 PL1로 나타내는 바와 같이, 천천히 저전위 전원 레벨(VSS)을 향하고, 그 충전 제어 신호 PORON을 수신한 제1 커패시터(C1)의 전위도 도 3 중의 파선 PL2로 나타내는 바와 같이, 천천히 상승하게 된다. 즉 nMOS 트랜지스터(QN6)를 설치하지 않는 경우에는, 파워 온 리셋 신호 APOR과 제1 커패시터(C1)의 노드 N6이 교차하는 시간이 길어지고, 상기 노드 N6의 전위를 받는 인버터(QP7, QN4)의 관통 전류가 장시간 흐르게 되어, 소비 전력이 커진다.

이와 같이, 본 발명의 전원 검출 회로에 의하면, 제2 커패시터(C2)를 설치함으로써, 전원 검출 레벨의 변동, 검출 감도의 악화, 부가 회로에 의한 전력 소비의 무시할 수 없는 증가 등의 단점이 생기지 않고, 전원 투입시 폭 넓은 상승 속도에 전원 검출 회로를 대응시킬 수 있다. 또한, nMOS 트랜지스터(QN6 및 QN7)를 설치함으로써, pMOS 트랜지스터(QP6)의 구동 능력을 조정하여 인버터의 임계치 근방에서 입력 레벨이 천천히 변화하지 않게 되어, 관통 전류에 의한 쓸데없는 전력 소비를 억제할 수도 있다.

[산업상이용가능성]

본 발명은 비접촉 IC 카드나 RFID 태그 등의 전원 검출 회로로서 적용할 수 있지만, 이들에 한정되지 않고 여러 가지 전자 기기의 전원 검출 회로로서 폭 넓게 적용하는 것이 가능하다.

Claims

전원 전압의 신호를 제1 임계치와 비교하는 제1 비교 블록과,

상기 제1 비교 블록의 출력 신호에 의해 제1 커패시터의 충전을 제어하는 충전 제어 블록과,

상기 제1 커패시터의 전하를 제2 임계치와 비교하여 전원 검출 신호를 생성하는 제2 비교 블록을 구비하는 전원 검출 회로로서,

상기 충전 제어 블록과 상기 제1 커패시터 사이에 제2 커패시터를 설치한 것을 특징으로 하는 전원 검출 회로.
제1항에 있어서, 상기 충전 제어 블록은, 제1 단자가 제1 전위의 전원선에 접속되고, 제2 단자는 한쪽 단자가 제2 전위의 전원선에 접속된 상기 제1 커패시터의 다른 한쪽 단자에 접속되며, 또한, 제어 단자에 상기 제1 비교 블록으로부터의 제1 출력 신호가 공급되어 상기 제1 커패시터의 충전을 제어하는 충전용 제1 도전형 M0S 트랜지스터를 구비하는 것을 특징으로 하는 전원 검출 회로.
제2항에 있어서, 상기 충전 제어 블록은, 제1 단자가 제2 전위의 전원선에 접속되고, 제2 단자가 상기 제1 커패시터의 다른 한쪽 단자에 접속되며, 또한, 제어 단자에 상기 제1 비교 블록으로부터의 제2 출력 신호가 공급되어 상기 제1 커패시터의 방전을 제어하는 방전용 제2 도전형 MOS 트랜지스터를 더 구비하는 것을 특 징으로 하는 전원 검출 회로.
제1항에 있어서, 상기 전원 전압을 저항 분할하여 제1 및 제2 전위의 신호를 출력하는 분압 블록을 더 구비하는 것을 특징으로 하는 전원 검출 회로.
제4항에 있어서, 상기 제1 비교 블록은, 상기 제1 전위를 임계치 전압과 비교하여 충전 제어 신호를 출력하는 제1 인버터와, 상기 제2 전위를 임계치 전압과 비교하여 방전 제어 신호를 출력하는 제2 인버터를 구비하는 것을 특징으로 하는 전원 검출 회로.
제2항에 있어서, 제1 단자가 제2 전위의 전원선에 접속되고, 제2 단자가 상기 충전용 제1 도전형 MOS 트랜지스터의 제어 단자에 접속되며, 제어 단자가 상기 제1 커패시터의 다른 한쪽 단자에 접속된 제1 조정용 제2 도전형 MOS 트랜지스터를 더 구비하는 것을 특징으로 하는 전원 검출 회로.
제3항에 있어서, 제1 단자가 제2 전위의 전원선에 더 접속되고, 제2 단자가 상기 방전용 제2 도전형 MOS 트랜지스터의 제어 단자에 접속되며, 제어 단자가 상기 제1 커패시터의 다른 한쪽 단자에 접속된 제2 조정용 제2 도전형 MOS 트랜지스터를 더 구비하는 것을 특징으로 하는 전원 검출 회로.
전원 전압의 신호를 제1 임계치와 비교하는 제1 비교 블록과;

제1 단자가 제1 전위의 전원선에 접속되고, 제2 단자는 한쪽 단자가 제2 전위의 전원선에 접속된 제1 커패시터의 다른 한쪽 단자에 접속되며, 또한, 제어 단자에 상기 제1 비교 블록으로부터의 제1 출력 신호가 공급되어 상기 제1 커패시터의 충전을 제어하는 충전용 제1 도전형 MOS 트랜지스터, 및 제1 단자가 제2 전위의 전원선에 접속되고, 제2 단자가 상기 제1 커패시터의 다른 한쪽 단자에 접속되며, 또한, 제어 단자에 상기 제1 비교 블록으로부터의 제2 출력 신호가 공급되어 상기 제1 커패시터의 방전을 제어하는 방전용 제2 도전형 MOS 트랜지스터를 구비하고, 상기 제1 비교 블록의 출력 신호에 의해 상기 제1 커패시터의 충전을 제어하는 충전 제어 블록과;

상기 제1 커패시터의 전하를 제2 임계치와 비교하여 전원 검출 신호를 생성하는 제2 비교 블록과;

제1 단자가 제2 전위의 전원선에 접속되고, 제2 단자가 상기 충전용 제1 도전형 MOS 트랜지스터의 제어 단자에 접속되며, 제어 단자가 상기 제1 커패시터의 다른 한쪽 단자에 접속된 제1 조정용 제2 도전형 MOS 트랜지스터와;

제1 단자가 제2 전위의 전원선에 접속되고, 제2 단자가 상기 방전용 제2 도전형 MOS 트랜지스터의 제어 단자에 접속되며, 제어 단자가 상기 제1 커패시터의 다른 한쪽 단자에 접속된 제2 조정용 제2 도전형 MOS 트랜지스터를 구비하는 것을 특징으로 하는 전원 검출 회로.