KR20010003407A

KR20010003407A - 파워 온 리셋 회로

Info

Publication number: KR20010003407A
Application number: KR1019990023700A
Authority: KR
Inventors: 서성환
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1999-06-23
Filing date: 1999-06-23
Publication date: 2001-01-15
Also published as: KR100301252B1; JP4049515B2; US6329852B1; JP2001044813A

Abstract

본 발명은 전원 전압의 램프 업 시간에 관계없이 리셋 신호를 발생시켜 칩의 동작을 안정화시킬 수 있는 파워 온 리셋 회로에 관한 것으로, 제 2 노드의 전위에 따라 제 1 노드의 전위를 제 1 전위로 조절하기 위한 제 1 수단과, 상기 제 1 노드의 전위에 따라 램프 업되는 전원 전압을 상기 제 2 노드로 공급하기 위한 제 2 수단과, 상기 제 2 노드의 전위를 반전 지연시켜 제 3 노드의 전위를 결정하기 위한 제 3 수단과, 상기 제 3 노드의 전위에 따라 제 4 노드의 전위를 제 2 전위로 조절하기 위한 제 4 수단과, 상기 제 4 노드의 전위를 반전 지연시키기 위한 제 5 수단과, 상기 제 5 수단의 출력 신호 및 이의 반전 신호에 따라 상기 제 3 노드의 전위를 출력 단자로 출력하기 위한 제 6 수단과, 상기 제 5 수단의 출력 신호의 반전 신호에 따라 상기 출력 단자의 신호를 조절하기 위한 제 7 수단을 포함하여 이루어진다.

Description

파워 온 리셋 회로{Power on reset circuit}

본 발명은 파워 온 리셋 회로(power on reset circuit)에 관한 것으로, 특히 전원 전압의 램프 업 시간(ramp up time) 또는 공정 변화(variation)에 관계없이 안정적으로 동작할 수 있는 파워 온 리셋 회로에 관한 것이다.

플래쉬 이이피롬(flash EEPROM)은 로직 회로를 포함하고 있는데, 전원 전압이 셋업(set up)되고 나서 로직 회로들은 일정한 상태를 가지고 초기화가 이루어져야 한다. 따라서, 전원 전압이 셋업되는 순간 초기화를 이룰 수 있는 신호가 발생되어야 하는데, 이를 위해 파워 온 리셋 회로가 사용된다.

종래의 파워 온 리셋 회로를 도 1을 참조하여 설명하면 다음과 같다.

도 1은 종래의 파워 온 리셋 회로도로서, 다음과 같이 구성된다.

전원 단자와 제 2 노드(Q2) 사이에는 제 1 내지 제 3 PMOS 트랜지스터(P1 내지 P3)가 접속되는데, 제 1 PMOS 트랜지스터(P1)은 제 1 노드(Q1)의 전위에 따라 구동되고, 제 2 PMOS 트랜지스터(P2)는 다이오드 역할을 하며, 제 3 PMOS 트랜지스터(P3)는 게이트 단자가 접지 단자(Vss)와 접속되어 턴온 상태를 유지하게 된다. 제 1 내지 제 5 NMOS 트랜지스터(N1 내지 N5)는 제 2 노드(Q2)와 접지 단자(Vss) 사이에 접속되며, 게이트 단자가 전원 단자와 접속되어 항상 턴온 상태를 유지한 다. 제 6 NMOS 트랜지스터(N6)는 전원 단자와 제 2 노드(Q2) 사이에 접속되며, 게이트 단자가 제 2 노드(Q2)에 접속된다. 제 2 노드(Q2)와 접지 단자(Vss) 사이에는 제 2 캐패시터(C2)가 접속된다. 전원 단자와 제 3 노드(Q3) 사이에는 제 4 및 제 5 PMOS 트랜지스터(P4 및 P5)가 접속되는데, 제 4 PMOS 트랜지스터(P4)는 제 1 노드 (Q1)의 전위에 따라 구동되고, 제 5 PMOS 트랜지스터(P5)는 접지 단자(Vss)와 접속되어 항상 턴온 상태를 유지하게 된다. 제 3 노드(Q3)와 접지 단자(Vss) 사이에는 제 7 내지 제 9 NMOS 트랜지스터(N7 내지 N9)가 접속되는데, 이들의 게이트 단자는 각각 제 2 노드(Q2)와 접속된다. 전원 단자와 제 3 노드(Q3) 사이에 제 3 및 제 4 캐패시터(C3 및 C4)가 병렬 접속되고, 제 3 노드(Q3)와 접지 단자(Vss) 사이에는 제 10 내지 제 13 NMOS 트랜지스터(N10 내지 N13)가 접속되는데, 이들의 게이트 단자는 각각 제 1 노드(Q1)와 접속된다. 제 3 노드(Q3)의 전위는 제 1 내지 제 6 인버터(I1 내지 I6)를 통해 지연되어 리셋 신호(RST)를 출력한다. 한편, 전원 단자와 제 1 노드(Q1) 사이에는 직렬로 접속된 다수의 PMOS 트랜지스터와 제 14 NMOS 트랜지스터(N14)가 접속되고, 제 15 NMOS 트랜지스터(N15)가 접속된다. 직렬로 접속된 다수의 PMOS 트랜지스터는 각각의 게이트 단자가 접지 단자(Vss)와 접속된다. 제 1 노드(Q1)와 접지 단자(Vss) 사이에는 제 1 캐패시터(C1)가 접속된다.

상기와 같이 구성되는 종래의 파워 온 리셋 회로의 구동 방법을 설명하면 다음과 같다.

초기 상태에서 제 1 노드(Q1)는 로우 상태를 유지하고 있기 때문에 PMOS 트랜지스터의 문턱 전압(Vpn) 이상으로 전원 전압(Vcc)이 공급되면 제 1 및 제 4 PMOS 트랜지스터(P1 및 P4)는 턴온된다. 전원 전압(Vcc)은 턴온된 제 1 PMOS 트랜지스터(P1)와 제 2 및 제 3 PMOS 트랜지스터(P2 및 P3)를 통해 제 2 노드(Q2)로 공급된다. 그러나, 전원 단자가 게이트와 접속되고 제 2 노드(Q2)와 접지 단자(Vss) 사이에 접속된 제 1 내지 제 5 NMOS 트랜지스터(N1 내지 N5)를 통해 제 2 노드(Q2)의 전위는 로우 상태를 유지하게 된다. 제 2 노드(Q2)가 로우 상태를 유지하므로 제 6 NMOS 트랜지스터(N6)가 턴온되어 전원 전압(Vcc)이 제 6 NMOS 트랜지스터(N6)를 통해 제 2 노드(Q2)로 공급되고, 이 전위는 제 2 캐패시터(C2)에 차지되면서 접지 전압(Vss)으로 강하된다. 따라서, 제 2 노드(Q2)와 게이트가 접속되고 제 3 노드(Q3)와 접지 단자(Vss) 사이에 접속된 제 7 내지 제 9 NMOS 트랜지스터(N7 내지 N9)는 턴오프된다. 한편, 전원 전압(Vcc)은 턴온된 제 4 PMOS 트랜지스터(P4)와 제 5 PMOS 트랜지스터(P5)를 통해 제 2 노드(Q2)에 공급되고, 제 7 내지 제 9 NMOS 트랜지스터(N7 내지 N9)가 턴오프되어 있기 때문에 제 2 노드(Q2)는 하이 상태를 유지하게 된다. 그런데, 게이트 단자가 제 1 노드(Q1)와 접속되고, 제 3 노드(Q3)와 접지 단자(Vss) 사이에 접속된 제 10 내지 제 13 NMOS 트랜지스터(N10 내지 N13)가 로우 상태를 유지하고 있는 제 1 노드(Q1)의 전위에 의해 턴오프되어 있기 때문에 제 3 노드(Q3)는 하이 상태를 유지하게 된다. 하이 상태를 유지하는 제 3 노드(Q3)의 전위는 제 1 내지 제 6 인버터(I1 내지 I6)를 통해 소정 시간 지연되어 리셋 (RST) 신호를 출력하여 칩을 리셋시킨다.

그런데, 점차적으로 상승되는 전원 전압(Vcc)은 직렬로 연결된 다수의 PMOS 트랜지스터와 제 1 캐패시터(C1)에 의해 소정 시간 지연되어 제 1 노드(Q1)로 공급되고, 이 전압에 의해 제 1 노드(Q1)의 전위는 상승하게 된다. 이로 인해 제 1 및 제 4 PMOS 트랜지스터(P1 및 P4)는 턴오프되어 전원 전압(Vcc)의 공급이 차단되고, 제 10 내지 제 13 NMOS 트랜지스터(N10 내지 N13)는 턴온되어 제 3 노드(Q3)의 전위를 로우 상태로 만든다. 이로써 제 1 내지 제 6 인버터(I1 내지 I6)를 통해 로우 상태의 신호가 출력되므로 리셋 동작을 멈추게 된다.

도 2 및 도 3은 램프 업 시간에 따른 도 1의 출력 파형도로서, 도 2는 5msec 램프 업시의 출력 파형도이고, 도 3은 200msec 램프 업시의 출력 파형도이다. 도 2에서 볼 수 있는 바와 같이 도 1과 같은 파워 온 리셋 회로는 전원 전압(Vcc)이 인가되어 상승할 때 약 2msec까지 약 2V 정도의 리셋 신호가 발생된다. 그러나, 도 3에서 볼 수 있는 바와 같이 200msec 램프 업시에는 리셋 신호가 발생되지 않음을 알 수 있다. 즉, 최적의 파라메터인 200msec의 느린 램핑(slow ramping)에서는 리셋 신호가 발생되지 않아 칩을 리셋시키지 못한다.

따라서, 본 발명은 전원 전압의 램프 업 시간에 관계없이 리셋 신호를 발생시킬 수 있는 파워 온 리셋 회로를 제공하는데 그 목적이 있다.

상술한 목적을 달성하기 위한 본 발명은 제 2 노드의 전위에 따라 제 1 노드의 전위를 제 1 전위로 조절하기 위한 제 1 수단과, 상기 제 1 노드의 전위에 따라 램프 업되는 전원 전압을 상기 제 2 노드로 공급하기 위한 제 2 수단과, 상기 제 2 노드의 전위를 반전 지연시켜 제 3 노드의 전위를 결정하기 위한 제 3 수단과, 상기 제 3 노드의 전위에 따라 제 4 노드의 전위를 제 2 전위로 조절하기 위한 제 4 수단과, 상기 제 4 노드의 전위를 반전 지연시키기 위한 제 5 수단과, 상기 제 5 수단의 출력 신호 및 이의 반전 신호에 따라 상기 제 3 노드의 전위를 출력 단자로 출력하기 위한 제 6 수단과, 상기 제 5 수단의 출력 신호의 반전 신호에 따라 상기 출력 단자의 신호를 조절하기 위한 제 7 수단을 포함하여 이루어진 것을 특징으로 한다.

도 1은 종래의 파워 온 리셋 회로도.

도 2 및 도 3은 도 1의 동작을 설명하기 위한 파형도.

도 4는 본 발명에 따른 파워 온 리셋 회로도.

도 5 및 도 6은 도 4의 동작을 설명하기 위한 파형도.

도 7(a) 및 도 7(b)는 본 발명에 따른 파워 온 리셋 회로의 모델 파라메터 변화에 따른 동작을 설명하기 위한 파형도.

첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 4는 본 발명에 따른 파워 온 리셋 회로도로서, 다음과 같이 구성된다.

제 1 PMOS 트랜지스터(P21)는 전원 단자와 제 1 노드(Q21) 사이에 접속되어 제 2 노드(Q22)의 전위에 따라 구동된다. 제 1 및 제 2 NMOS 트랜지스터(N21 및 N22)는 제 1 노드(Q21)와 접지 단자(Vss) 사이에 접속되며, 다이오드 형태로 구성된다. 제 2 내지 제 4 PMOS 트랜지스터(P22 내지 P24)는 전원 단자와 제 2 노드(Q22) 사이에 접속되며, 이들 각각은 제 1 노드(Q21)의 전위에 따라 구동된다. 제 2 노드(Q22)와 접지 단자(Vss) 사이에는 제 1 캐패시터(C21)가 접속되며, 전원 단자와 제 2 노드(Q22) 사이에는 제 2 노드(Q22)의 전위에 따라 구동되는 제 3 NMOS 트랜지스터(N23)가 접속된다. 제 1 내지 제 3 인버터(I21 내지 I23)는 제 2 노드(Q22)의 전위를 반전 지연시켜 제 3 노드(Q23)의 전위를 결정한다. 제 5 PMOS 트랜지스터(P25)는 전원 단자와 제 4 노드(Q24) 사이에 접속되어 제 3 노드(Q23)의 전위에 따라 구동된다. 전원 단자와 제 4 노드(Q24) 사이에는 제 6 및 제 7 PMOS 트랜지스터(P26 및 P27)가 접속되는데, 제 6 PMOS 트랜지스터(P26)는 게이트 단자가 접지 단자(Vss)와 접속되어 항상 턴온 상태를 유지하고, 제 7 PMOS 트랜지스터 (P27)는 게이트 단자가 제 4 노드(Q24)와 접속되어 제 4 노드(Q24)의 전위에 따라 구동된다. 제 4 노드(Q24)와 접지 단자(Vss) 사이에는 제 5 NMOS 트랜지스터(N25) 및 저항(R)이 접속되는데, 제 5 NMOS 트랜지스터(N25)는 제 3 노드(Q23)의 전위에 따라 구동된다. 제 6 및 제 7 PMOS 트랜지스터(P26 및 P27), 그리고 제 5 NMOS 트랜지스터(N25) 및 저항(R)은 전원 전압 검출부(10)로 작용한다. 제 4 노드(Q24)의 전위는 제 4 내지 제 6 인버터(I24 내지 I26)를 통해 반전 지연되어 전송 게이트 (M21)의 NMOS 트랜지스터측으로 입력되며, 제 7 인버터(I27)를 통해 반전되어 PMOS 트랜지스터측으로 입력되고 출력 단자와 접지 단자 사이에 접속된 제 4 NMOS 트랜지스터(N24)의 게이트에 입력된다. 전송 게이트(M21)를 통해 리셋(RST) 신호가 출력되어 칩을 리셋시킨다.

상기와 같이 구성되는 본 발명에 따른 파워 온 리셋 회로의 구동 방법을 설명하면 다음과 같다.

전원 전압(Vcc)이 램프 업되기 전 초기 상태에서 제 2 노드(Q22)는 NMOS 트랜지스터의 문턱 전압(Vtn) 이상 올라가지 않도록 초기값을 가져야 한다. 이를 위해 제 3 NMOS 트랜지스터(N23)가 전원 단자와 제 2 노드(Q22) 사이에 접속되어 있고, 제 2 노드(Q22)의 초기값을 안정적으로 유지하기 위해 제 2 노드(Q22)와 접지 단자 사이에 10pF 이상의 제 1 캐패시터(C21)가 접속되어 있다. 제 2 노드(Q22)가 로우 상태를 유지하기 때문에 제 1 내지 제 3 인버터(I21 내지 I23)를 통해 전위가 결정되는 제 3 노드(Q23)는 하이 상태의 전위를 갖게 된다. 하이 상태를 유지하는 제 3 노드(Q23)의 전위에 의해 제 5 PMOS 트랜지스터(P25)는 턴오프되고, 전원 전압 검출부(10)로 작용하는 제 5 NMOS 트랜지스터(N25)는 턴온되어 제 4 노드(Q24)는 로우 상태를 유지하게 된다. 제 4 노드(Q24)가 로우 상태를 유지하기 때문에 전원 전압 검출부(10)의 제 6 및 제 7 PMOS 트랜지스터(P26 및 P27)에 의해 전원 전압(Vcc)이 인가되지만, 턴온된 제 5 NMOS 트랜지스터(N25)에 의해 접지 단자로 패스가 형성되어 제 4 노드(Q24)는 로우 상태를 계속적으로 유지한다. 로우 상태를 유지하는 제 4 노드(Q24)의 전위는 제 4 내지 제 6 인버터(I24 내지 I26)를 통해 반전 지연되어 하이 상태로 전송 게이트(M21)의 NMOS측으로 입력되고, 제 7 인버터 (I27)를 통해 로우 상태로 반전되어 PMOS측으로 입력되어 전송 게이트(M21)를 턴온시킨다. 한편, 제 7 인버터(I27)를 통한 로우 상태의 신호에 의해 제 4 NMOS 트랜지스터(N24)는 턴오프된다. 따라서, 리셋 신호(RST)가 출력된다.

제 2 노드(Q22)가 로우 상태를 유지하기 때문에 제 1 PMOS 트랜지스터(P21)가 턴온되어 램프 업되는 전원 전압(Vcc)이 PMOS 트랜지스터의 문턱 전압(Vtp)보다 높을 때 전원 전압(Vcc)이 제 1 노드(Q21)로 공급된다. 공급되는 전원 전압(Vcc)은 제 1 및 제 2 NMOS 트랜지스터(N21 및 N22)를 턴온시킬 수 있는 2Vtn이 될 때까지 제 1 노드(Q21)의 전위를 상승시킨다. 제 1 노드(Q21)의 전위가 2Vtn이 되기 전까지 제 2 노드(Q22)는 로우 상태를 유지하기 때문에 상기에서 설명한 방법과 마찬가지로 리셋 신호(RST)를 출력하게 된다.

제 1 노드(Q21)의 전위는 계속해서 상승하다가 전원 전압(Vcc)이 제 1 및 제 2 NMOS 트랜지스터(N21 및 N22)를 턴온시킬 수 있는 2Vtn 이상으로 상승하면 접지 전위로 강하하게 된다. 따라서, 제 1 노드(Q21)와 게이트 단자가 접속된 제 2 내지 제 4 PMOS 트랜지스터(P22 내지 P24)를 턴온시켜 전원 전압(Vcc)이 제 2 노드(Q22)로 공급된다. 이로 인해 제 2 노드(Q22)는 하이 상태를 유지하게 되고, 제 1 내지 제 3 인버터(I21 내지 I23)를 통해 반전 지연되어 제 3 노드(Q23)로 공급된다. 로우 상태를 유지하는 제 3 노드(Q23)의 전위에 의해 제 5 PMOS 트랜지스터(P25)는 턴온되고, 제 5 NMOS 트랜지스터(N25)는 턴오프된다. 따라서, 제 4 노드(Q24)는 턴온된 제 5 PMOS 트랜지스터(P25)에 의해 공급된 전원 전압(Vcc)에 의해 하이 상태를 유지하게 되고, 이 신호가 제 4 내지 제 6 인버터(I24 내지 I26)를 통해 반전지연되어 로우 상태로 전송 게이트(M21)의 NMOS 측으로 입력되고, 제 7 인버터(I27)를 통해 하이 상태로 반전되어 PMOS 측으로 입력되어 전송 게이트(M21)를 턴오프시킨다. 또한, 제 4 NMOS 트랜지스터(N24)를 턴온시켜 출력 단자를 접지 전위로 강하시키므로 리셋 신호(RST)의 공급을 차단한다.

도 5는 상기와 같이 구성 및 구동되는 본 발명에 따른 파워 온 리셋 회로의 1000msec 램프 업시의 출력 파형도로서, 전원 전압(Vcc)이 1000msec 동안 5V로 상승하는 동안 약 420msec까지 약 2.1V의 리셋 신호가 발생된다.

도 6는 본 발명에 따른 파워 온 리셋 회로의 50μsec 램프업시의 출력 파형도로서, 빠른 램핑 시간에서도 본 발명에 따른 파워 온 리셋 회로에 의해 리셋 신호가 발생되는 것을 보여주고 있으며, 또한 이를 이용하여 전원 전압 검출부의 기능을 살펴 볼 수 있다.

전원 전압 검출부(10)는 전원 전압(Vcc)이 빠르게 램핑하였을 때 발생할 수 있는 문제를 보완하기 위해 설치한다. 도 6에서와 같이 전원 전압의 램프 업 시간을 50μsec로 하였을 때 전원 전압 레벨이 완전히 상승된 후 제 1 노드(Q1)는 약 3.5V를 유지하고, 제 2 내지 제 4 PMOS 트랜지스터(P22 내지 P24)가 약하게 턴온된 상태이기 때문에 제 2 노드(Q22)가 하이 상태로 될 때까지 시간이 소요되게 된다. 전원 전압(Vcc)이 셋업된 후 50μsec후에 칩이 동작될 수 있는 조건이 되어야 하는데, 제 2 노드(Q22)가 하이 상태로 될 때까지 더 오랜 시간이 소요된다면 칩이 동작해야 하는 시점에서 계속 리셋 신호가 하이 상태로 출력되어 칩이 오동작하게 된다. 따라서, 제 3 노드(Q23)는 전원 전압(Vcc)의 셋업 시간 이후에도 계속해서 하이 상태를 유지하게 된다. 만약 제 3 노드(Q23)의 전위를 파워 온 리셋 신호로 사용한다면 상기에서 언급한 바와 같이 칩이 오동작하게 된다. 따라서, 도 4에 도시된 바와 같은 전원 전압 검출부(10)를 설치하여 제 3 노드(Q23)가 하이 상태를 가질 때 전원 전압 검출부(10)의 인에이블 신호로 제 3 노드(Q23)의 전위를 이용하여 제 3 노드(Q23)의 전위를 어떤 일정한 전원 전압(Vcc) 레벨에서 검출하도록 한다. 이로 인해 전송 게이트로 입력되는 신호를 로우 상태로 조절하여 전송 게이트를 턴오프시켜 제 3 노드(Q23)의 전위가 출력되는 것을 방지하고, 제 4 NMOS 트랜지스터 (N24)를 이용하여 파워 온 리셋 신호가 로우 상태로 출력되도록 한다.

도 7(a) 및 도 7(b)는 본 발명에 따른 파워 온 리셋 회로의 5000msec 램프업시의 모델 파라메터 변화에 따른 파형도로서, 본 발명에 따른 파워 온 리셋 회로는 종래의 파워 온 리셋 회로와는 달리 느린 램핑에서 모델 파라메터의 변화에도 동작하는 것을 보여주고 있다.

상술한 바와 같이 본 발명에 의하면 전원 전압의 램프 업 시간에 관계없이 파워 온 리셋 신호를 발생시킬 수 있어 칩의 오동작을 방지할 수 있고, 이로 인해 소자의 신뢰성을 향상시킬 수 있다.

Claims

제 2 노드의 전위에 따라 제 1 노드의 전위를 제 1 전위로 조절하기 위한 제 1 수단과,

상기 제 1 노드의 전위에 따라 램프 업되는 전원 전압을 상기 제 2 노드로 공급하기 위한 제 2 수단과,

상기 제 2 노드의 전위를 반전 지연시켜 제 3 노드의 전위를 결정하기 위한 제 3 수단과,

상기 제 3 노드의 전위에 따라 제 4 노드의 전위를 제 2 전위로 조절하기 위한 제 4 수단과,

상기 제 4 노드의 전위를 반전 지연시키기 위한 제 5 수단과,

상기 제 5 수단의 출력 신호 및 이의 반전 신호에 따라 상기 제 3 노드의 전위를 출력 단자로 출력하기 위한 제 6 수단과,

상기 제 5 수단의 출력 신호의 반전 신호에 따라 상기 출력 단자의 신호를 조절하기 위한 제 7 수단을 포함하여 이루어진 것을 특징으로 하는 파워 온 리셋 회로.
제 1 항에 있어서, 전원 단자와 상기 제 2 노드 사이에 접속되어 상기 제 2 노드의 전위에 따라 상기 전원 전압을 공급하기 위한 NMOS 트랜지스터와,

상기 제 2 노드와 접지 단자 사이에 접속된 캐패시터를 더 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
제 1 항에 있어서, 상기 제 1 수단은 상기 전원 단자와 상기 제 1 노드 사이에 접속되어 상기 제 2 노드의 전위에 따라 상기 전원 전압을 상기 제 1 노드에 공급하기 위한 PMOS 트랜지스터와,

상기 제 2 노드와 접지 단자 사이에 접속되어 상기 제 2 노드의 전위에 따라 구동되는 제 1 NMOS 트랜지스터 및 상기 제 1 NMOS 트랜지스터의 출력에 따라 구동되는 제 2 NMOS 트랜지스터로 이루어진 것을 특징으로 하는 파워 온 리셋 회로.
제 1 항에 있어서, 상기 제 2 수단은 상기 전원 단자와 상기 제 2 노드 사이에 접속되어 상기 제 1 노드의 전위에 따라 구동되는 다수의 PMOS 트랜지스터로 이루어진 것을 특징으로 하는 파워 온 리셋 회로.
제 1 항에 있어서, 상기 제 4 수단은 상기 제 3 노드의 전위에 따라 전원 전압을 상기 제 4 노드로 공급하기 위한 PMOS 트랜지스터와,

상기 제 4 노드의 전위 및 상기 제 3 노드의 전위에 따라 상기 제 4 노드의 전위를 조절하기 위한 전원 전압 검출부로 이루어진 것을 특징으로 하는 파워 온 리셋 회로.
제 5 항에 있어서, 상기 전원 전압 검출부는 전원 단자와 상기 제 4 노드 사이에 접속되어 상기 제 4 노드의 전위에 따라 전원 전압을 상기 제 4 노드로 공급하기 위한 PMOS 트랜지스터와,

상기 제 4 노드와 접지 단자 사이에 접속되어 상기 제 3 노드의 전위에 따라 상기 제 4 노드의 전위를 접지 전위로 강하시키기 위한 NMOS 트랜지스터로 이루어진 것을 특징으로 하는 파워 온 리셋 회로.
제 1 항에 있어서, 상기 제 6 수단은 전송 게이트인 것을 특징으로 하는 파워 온 리셋 회로.
제 1 항에 있어서, 상기 제 7 수단은 NMOS 트랜지스터인 것을 특징으로 하는 파워 온 리셋 회로.