KR100511069B1 - 전압 제어와 전류 제어가 복합된 펄스폭 변조 회로 - Google Patents

Abstract

이 발명은 전원 발생부와, 발진부를 포함하는 스위칭 모드 파워 서플라이에 있어서, 게이트로 인가되는 신호에 따라 스위칭을 달리하는 모스펫 트랜지스터와; 상기 전원 발생부의 전원을 1차측 코일측으로 피드백 입력되도록 하는 피드백 회로와; 상기 피드백 회로의 출력 전원을 반전 입력으로 하고 상기 발진부의 제2 신호를 비반전 입력으로 하여 비교함으로써 스위칭 전압 제어를 하는 제1 비교기와; 피드백 회로의 출력 전원을 반전 입력으로 하고 상기 모스펫 트랜지스터의 출력단으로부터 인가되는 전압을 비반전 입력하여 비교하는 제2 비교기와; 상기 발진부의 제1 신호를 입력으로 하고, 상기 제1 신호의 온 상태 시간보다 짧은 시간으로 로우 상태로 설정한 상기 제1 신호의 반전된 형태의 신호를 출력하여 상기 모스펫 트랜지스터의 턴 온 직후의 전류가 스위칭 제어에서 제외되도록 하는 리딩 에지 블랭킹부와; 상기 리딩 에지 블랭킹의 출력을 제1 입력으로 하고 상기 제2 비교기의 출력을 제2 입력으로 하여 논리곱 연산을 하는 NAND 게이트와; 상기 제1 비교기의 출력을 제1 입력으로 하고 상기 NAND 게이트의 출력을 제2 입력으로 하여 논리합 연산을 하는 NOR 게이트와; 상기 발진부의 제1 신호를 셋 입력으로 하고 상기 NOR 게이트의 출력을 리셋 입력으로 하여 출력 신호를 상기 모스펫 트랜지스터의 게이트로 인가하는 플립플롭을 포함하여 이루어진다.

Description

전압 제어와 전류 제어가 복합된 펄스폭 변조 회로

본 발명은 스위칭 모드 파워 서플라이(Switching Mode Power Supply:이하 SMPS라 칭함)에 관한 것으로서, 특히 시비율이 클 때는 전류 제어에 의한 스위칭 제어를 수행하고, 시비율이 작을 때는 전압 제어에 의한 스위칭 제어를 수행하는 전류 제어와 전압 제어가 복합된 펄스폭 변조 방식(Pulse Width Modulation: 이하 PWM이라 칭함)을 위한 회로에 관한 것이다.

현재 대부분의 전자기기의 전원 장치는 SMPS를 사용하고 있으며, SMPS는 대부분이 PWM 방식을 이용하여 출력 전압을 제어하고 있다.

이러한 SMPS의 PWM 방식에는 여러 가지가 있으나, 가장 흔히 사용되는 것이 전압 제어(Voltage Mode Control)와 전류 제어(Current Mode Control)이다.

SMPS는 어떠한 형태로든지 필터 인덕터와 필터 커패시터의 특성을 이용하며, 이러한 특성으로 인해 SMPS의 피드백 제어회로가 이차 시스템인 경우가 많은데, 이 경우에 전류 제어를 이용하면 설계가 쉬운 일차 시스템의 특성을 얻을 수 있다.

여기서 전류 제어란 출력 전압의 제어를 위해 출력 전압과 기준 전압을 비교한 오차 전압에 따라 입력 전류나 필터 인덕터의 전류를 제어하는 것이다.

그러나, 전류 제어를 위해서는 출력 전류나 입력 전류, 스위칭 소자의 전류 감지를 필요로 하게 되는데, 이때 감지되는 전류 감지 신호에는 도1의 가와 같은 파형을 나타내는데, 실제 인덕터 전류와 다른 A부분과 같은 펄스성 잡음이 존재한다. 이러한 펄스성 잡음은 스위칭 제어시 실제 인덕터 전류에 의한 전류 제어가 이루어지지 않도록 하는 단점을 발생시킨다.

따라서, 종래에는 인덕터 전류 감지 파형의 잡음을 없애기 위해 도1에 도시된 RC 필터를 이용한 회로를 이용하였다.

도1은 종래의 RC 필터를 이용한 전류 감지 파형의 잡음 제거 회로의 회로도이다. 도1에서, 저항(Rf)과 커패시터(Cf)로 이루어진 RC 필터 회로는 (가)와 같은 신호를 (나)와 같이 A 부분이 필터링되는 신호를 만들어 펄스폭 변조부(1)에 인가시켜 상기 단점을 해소한다.

그러나, RC 필터를 사용한 종래 기술은 저항과 커패시터를 이용해 잡음도 제거되지만 실제 전류 감지 신호도 왜곡시켜 정확한 전류 감지가 어려운 단점이 있다.

그래서, 종래에는 도2에 도시된 바와 같은 리딩(leading) 에지(edge) 블랭킹(blanking)(이하 LEB라 함)을 이용한 전류 제어 펄스폭 변조를 수행하였다. 도2의 리딩 에지 블랭킹 회로는 도1의 A부분의 전류가 무시되도록 하며, 그에 따라 A 부분이 제외된 도1의 (가)의 나머지 전류로서 스위칭 제어가 이루어지도록 한다.

즉, LEB(1)는 발진기(OSC)(2)의 출력(Vck)의 라이징 에지에 폴링 에지가 발생하고, 일정 시간 후 라이징되는 신호(Va)를 출력하여 발진기(2)의 출력(Vck)에 의해 N MOSFET(M)가 턴 온된 직후의 출력 전류를 무시하기 위한 것이다.

이러한 결과로, 도2는 도3과 같은 동작 파형을 나타내게 된다.

도3에서 Vck는 발진기(2)의 출력 파형이고, Va는 LEB의 출력 파형이고, Vis는 트랜지스터(M)의 출력단에 흐르는 전압 파형이고, Vfb는 출력 전압(Vo)의 피드백 전압 파형이고, Vb는 비교기(COM)의 출력 파형이고, Vq는 RS 플립플롭(FF)의 출력 파형이다.

도3에 도시된 바와 같이, Vck에 의해 Vq의 파형이 결정되는 과정에서, Va는 Vb와 AND 게이트(AND)에서 논리곱 연산되어 Vq의 파형을 조절하게 된다. 이때, Vb는 Vfb와 Vis에 의해 결정된다.

따라서, LEB를 포함하는 도3의 회로는 트랜지스터(M)의 도통직후에 나타나는 일정 시간동안의 전류를 무시하게 되고, 그에 따라 잡음에 관계없는 일정한 출력 파형이 나타난다.

그러나, LEB를 이용한 전류 제어는 최소 도통 시간보다 작은 시비율일 경우에 비선형 제어 방식으로 스위칭 제어를 하게 되어 불필요한 출력 전압의 리플을 야기하는 단점이 있다.

따라서, 이 발명은 기본적으로 전류 제어를 유지하다가 특정 시비율 이하의 제어 영역에서 전압 제어가 이루어지도록 하면서 스위칭 소자 도통 직후에 나타나는 잡음 전류를 제거하고, 설계가 용이한 펄스폭 변조 회로를 제공하고자 한다.

상기의 목적을 달성하기 위한 전류 제어와 전압 제어가 복합된 펄스폭변조회로는 전원 발생부와, 발진부와, 제1 및 제2 비교기와, 모스펫 트랜지스터와, 리딩 에지 블랭킹부와, NAND 게이트와, OR 게이트와, 피드백 회로부와, RS 플립플롭을 포함한다.

전원 발생부는 변압기를 포함하여 1차측 코일에 인가되는 일반 전력을 2차 코일에 유기시켜 전원으로 발생되도록 하고, 발진부는 일정 주파수인 제1 신호와 삼각파인 제2 신호를 발진하며, 모스펫 트랜지스터는 전원 발생부의 1차측에 전기적으로 연결되어 게이트로 인가되는 신호에 따라 스위칭을 달리한다. 피드백 회로는 전원 발생부의 2차측 코일에 전기적으로 연결되어 2차측에서 출력되는 전원을 1차측 코일측으로 피드백 입력되도록 하고, 제1 비교기는 피드백 회로의 출력 전원을 반전 입력으로 하고 발진부의 제2 신호를 비반전 입력으로 하며, 제2 비교기는 피드백 회로의 출력 전원을 반전 입력으로 하고 모스펫의 출력단으로부터 인가되는 전압을 비반전 입력으로 한다. 리딩에지블랭킹부는 발진부의 제1 신호를 입력으로 하고, NAND 게이트는 리딩에지블랭킹의 출력을 제1 입력으로 하고 제2 비교기의 출력을 제2 입력으로 한다. NOR 게이트는 제1 비교기의 출력을 제1 입력으로 하고 NAND 게이트의 출력을 제2 입력으로 하며, RS 플립플롭은 발진기의 제1 신호를 셋 입력으로 하고 NOR 게이트의 출력을 리셋 입력으로 하여 출력을 모스펫 트랜지스터의 게이트로 인가한다.

여기서, 전원 발생부는 1차측 코일과 2차측 코일을 가지는 변압기와 1차측 코일에 연결된 전원부와 2차측에 연결된 다이오드와 다이오드에 병렬 연결되어 다이오드의 출력 전류를 평활화하는 제1 커패시터와 제1 커패시터에 병렬 연결된 부하를 포함하는 것이 바람직하다.

그리고 피드백 회로는 전원 발생부의 출력 전압을 전류로 만드는 피드백부와, 포토 커플러와, 제너 다이오드와, 전류원과 제2 커패시터로 이루어지는 것이 바람직하다.

여기서, 상기 RS 플립플롭은 리셋 단자가 셋 단자에 우선하여 동작하는 것이 바람직하다.

그리고, 상기 발진기의 제2 출력의 제일 낮은 전압은 상기 제1 비교기의 비반전 입력 전압에서 상기 스위칭부의 출력을 감산한 전압보다 적당히 커야하는 것이 바람직하다.

또, 상기 발진기의 제2 출력의 제일 높은 전압은 상기 스위칭부의 최대 출력 전류에 비례하여 상기 제1 비교기의 반전 단자에 입력되는 전압보다 적당히 작아야 하는 것이 바람직하다.

이하에서는 본 발명의 실시예를 도면을 참조로 하여 상세히 설명한다.

도4는 이 발명의 실시예에 따른 전압 제어와 전류 제어가 복합된 펄스폭 변조 회로를 나타낸 도면이다.

도4에 도시된 바와 같이 이 발명의 실시예에 따른 전압 제어와 전류 제어가 복합된 펄스폭 변조 회로는,

전원 발생부(100)와, 발진부(200)와, 제1 및 제2 비교기(COM1, COM2)와, LEB부(400)와, 피드백부(300)와, RS플립플롭(FF)과, 제너 다이오드(ZD)와, 커패시터(Cfb)와 전류원(Is)과 NMOS 트랜지스터(NM1)와, NAND 게이트(NAND)와 NOR 게이트(NOR)와 저항(Ris)과 전압(Vos)으로 이루어진다.

여기서, 비교기(COM1)는 전압 제어를 수행하고, 리딩에지블랭킹부(400)와 비교기(COM2)와 NAND 게이트(NAND)는 전류 제어를 수행한다.

전원 발생부(100)는 일반 전원을 직류 전원으로 변환시키는 정류부(110)와, 정류부(11)에 타단이 연결된 1차 코일(L10)과, 1차 코일(L10)에 대응하는 2차 코일(L20)로 이루어진 변압기(120)와, 2차 코일(L20)의 일단에 애노드가 연결된 다이오드(D1)와, 다이오드의 캐소드와 2차 코일(L20)의 타단이 연결된 접지단 사이에 위치한 콘덴서(C1)와, 상기 콘덴서의 일단과 접지단 사이에 연결된 부하(Rload)로 이루어지고, 부하(Rload)의 일단에 출력단이 형성되어 있다.

NMOS 트랜지스터(NM1)는 1차측 코일(L10)의 타단에 소스가 연결되고 저항(Ris)의 일단에 드레인이 연결되어 있다.

피드백부(300)는 부하(Rload)에 입력단이 연결되고, 부하(Rload)에 걸리는 전압을 전류로 변환시켜 출력하는 피드백 회로(310)와, 피드백 회로(310)의 출력 전류를 애노드 입력으로 하여 발광하는 다이오드(D1)와, 다이오드(D1)의 발광을 베이스 입력으로 하고 이미터가 접지된 포토 트랜지스터(Q1)로 이루어진다. 여기서, 다이오드(D1)와 포토 트랜지스터(Q1)는 포토 커플러(photo coulper)를 이룬다.

제너 다이오드(ZD)는 포토 트랜지스터(Q1)의 컬렉터와 접지단 사이에 연결되어 과전류가 비교기(COM1, COM2)에 인가되지 않도록 한다.

전류원(Is)은 제너 다이오드(ZD)의 애노드에 연결되고, 커패시터(C2)는 전류원(Is)과 접지단 사이에 연결된다.

발진부(200)는 NMOS 트랜지스터(NM1)로 신호(Vck)를 출력하고, LEB부(400)로 신호(va')를 출력하고, 비교기(COM1)로 일정 주기의 삼각파(Vst)를 출력한다. 이때, 신호(Vck)와 신호(Va')는 동일하다.

비교기(COM1)는 발진부(200)의 삼각파 신호(Vst)를 출력단에 비반전 단자(+)가 연결되고 전류원(Is)과 커패시터(Cfb)의 접점에 반전 단자(-)가 연결된다.

비교기(COM2)는 전류원(Is)과 커패시터(Cfb)의 접점에 반전단자(-)가 연결되고, 저항(Ris)에 음극이 연결된 전원(Vos)의 양극에 비반전 단자(+)제1 비교부의 반전 단자(-)에 반전 단자(-)가 연결되고 전압원(Vos)의 양극에 비반전 단자(+)가 연결된다.

LEB부(300)는 발진부(200)의 출력(Va')을 입력으로 하여 Va'의 반전 신호인 Va를 NAND 게이트(NAND)로 출력한다.

NAND 게이트(NAND)는 비교기(COM2)의 출력단과 LEB(500)의 출력단에 각 입력단이 연결된다.

NOR 게이트(NOR)는 NAND 게이트(NAND)의 출력단과 비교기(COM1)의 출력단에 각 입력단이 연결된다.

RS 플립플롭(FF)은 발진기(200)의 발진 주파수를 셋 입력으로 하고, NOR 게이트(NOR)의 출력을 리셋 입력으로 하여, NMOS 트랜지스터(NM1)의 게이트로 출력 신호를 인가한다.

이상과 같이 구성된 이 발명의 전원 정류부(110)로부터 직류 전원이 1차 코일(L10)에 인가되면, 2차측 코일에는 1차측 코일(L10)의 전원에 의해 유기된 전원이 발생되어, 다이오드(D1)를 통해 콘덴서(C2)에 의해 평활화되어 부하(Rload)에 걸린다. 이때 부하(Rload)에 걸리는 전압은 Vo로 출력 전압이다.

피드백부(300)는 피드백 회로(310)에서 출력 전압(Vo)을 인가받아 전압(Vo)에 따른 전류로 포토커플러(D2, Q1)에 인가하고, 포토커플러는 인가받은 전류를 비교기(COM1, COM2) 측으로 인가한다.

그러면, 비교기(COM1, COM2) 측으로 인가되는 전류는 제너 다이오드(ZD)에 의해 그 전압이 제어되어, 커패시터(Cfb)를 거쳐 비교기(COM1, COM2)의 반전 단자에 입력된다.

한편, 부하(Rload)에 걸리는 전압(Vo) 즉, 전원 발생부(100)의 출력 전압(Vo)은 NMOS 트랜지스터(NM1)의 스위칭 주기 즉, 시비율에 따라 달라진다.

NMOS 트랜지스터(NM1)는 턴 오프하여 1차측 코일(L10)에 형성되는 전류값이 크도록 하고, 턴 오프하여 1차측 코일(L10)에 형성된 전류를 접지단으로 흘려보냄으로써, 상기와 같은 출력 전압(Vo) 제어를 수행한다.

이때, NMOS 트랜지스터(NM1)는 도5에 도시된 바와 같이 발진부(200)의 신호(Vck)의 폴링 에지에 따라 턴 온이 결정되는데, 발진부(200)의 신호(Vck)는 도5의 A와 같고, NMOS 트랜지스터(NM1)의 게이트로 인가되는 신호(Vgs)는 도5의 F와 같다.

여기서, NMOS 트랜지스터(NM1)의 게이트로 인가되는 신호는 RS플립플롭(FF)에서 출력되며, RS플립플롭(FF)은 발진부(200)의 신호(Vsk)와 NOR 게이트(NOR)의 출력 신호의 상태가 로우인지 또는 하이인지에 따라 출력을 달리한다.

특히, RS플립플롭(FF)은 셋 단자보다 리셋 단자로 입력되는 신호에 우선하여 동작한다. 다시 말해, 이것은 RS플립플롭(FF)이 셋 단자에 입력되는 신호에 무관하게 리셋 단자로부터 하이 신호가 입력되면 로우 신호를 출력한다는 것이다.

따라서, RS플립플롭(FF)은 셋 단자로 입력되는 발진기(200)의 신호(Vck)의 폴링 에지에 의해 하이 신호를 출력하고, 리셋 단자로 입력되는 NOR 게이트(NOR)의 하이 신호에 따라 로우 신호를 출력한다.

결국, NMOS 트랜지스터(NM1)의 스위칭 주기는 신호(Vck)의 주기가 일정하므로 NOR 게이트(NOR)에서 출력하는 신호에 의해 결정된다.

NOR 게이트(NOR)는 비교기(COM1)의 출력 신호와 NAND 게이트(NAND)의 출력 신호를 입력으로 하므로, 상기 비교기(COM1)의 출력 신호와 NAND 게이트(NAND)의 출력 신호에 따라 RS플립플롭(FF)으로 인가되는 신호가 결정된다.

여기서, 비교기(COM1)는 전압 제어를 수행하고, NAND 게이트(NAND)외 비교기(COM2)와 리딩에지블랭킹부(400)는 전류 제어를 수행한다.

따라서, NOR 게이트(NOR)의 한쪽 입력은 전류 제어 입력이고, 다른쪽 입력은 전압 제어에 의한 입력이 된다.

전압 제어는 다음과 같으며, 도5의 (가) 구간과 같다.

도5는 이 발명의 실시예에 따른 전압 제어와 전류 제어가 복합된 펄스폭 변조 회로에서의 동작 파형도이고, 도5의 B는 리딩에지블랭킹부(400)가 출력 신호이고, C는 삼각파 신호(Vst)이고, D는 피드백 전압이고, E는 비교기(COM2)의 비반전 입력 신호이고, F는 NAND 게이트의 출력 신호이고, G는 RS플립플롭의 출력 신호이다.

비교기(COM1, COM2)의 반전 단자에 입력되는 피드백 전압(Vfb)이 도5의 (가)구간과 같이 최소 도통시간(NMOS 트랜지스터의 최소 턴 온 시간) 이하의 도통시간으로 제어되는 전압을 나타내면, 즉 경부하인 경우가 되면, 비교기(COM1)는 입력되는 삼각파 신호(Vsk)와 피드백 전압(Vfb)을 비교한다.

그리고, 비교되는 전압중 삼각파 신호(Vst)가 피드백 전압(Vfb)보다 큰 지점인 t1 지점일 때, 비교기(COM1)는 하이 신호를 NOR 게이트(NOR)로 출력한다.

이때, 비교기(COM2)의 비반전 입력은 t1 지점에서 보다시피 피드백 전압(Vfb)보다 작으므로, 로우 신호를 NAND 게이트(NAND)로 출력하면, NAND 게이트(NAND)는 적어도 하나의 입력 신호가 로우이므로 로우 신호를 출력한다.

그러므로 결국, NOR 게이트(NOR)는 비교기(COM1)의 출력에 따라 하이 신호를 RS플립플롭(FF)의 리셋 단자로 출력하고, 그에 따라 RS플립플롭(FF)은 t1지점과 같이 폴링 에지 신호를 출력한다.

이하, 도5의 (나) 구간을 참조로 전류 제어를 설명한다.

상기와 같이 전압 제어가 이루어짐에 따라 NMOS 트랜지스터(NM1)가 턴 온시간이 줄어들어 출력 전압(Vo)은 증가하게되고, 그에 따라 피드백 전압(Vfb)이 증가한다.

이렇게 증가한 피드백 전압(Vfb)은 비교기(COM1, COM2)의 반전 단자에 인가되는데, 비교기(COM1)는 NMOS 트랜지스터(NM1)가 턴 온한 후로부터 비반전 전압(Vst)이 피드백 전압(Vfb)보다 작으므로 로우 신호를 NOR 게이트(NOR)로 출력한다.

반면에, 비교기(COM2)는 비반전 전압(Vos+ Vis)과 피드백 입력(Vfb)을 비교하다가 비반전 전압(Vis+Vos)이 피드백 전압(Vfb)보다 큰 t4지점에서 하이 신호를 발생하여 NAND 게이트(NAND)로 출력한다.

그러면, NAND 게이트(NAND)는 비교기(COM2)의 하이 신호와 리딩에지블랭킹부(400)의 하이 신호를 입력받아 NOR 게이트(NOR)로 하이 신호를 출력한다.

결국, NOR 게이트(NOR)는 전류 제어에 의한 하이 신호에 따라 RS플립플롭(FF)의 리셋 단자로 하이 신호를 출력하고, 그에 따라 RS플립플롭(FF)은 t4지점에서 폴링 에지 신호를 출력한다.

여기서, 리딩에지블랭킹부(400)는 Va가 로우인 구간 동간에 Vis+Vos의 전압이 갑자기 상승하는 구간 동안의 전류가 NMOS 트랜지스터(NM1)의 스위칭 동작에 영향을 주지 않도록 한다.

따라서, 이 발명은 기본적으로 전류 제어를 수행하도록 하면서, 전류 제어에 의한 전압 리플이 발생하는 시비율이 적은 구간에서 전압 제어를 수행하도록 함으로써, 전류 제어의 장점과 전압 제어의 장점을 동시에 갖도록 하는 효과가 있다.

도1은 종래의 RC 필터를 이용한 전류 감지 파형의 잡음 제거 회로의 회로도이다.

도2는 리딩 에지 블랭킹을 이용한 잡음제거 회로의 회로도이다.

도3은 도2의 동작 파형도이다.

도4는 이 발명의 실시예에 따른 전압 제어와 전류 제어가 복합된 펄스폭 변조 회로를 나타낸 도면이다.

도5는 이 발명의 실시예에 따른 전압 제어와 전류 제어가 복합된 펄스폭 변조 회로에서의 동작 파형도이다.

Claims (5)

1. 변압기를 포함하여 변압기의 1차 코일에 전원을 인가하고, 변압기의 2차 코일측에 상기 1차 코일에 인가된 전원에 유기된 전원을 출력하는 전원 발생부와, 일정 주파수인 제1 신호와 삼각파인 제2 신호를 발진하는 발진부를 포함하는 스위칭 모드 파워 서플라이에 있어서,

   상기 전원 발생부의 1차측에 전기적으로 연결되어 게이트로 인가되는 신호에 따라 스위칭을 달리하는 모스펫 트랜지스터와;

   상기 전원 발생부의 출력단에 입력단이 연결되어 상기 전원 발생부의 전원을 1차측 코일측으로 피드백 입력되도록 하는 피드백 회로와;

   상기 피드백 회로의 출력 전원을 반전 입력으로 하고 상기 발진부의 제2 신호를 비반전 입력으로 하여 비교함으로써 스위칭 전압 제어를 하는 제1 비교기와;

   피드백 회로의 출력 전원을 반전 입력으로 하고 상기 모스펫 트랜지스터의 출력단으로부터 인가되는 전압을 비반전 입력하여 비교하는 제2 비교기와;

   상기 발진부의 제1 신호를 입력으로 하고, 상기 제1 신호의 온 상태 시간보다 짧은 시간으로 로우 상태로 설정한 상기 제1 신호의 반전된 형태의 신호를 출력하여 상기 모스펫 트랜지스터의 턴 온 직후의 전류가 스위칭 제어에서 제외되도록 하는 리딩 에지 블랭킹부와;

   상기 리딩 에지 블랭킹의 출력을 제1 입력으로 하고 상기 제2 비교기의 출력을 제2 입력으로 하여 논리곱 연산을 하는 NAND 게이트와;

   상기 제1 비교기의 출력을 제1 입력으로 하고 상기 NAND 게이트의 출력을 제2 입력으로 하여 논리합 연산을 하는 NOR 게이트와;

   상기 발진부의 제1 신호를 셋 입력으로 하고 상기 NOR 게이트의 출력을 리셋 입력으로 하여 출력 신호를 상기 모스펫 트랜지스터의 게이트로 인가하는 플립플롭을 포함하여 이루어진 전류 제어와 전압 제어가 복합된 펄스폭 변조 회로.
2. 제1항에서, 상기 피드백 회로는

   상기 전원 발생부의 출력 전압을 전류로 변환시켜 출력하는 피드백 회로(310)와, 상기 피드백 회로(310)의 출력 전류를 애노드 입력으로 하여 발광하는 다이오드(D1)와, 상기 다이오드(D1)의 발광을 베이스 입력으로 하고 이미터가 접지된 포토 트랜지스터(Q1)와, 상기 포토 트랜지스터(Q1)의 컬렉터와 접지단 사이에 연결되어 과전류가 상기 제1 및 제2 비교기에 인가되지 않도록 하는 제너 다이오드(ZD)와, 상기 제너 다이오드(ZD)의 애노드에 연결되는 전류원(Is)과 상기 전류원(Is)과 접지단 사이에 연결된 커패시터(C2)를 포함하는 전류 제어와 전압 제어가 복합된 펄스폭 변조 회로.
3. 제1항에서, 상기 플립플롭은,

   리셋 단자가 셋 단자에 우선하여 동작하는 것이 특징인 전류 제어와 전압 제어가 복합된 펄스폭 변조 회로.
4. 제1항에서, 상기 발진부는,

   상기 제2 신호의 제일 낮은 전압이 상기 제1 비교기의 비반전 단자에 입력되는 전압보다 커야하는 것이 특징인 전류 제어와 전압 제어가 복합된 펄스폭 변조 회로.
5. 제4항에서, 상기 발진부는,

   상기 제2 신호의 제일 높은 전압이 상기 모스펫 트랜지스터의 최대 출력 전류에 비례하여 상기 제1 비교기의 반전 단자에 입력되는 전압보다 작아야 하는 것이 특징인 전류 제어와 전압 제어가 복합된 펄스폭 변조 회로.