CN102419613B

CN102419613B - 电压生成电路

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Publication number: CN102419613B
Application number: CN201110291057.8A
Authority: CN
Inventors: 川岸典弘; 辻信昭; 前岛利夫
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2010-09-22
Filing date: 2011-09-22
Publication date: 2014-04-30
Anticipated expiration: 2031-09-22
Also published as: CN102419613A; KR20120031145A; KR101316667B1; US8653803B2; US20120068675A1; JP2012070501A; US20120068676A1; JP5696414B2

Abstract

本发明公开了一种电压生成电路，其包括：根据输出电压生成检测电压的电压检测电路；生成周期性改变的基准电压的基准电压生成电路；根据检测电压和基准电压之间的比较结果来生成控制信号的比较电路，其中每一个都具有根据检测电压的脉冲宽度的控制脉冲在该控制信号中顺序出现；以及驱动脉冲生成电路，该驱动脉冲生成电路在控制脉冲的脉冲宽度超过预定宽度时生成与控制脉冲相对应的驱动脉冲，并且将所生成的驱动脉冲供应到连接到DC电源的晶体管，并且当控制脉冲的脉冲宽度变得小于该预定宽度时停止生成驱动脉冲。

Description

电压生成电路

技术领域

本发明涉及生成预定电压的技术。

背景技术

已经提出了一种在连接到DC电源的晶体管的控制下生成预定电压并且将该预定电压施加到驱动负载的技术(DC-DC转换器)。例如，JP-A-2008-236822提出了一种在低负载状态和高负载状态之间切换用于控制晶体管的导通/非导通状态的周期的技术。具体地，并行地生成两种时钟信号，即，预定频率的基准时钟信号和根据负载可变的频率的控制时钟信号，由此晶体管在高负载状态中根据基准时钟信号受到控制，但是在低负载状态中根据控制时钟信号受到控制。根据以上构造，能够减少在低负载状态中的耗散功率的量。

然而，根据在JP-A-2008-236822中描述的技术，因为有必要独立地提供两种电路来分别地生成基准时钟信号和控制时钟信号，所以出现了电路构造复杂的问题。而且，出现了在根据负载在时钟信号之间进行切换时晶体管的控制操作变得不连续的问题。

发明内容

鉴于前述情况，本发明的目的在于，在不需要两种信号和电路的情况下，减少低负载状态中的耗散功率的量。

为了实现以上目的，根据本发明，提供了一种用于通过向连接到DC电源的晶体管供应驱动脉冲从而使该晶体管导通来生成输出电压的电压生成电路，包括：

电压检测电路，所述电压检测电路根据所述输出电压来生成检测电压；

基准电压生成电路，所述基准电压生成电路生成周期性改变的基准电压；

比较电路，所述比较电路根据所述检测电压和所述基准电压之间的比较结果来生成控制信号，其中，每一个都具有根据所述检测电压的脉冲宽度的控制脉冲在所述控制信号中顺序出现；以及

驱动脉冲生成电路，所述驱动脉冲生成电路在所述控制脉冲的脉冲宽度超过预定宽度时生成与所述控制脉冲相对应的驱动脉冲并且将所生成的驱动脉冲供应到所述晶体管，并且在所述控制脉冲的脉冲宽度变得小于所述预定宽度时停止生成所述驱动脉冲。

优选地，该驱动脉冲生成电路包括：延迟电路，所述延迟电路对所述控制信号进行延迟；逻辑电路，所述逻辑电路将在所述延迟处理之前的控制信号和所述延迟处理之后的控制信号之间的与非运算的结果作为输出信号进行输出；以及驱动电路，所述驱动电路根据所述逻辑电路的输出信号来生成所述驱动脉冲。

优选地，所述驱动电路生成所述驱动脉冲，在该驱动脉冲中，根据所述逻辑电路的所述输出信号来限定前沿，并且根据在由所述延迟电路进行的所述延迟处理之后的所述控制信号来限定后沿。

优选地，所述延迟电路的延迟量被设置为可变的。

优选地，所述驱动脉冲生成电路包括：计数电路，所述计数电路测量所述控制脉冲的脉冲宽度；比较器，所述比较器根据在由所述计数电路测量到的所述脉冲宽度和基准值之间的比较结果来生成输出信号；以及驱动电路，所述驱动电路根据从所述比较器输出的所述输出信号来生成所述驱动脉冲。

附图说明

通过参考附图来详细描述本发明的优选示例性实施例，本发明的以上目的和优点将变得更加明显，其中：

图1是示出根据本发明的第一实施例的电压生成电路的框图；

图2是在高负载状态中的各个信号的波形图；

图3是在低负载状态中的各个信号的波形图；

图4是示出根据本发明的第二实施例的电压生成电路的框图；

图5是示出根据本发明的修改示例1的电压生成电路的框图；以及

图6是在修改示例2中的电压生成电路的电路图。

具体实施方式

<A：第一实施例>

图1是示出根据本发明的第一实施例的电压生成电路100的框图。电压生成电路100是根据从DC电源12生成的输入电压VIN生成输出电压VOUT并且将该输出电压供应到输出端子14的电源电路(DC-DC转换器)。输出端子14被耦合到驱动负载(未示出)。如图1中所示，电压生成电路100包括P沟道晶体管TR1、N沟道晶体管TR2、抗流线圈L、平滑电容器C和控制电路20。

晶体管TR1和晶体管TR2被串联耦合到电源。具体地，晶体管TR1的漏极和晶体管TR2的漏极在耦合点N处彼此耦合。此外，晶体管TR1的源极被供应有输入电压VIN，并且晶体管TR2的源极被接地。抗流线圈L被置放在输出端子14(驱动负载)与晶体管TR1和晶体管TR2之间的耦合点N之间。平滑电容器C被耦合到输出端子14并且平滑输出电压VOUT。

控制电路20在晶体管TR1和晶体管TR2的控制下在输出端子14处生成输出电压VOUT。具体地，控制电路20向晶体管TR1的栅极供应驱动信号DR1，并且还向晶体管TR2的栅极供应驱动信号DR2。

如在图1中所示，控制电路20包括电压检测电路30、基准生成电路40、比较电路50和驱动脉冲生成电路60。虽然第一实施例示例性地示出其中控制电路20被安装在单个集成电路上的构造，但是本发明可以采用其中控制电路20的各个元件以分布方式被安装在多个集成电路上的构造。

电压检测电路30根据在输出端子14处生成的输出电压VOUT来生成检测电压VD。如在图1中所示，第一实施例的电压检测电路30包括电阻器元件322、电阻器元件324、电压源34和放大器(误差放大器36)。电阻器元件322和电阻器元件324对从输出端子14反馈的输出电压VOUT进行分压以生成反馈电压V1。电压源34是用于生成预定比较电压V2(例如，1.2伏特)的DC电源。将反馈电压V1供应到放大器36的非反相输入端子，并且将比较电压V2供应到放大器36的反相输入端子。

放大器36生成通过放大在反馈电压V1和比较电压V2之间的差分电压所获得的检测电压VD。具体地，当输出电压VOUT高于比较电压V2时，检测电压VD变大，而当输出电压VOUT低于比较电压V2时，检测电压VD变小。因为当对驱动负载的供电增加时(在较高负载状态中)输出电压VOUT变小，所以检测电压VD根据较高负载状态而减小(检测电压VD根据较低负载状态而增加)。图2是在高负载状态(检测电压VD低的情况)中的各个信号的波形图，并且图3是在低负载状态(检测电压VD高的情况)中的各个信号的波形图。

图1中的基准生成电路40是用于生成周期性改变的基准电压VREF的振荡电路，并且被构成为包括电流源电路42、晶体管44和电容器元件46。电容器元件46的两端之间的电压作为基准电压VREF被供应到比较电路50。电流源电路42是生成预定电流并且向电容器元件46供应的恒定电流源。晶体管44是设置在电容器元件46的两端之间的开关。当将具有作为单个周期的单位周期T0的时钟信号CLK供应到晶体管44的栅极时，晶体管在单位周期T0的起始点同时地转变到导通状态，以由此使电容器元件46的两端之间短路。因此，如在图2和图3中所示，以下述方式在电容器元件46的两端之间生成三角形波形或者锯齿波形的基准电压VREF，该方式是该基准电压在作为单个周期的每个单位周期T0中周期性地变化，以便于在各个单位周期T0中的每一个的起始点被初始化为零并且随着时间在单位周期T0内增加。

比较电路50由具有反相输入端子和非反相输入端子的运算放大器来构成。将由电压检测电路30生成的检测电压VD供应到比较电路50的反相输入端子，并且将由基准生成电路40生成的基准电压VREF供应到比较电路50的非反相输入端子。比较电路50将检测电压VD与基准电压VREF作比较以由此根据比较结果来生成控制信号X。具体地，如在图2和3中所示，当基准电压VREF高于检测电压VD时，控制信号X被设置为高电平，而当基准电压VREF低于检测电压VD时，控制信号X被设置为低电平。因此，以下述方式生成控制信号X，该方式为脉冲(在下文中被称为“控制脉冲”)PX设置在与基准电压VREF的周期相对应的每个单位周期T0中。

如上所述，因为检测电压VD根据较高负载状态而变小(检测电压VD根据较低负载状态而变大)，所以当负载变大时，各个控制脉冲PX的脉冲宽度WX变长(脉冲宽度WX根据较低负载状态而变短)。如根据前述解释应当理解，比较电路50用作用于生成控制信号X的脉冲宽度调制电路，在该控制信号中，设置了分别具有根据检测电压VD(输出电压VOUT)的脉冲宽度WX的脉冲PX。

图1中的驱动脉冲生成电路60通过利用从比较电路50供应的控制信号X来生成驱动信号DR1和驱动信号DR2。如在图1中所示，驱动脉冲生成电路60包括短脉冲消除电路70和驱动电路80。短脉冲消除电路70从控制信号X生成控制信号Y1和控制信号Y2，该控制信号X是从比较电路50生成的，并且驱动电路80从控制信号Y1和控制信号Y2生成驱动信号DR1和驱动信号DR2。

如在图1中所示，通过包括延迟电路72、逻辑电路74、反相电路76和反相电路78来构成短脉冲消除电路70。如在图2和图3中所示，延迟电路72生成通过以预定延迟量δ延迟由比较电路50生成的控制信号X所获得的控制信号XD。延迟电路72的延迟量δ被设为比单位周期T0(基准电压VREF的单个周期)短。

图1中的逻辑电路74是输出在通过延迟电路72进行延迟处理之前的控制信号X(即，刚好在比较电路50之后的控制信号X)和通过延迟电路72进行延迟处理之后的控制信号XD之间的与非(NAND)运算的结果的与非电路。反相电路76对逻辑电路74的输出信号进行反相以由此生成控制信号Y1。

如图2中所示，在控制脉冲PX的脉冲宽度WX大于延迟量δ的情况(即，高负载状态)下，控制脉冲PX在延迟处理之前的控制信号X和延迟处理之后的控制信号XD之间部分地重迭。因此，在控制信号Y1中生成控制脉冲PY1，该控制脉冲PY1具有与控制脉冲PX在控制信号X和控制信号XD之间重叠的部分相对应的脉冲宽度。

另一方面，如图3中的左侧的第一和第二控制脉冲PX，在脉冲宽度WX小于延迟量δ的情况(即，低负载状态)下，控制脉冲PX在延迟处理之前的控制信号X和延迟处理之后的控制信号XD之间不重叠。因此，不生成与具有小于延迟量δ的脉冲宽度WX的控制脉冲PX相对应的控制脉冲PY1，而是仅在控制信号Y1中生成与具有大于延迟量δ的脉冲宽度WX的控制脉冲PX相对应的控制脉冲PY1。即，短脉冲消除电路70用作用于在控制信号Y1中消除具有小于延迟量δ的脉冲宽度WX的控制脉冲PX的元件。

在图1中的反相电路78对在由延迟电路72进行延迟处理之后的控制信号XD进行反相以由此生成控制信号Y2。因此，如在图1和2中所示，在控制信号Y2中生成具有与控制信号XD的控制脉冲PX中的每一个的极性相反的极性(负极性)的控制脉冲PY2。

图1中的驱动电路80包括信号生成电路82、信号生成电路84和比较电路86。信号生成电路82和信号生成电路84中的每一个由由RS(复位置位)触发器构成。信号生成电路82生成驱动信号DR1，并且从其输出端子/Q向晶体管TR1的栅极进行供应，而信号生成电路84生成驱动信号DR2，并且从其输出端子Q向晶体管TR2的栅极进行供应。

从短脉冲消除电路70(反相电路76)向信号生成电路82的输入端子S供应控制信号Y1，而从短脉冲消除电路70(反相电路78)向信号生成电路82的输入端子R和信号生成电路84的输入端子S中的每一个供应控制信号Y2。从比较电路86向信号生成电路84的输入端子R供应比较信号SC。比较电路86根据在晶体管TR1和晶体管TR2之间的连接点N处的电压VN(在下文中被称为“连接点电压”)与地电压GND(零)之间的电压差来生成控制信号SC。具体地，当连接点电压VN低于地电压GND(VN＜GND)时，比较信号SC被设置为低电平，而当连接点电压VN等于或者高于地电压GND(VN≥GND)时，比较信号SC被设置为高电平。

在以上构造中，在其中控制脉冲PX的脉冲宽度WX超过延迟量δ(WX＞δ)的高负载中，如在图2中所示，在控制信号Y1中生成与在延迟处理之前的控制信号和延迟处理之后的控制信号之间的重叠相对应的控制脉冲PY1。因此，具有与从控制信号Y1的控制脉冲PY1的前沿到紧接着在控制信号Y2之后的控制脉冲PY2的后沿的部分相对应的脉冲宽度(即，等于控制脉冲PX的脉冲宽度的脉冲宽度)的驱动脉冲PDR1与控制脉冲PX中的每一个相对应地顺序地出现(WX＞δ)。驱动脉冲PDR1是用于导通P沟道晶体管TR1的负极性的脉冲。

当如上解释，晶体管TR1通过被供应有驱动脉冲PDR1而转变到导通状态中时，如在图2中所示，因为连接点N被耦合到DC电源12，所以连接点的电压VN增加到输入电压VIN。因此，从DC电源12经由晶体管TR1流入抗流线圈L的电流IL随着时间增加。

在前述状态中，当控制信号Y2的控制脉冲PY2的后沿到达信号生成电路82的输入端子R和信号生成电路84的输入端子S时，终止从信号生成电路82向晶体管TR1供应驱动脉冲PDR1，并且从信号生成电路84供应到晶体管TR2的驱动脉冲PDR2被设置为高电平。即，当晶体管TR1转变到断开状态时，晶体管TR2同时地转变到导通状态。

因为紧接在转变到晶体管TR1的断开状态之后的阶段，抗流线圈L作用于维持仅在晶体管TR1的断开之前的电流IL，所以在连接点电压VN低于地电压GND的状态中(VN＝VL)，通过晶体管TR2流动的电流IL被连续供应到抗流线圈L，同时该电流随着时间减小。当连接点电压VN根据电流IL的减小而随着时间增加并且然后达到地电压GND(IL＝0)时，从比较电路86输出的比较信号SC转变到高电平。因此，因为从信号生成电路84的输出端子Q输出的驱动信号DR2转变到低电平，所以晶体管TR2转变到断开状态，由此连接点电压VN改变为输出电压VOUT。如上所述，在高负载状态中，在每一次生成控制信号X(控制信号XD)的控制脉冲PX时重复生成电流IL，由此以高准确度将输出电压VOUT保持为预定目标值。

另一方面，当控制脉冲PX的脉冲宽度WX小于延迟量δ(WX＜δ)时，如在图3中所示，在控制信号Y1中没有生成与控制脉冲PX相对应的控制脉冲PY1(即，信号生成电路82没有被置位)。因此，在驱动信号DR1中没有生成与控制脉冲PX相对应的驱动脉冲PDR1。如将从前述解释理解，根据第一实施例的驱动脉冲生成电路60生成与具有超过延迟量δ的脉冲宽度WX的控制脉冲PX相对应的驱动脉冲PDR1，并且将该驱动脉冲供应到晶体管TR1，而当脉冲宽度WX变得小于延迟量δ时停止生成驱动脉冲PDR1。因为在其中驱动脉冲PDR1的生成被停止的状态中，晶体管TR1没有转变到导通状态，所以电流IL不被供应到抗流线圈L。

当如上所述电流IL的停止状态继续时，输出电压VOUT随着时间减小，由此例如与从图3中的左侧的第三控制脉冲PX类似，脉冲宽度WX变得大于延迟量δ。当控制脉冲PX的脉冲宽度WX超过延迟量δ时，在驱动信号DR1中生成驱动脉冲PDR1以由此将晶体管TR1转变到导通状态。因此，与高负载状态类似，将通过晶体管TR1的电流IL供应到抗流线圈L，以由此增加输出电压VOUT。当输出电压VOUT响应于电流IL的供应而增加时，控制脉冲PX的脉冲宽度WX变得小于延迟量δ，由此再次停止驱动信号DR1的生成。

即，在第一实施例中，与高负载状态相比，在低负载状态中向抗流线圈L供应电流IL的频率(输出电压VOUT增加)减小了一定程度，即，在低负载状态中停止与具有小于延迟量δ的脉冲宽度WX的控制脉冲PX相对应的驱动脉冲PDR1的生成。因此，如与其中除了高负载状态之外还在低负载状态中在每个控制脉冲PX处生成电流IL的构造相比，能够减少消耗功率量。

根据以上解释的第一实施例，通过在高负载状态中在控制信号X的每个控制脉冲PX处生成电流IL，输出电压VOUT能够以高准确度被保持为目标值，同时能够通过在低负载状态中停止驱动脉冲PDR1的生成来减少消耗功率量。此外，因为根据在预定值(延迟量δ)与通过在检测电压VD(输出电压VOUT)和基准电压VREF之间的比较所生成的控制信号X的脉冲宽度WX之间的比较来控制驱动脉冲PDR1的生成/停止，所以能够在高负载状态和低负载状态二者中利用公共基准电压VREF时实现前述各个效果。因此，该实施例的优点在于，与其中用于高负载状态的电路和用于低负载状态的电路分开设置并且这些电路中的一个被选择性地利用的构造相比，电路构造能够被简化并且输出电压VOUT能够被连续生成。

<B：第二实施例>

将在下文中解释本发明的第二实施例。图4是示出根据本发明的第二实施例的电压生成电路的框图。在图4中，在适当地省略其详细解释的情况下，用共同的符号指代作用和功能与第一实施例的那些元件相同的元件。

第二实施例中的延迟电路172是能够设置将要被应用到控制信号X的延迟量δ从而使其可变的可变延迟电路(例如可变延迟线)。具体地，可以根据来自用户操作的输入装置400的指令来将延迟量δ设置为可变的。

当延迟量δ增加时，每一个都具有小于延迟量δ的脉冲宽度WX的控制脉冲PX(即，在生成驱动脉冲DR1时忽视的控制脉冲PX)的数目增加。因此，与延迟量δ小的情况相比，在大延迟量状态中，在低负载状态中减少消耗量的效果变得显著。另一方面，当延迟量δ减小时，每一个都具有小于延迟量δ的脉冲宽度WX的控制脉冲PX的数目减小。因此，与延迟量δ大的情况相比，在小延迟量状态中，以高准确度将输出电压VOUT保持为目标值的效果变得显著。

如以上解释的，根据第二实施例，在驱动脉冲PDR1的生成上反映的控制脉冲PX的数目来能够根据延迟量δ被控制为可变。因此，例如，电压生成性能(以高准确度生成输出电压VOUT/减少功耗的量)能够被设置为根据电压生成电路100的使用可变。例如，在其中功耗量的减小应当具有优先级的使用中，将延迟量δ增加，而在以高准确度生成输出电压VOUT应当具有优先级的使用中，将延迟量δ减小。

<C：修改示例>

可以以各种方式修改前述实施例。将在下面解释具体的修改示例。以下修改的示例中的两个或者更多可以被任意地选择和适当地组合。

(1)修改示例1

在以上实施例中，通过执行由延迟电路72(172)进行延迟处理之前的控制信号X和延迟处理之后的控制信号XD之间的与非操作，关于具有小于延迟量δ的脉冲宽度WX的控制脉冲停止驱动脉冲PDR1的生成。然而，不在驱动信号DR1的生成上反映具有小于预定宽度的脉冲宽度WX的控制脉冲PX的构造不限于以上构造。

图5是示出根据本发明的修改示例1的电压生成电路的框图。在图5中，提供计数电路(计数器)500和比较器来代替延迟电路72(172)、逻辑电路74、反相电路76和反相电路78。例如，如图5中所示，能够采用如下构造，通过利用计数电路500来测量控制脉冲PX的脉冲宽度WX，以由此根据在测量到的值和基准值VREFX之间的比较结果来确定是否将在驱动信号DR1上反映该控制脉冲PX。

根据修改示例1，能够根据将与由计数电路500测量的控制脉冲PX的脉冲宽度WX相比的基准值VREFX的设置来容易地控制在驱动脉冲PDR1的生成上反映的控制脉冲PX的数目以使其是可变的。因此，电压生成性能(以高准确度生成输出电压VOUT/减少功耗的量)能够被设置为根据图5中所示电压生成电路100的使用是可变的。

然而，根据与前述各个实施例类似的检测在由延迟电路72进行延迟处理之前的控制脉冲PX和延迟处理之后的控制脉冲之间存在或者不存在重叠的构造，以上各个实施例具有以下优点，例如，如与利用计数电路测量脉冲宽度WX的构造相比，驱动脉冲生成电路60(短脉冲消除电路70)的构造能够被简化。

(2)修改示例2

如在图6中所示，在每个实施例中，能够采用如下构造，将用于防止放大器36的振荡以稳定地操作该放大器的相位补偿电路38添加到电压检测电路30。图6所示的相位补偿电路38由在放大器36的非反相输入端子和输出端子14之间串联连接的电容器元件382和电阻器元件384构成。在其中用于高负载状态的电路和用于低负载状态的电路被选择性地利用的构造中，还要求分开地为高负载和低负载设置图6所示的相位补偿电路38。然而，根据其中在高负载状态和低负载状态之间共同地利用信号路径的本发明的各个实施例，还能够有利地在高负载状态和低负载状态之间共同地利用类似于图6所示的相位补偿电路38的用于稳定操作的电路。

这里，以上实施例的细节总结如下。在以下解释中，虽然为了便于理解本发明在括号中另外描述了与本发明的元件相对应的实施例的元件，但是这并非意在将本发明的范围限制到这些实施例。

根据本发明的电压生成电路是用于通过向连接到DC电源(例如，DC电源12)的晶体管(例如，晶体管TR1)供应驱动脉冲(例如，驱动脉冲PDR1)从而使该晶体管被导通来生成输出电压(例如，输出电压VOUT)的电压生成电路，包括：

电压检测电路(例如电压检测电路30)，该电压检测电路根据输出电压生成检测电压(例如，检测电压VD)；

基准电压生成电路(例如基准生成电路40)，该基准电压生成电路生成周期性改变的基准电压(例如，基准电压VREF)；

比较电路(例如比较电路50)，该比较电路根据检测电压和基准电压之间的比较结果来生成控制信号(例如，控制信号X)，其中，每一个都具有根据检测电压的脉冲宽度的控制脉冲(例如，控制脉冲PX)在控制信号中顺序出现；以及

驱动脉冲生成电路(例如驱动脉冲生成电路60)，该驱动脉冲生成电路在控制脉冲的脉冲宽度超过预定宽度时生成与控制脉冲相对应的驱动脉冲并且将所生成的驱动脉冲供应到晶体管，并且当控制脉冲的脉冲宽度变得小于预定宽度时停止生成驱动脉冲。

根据以上构造，通过在高负载状态中在控制信号的每个控制脉冲处生成驱动脉冲，以高准确度将输出电压VOUT保持为目标值，而通过在低负载状态中停止驱动脉冲的生成，能够减少消耗功率的量。在根据检测电压和基准电压之间的比较而生成的控制信号中，因为关于脉冲宽度小于预定宽度的控制脉冲而停止驱动脉冲的生成，所以能够在高负载状态和低负载状态之间利用公共电路和信号(例如基准信号VREF)时实现各个效果。因此，本发明具有优点(例如，电路构造能够被简化)，使得没有必要在高负载状态和低负载状态之间分开地采用电路和信号。

在本发明的优选方面，驱动脉冲生成电路包括对控制信号进行延迟的延迟电路、输出延迟处理之前的控制信号和延迟处理之后的控制信号之间的与非运算的结果的逻辑电路、以及根据逻辑电路的输出信号来生成驱动脉冲的驱动电路。根据前述方面，逻辑电路输出延迟处理之前的控制信号和延迟处理之后的控制信号之间的与非运算的结果。因此，在逻辑电路的输出信号(例如，控制信号Y1)中，生成每一个都与延迟处理之前的控制信号(例如控制信号X)和延迟处理之后的控制信号(例如控制信号XD)之间的重叠相对应的脉冲(例如控制脉冲PY1)。即，当控制信号中的控制脉冲的脉冲宽度超过延迟电路的延迟量时，在逻辑电路的输出信号上反映控制脉冲，而当在控制信号中的控制脉冲的脉冲宽度小于延迟电路的延迟量时，在逻辑电路的输出信号上不反映控制脉冲。该驱动电路生成驱动脉冲，在该驱动脉冲中，例如，根据逻辑电路的输出信号来限定前沿，并且根据在被延迟电路进行延迟处理之后的控制信号来限定后沿。根据以上构造，能够有利地通过利用延迟电路的简单构造来区分控制脉冲的长度。

在利用延迟电路来区分控制脉冲的脉冲宽度的前述方面中，因为当延迟电路的延迟量大时，用于驱动脉冲的生成的控制脉冲(在逻辑电路的输出信号上反映的控制脉冲)的数目减小，所以用于生成输出电压所需要的耗散功率的量减少。另一方面，因为当延迟电路的延迟量小时，用于驱动脉冲的生成的控制脉冲的数目增加，所以输出电压能够以高准确度被设置和保持为预定目标值。因此，根据其中延迟电路的延迟量被设置为可变的构造，以高准确度生成输出电压和减小耗散功率的量中的任一项根据延迟电路的延迟量被选择性地设置为具有优先级。

虽然已经针对特定优选实施例图示和描述了本发明，但是对于本领域技术人员而言明显的是，能够基于本发明的教示作出各种改变和修改。显然，这样的改变和修改是在如由所附权利要求限定的本发明的精神、范围和意图内的。

本申请基于2010年9月22日提交的日本专利申请No.2010-211703，其内容通过引用并入这里。

100 电压生成电路

12 DC电源

14 输出端子

TR1、TR2 晶体管

L 抗流线圈

C 平滑电容器

20 控制电路

30 电压检测电路

322、324 电阻器元件

34 电压源

36 放大器

38 相位补偿电路

40 基准生成电路

42 电流源电路

44 晶体管

46 电容器元件

50 比较电路

60 驱动脉冲生成电路

70 短脉冲消除电路

72 延迟电路

74 逻辑电路

76、78 反相电路

80 驱动电路

82、84 信号生成电路

86 比较电路

Claims

1.一种用于通过向连接到DC电源的晶体管供应驱动脉冲从而使该晶体管导通来生成输出电压的电压生成电路，包括：

驱动脉冲生成电路，所述驱动脉冲生成电路在所述控制脉冲的脉冲宽度超过预定宽度时生成与所述控制脉冲相对应的驱动脉冲并且将所生成的驱动脉冲供应到所述晶体管，并且在所述控制脉冲的脉冲宽度变得小于所述预定宽度时停止生成所述驱动脉冲，

其中，所述驱动脉冲生成电路包括：

延迟电路，所述延迟电路对所述控制信号进行延迟；

逻辑电路，所述逻辑电路将在所述延迟处理之前的控制信号和所述延迟处理之后的控制信号之间的与非运算的结果作为输出信号进行输出；以及

驱动电路，所述驱动电路根据所述逻辑电路的输出信号来生成所述驱动脉冲。

2.根据权利要求1所述的电压生成电路，其中，所述驱动电路生成所述驱动脉冲，在所述驱动脉冲中，根据所述逻辑电路的所述输出信号来限定前沿，并且根据在由所述延迟电路进行的所述延迟处理之后的所述控制信号来限定后沿。

3.根据权利要求1所述的电压生成电路，其中，所述延迟电路的延迟量被设置为可变的。

4.根据权利要求1所述的电压生成电路，其中，所述驱动脉冲生成电路包括：

计数电路，所述计数电路测量所述控制脉冲的脉冲宽度；

比较器，所述比较器根据由所述计数电路测量到的所述脉冲宽度和基准值之间的比较结果来生成输出信号；以及

驱动电路，所述驱动电路根据从所述比较器输出的所述输出信号来生成所述驱动脉冲。