JPWO2012042942A1 - Ｄｃ−ｄｃコンバータ - Google Patents

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Abstract

ＤＣ−ＤＣコンバータ（３０１）は、主スイッチ素子（Ｑ１１）、従スイッチ素子（Ｑ１２）、インダクタ（Ｌ１）及びキャパシタ（Ｃ１）によって降圧チョッパー動作する。従スイッチ制御信号発生回路（６０）は、PGATE信号が“Ｌ”レベルのとき、内部のキャパシタを、電源入力部（Ｖｉ）の電圧Viと電源出力部（Ｖｏ）の電圧Voとの差に比例した電圧（Vo-Vi）で放電し、NGATE信号が“Ｈ”レベルのとき、内部のキャパシタを、電源出力部（Ｖｏ）の電圧Voに比例した電圧で充電する。このキャパシタの電圧をNCTL信号として発生することにより、軽負荷時でも従スイッチ素子（Ｑ１２）が強制的にターンオフしてインダクタ電流の逆流が防止される。これにより、高速比較器及び比較器そのものを用いることなくインダクタ電流の逆流を防止して高効率なＤＣ−ＤＣコンバータを構成する。

Description

本発明は、主従のスイッチ素子とインダクタを備え、主スイッチ素子と従スイッチ素子とを交互にオンオフすることによって、入力されたＤＣ電圧を所望のＤＣ電圧に変換して出力するＤＣ−ＤＣコンバータに関するものである。
携帯電子機器等の内部に設けられる電源回路の一つとして、例えば特許文献１に示されるような降圧チョッパー回路方式のＤＣ−ＤＣコンバータが知られている。このような降圧チョッパー回路方式のＤＣ−ＤＣコンバータにおいては、軽負荷時にキャパシタからインダクタを通してグランドへ流れる逆電流（以下、「インダクタ電流の逆流」という。）を防ぐための回路を備えている。
図１は特許文献１に示されているＤＣ−ＤＣコンバータ３の回路図である。このＤＣ−ＤＣコンバータ３は第１スイッチ１１、第２スイッチ１５，インダクタ１２，キャパシタ１３、ダイオード１４を備えている。
図１において、電圧積分コントロール回路２３は、入力電圧Ｖｉと出力電圧Ｖｏとを検知して、両電圧Ｖｉ、Ｖｏをそのまま、または、加減算処理した電圧を電流へ変換することによって、誘導電流ＩＬの変化量ｄＩＬ／ｄｔに応じた電流を生成する電圧電流変換回路３１と、電圧電流変換回路３１の出力電流を蓄積して電圧へ変換する電流電圧変換コンデンサ３２と、電流電圧変換コンデンサ３２の出力電圧Ｖｃを所定の値の基準電圧Ｖｒｅｆ１と比較するコンパレータ３３と、上記基準電圧Ｖｒｅｆ１を生成してコンパレータ３３へ入力する電源３４と、を備えている
電圧電流変換回路３１は、第１スイッチ１１が導通している間、入力電圧Ｖｉおよび出力電圧Ｖｏに基づいて、Ｖｉ−Ｖｏに比例した電流を生成し、電流電圧変換コンデンサ３２へ流し込む。一方、第１スイッチ１１が遮断されている間、電圧電流変換回路３１は、出力電圧Ｖｏに比例した電流を上記電流電圧変換コンデンサ３２から引き抜く。
これにより、電流電圧変換コンデンサ３２の両端電圧Ｖｃは、誘導素子１２に流れる順方向電流ＩＬに比例して変化する。したがって、誘導素子１２に逆電流が流れ始める時点を、両端電圧Ｖｃが０Ｖになる時点として検出できる。この結果、コンパレータ３３が、両端電圧Ｖｃと、基準電圧Ｖｒｅｆ１とを比較して、両端電圧Ｖｃが０〔Ｖ〕になる前に、第２スイッチ１５の遮断をコントロール回路２１へ指示すれば、誘導素子１２に逆方向電流が流れる前に、第２スイッチ１５を遮断できる。この構成により、インダクタ電流の逆流を防止しようとするものである。
特開平１１−２３５０２２号公報
ところが、図１に示される従来のＤＣ−ＤＣコンバータは、容量電位が０Ｖになることを比較器により検知する構成であるため、周波数が高くなるとともに比較器における伝搬遅延時間が無視できなくなる。すなわち、比較器の出力は伝搬遅延時間分だけ応答遅れがあるので、この遅れ分に起因して軽負荷時に電流の逆流が生じで損失が発生する。伝搬遅延時間の短い比較器を用いれば電流の逆流時間は短縮化されるが、伝搬遅延時間の短い高速比較器は一般に消費電力が非常に大きいのでＤＣ−ＤＣコンバータ全体の効率が低下する。また、図１のようにオフセットさせた基準電圧Vref１を用いた遅延補償方法が既知であるが、動作条件ごとに遅延時間が異なるため補償が不完全になる。またVref1はバンドギャップなどの安定電圧回路で構成しなければならず、回路面積を要するなどの解決すべき課題がある。
そこで本発明は、比較器を用いることなくインダクタ電流の逆流を防止して高効率なＤＣ−ＤＣコンバータを提供することを目的としている。
本発明の第１の態様のＤＣ−ＤＣコンバータは、直流電圧が入力される電源入力部に直列接続された、主スイッチ素子及び従スイッチ素子の直列回路と、インダクタ及びキャパシタを含み、前記主スイッチ素子と前記従スイッチ素子との接続点と電源出力部との間に設けられた平滑回路と、を備え、
前記主スイッチ素子及び前記従スイッチ素子に対して駆動信号を出力するドライブ回路と、前記ドライブ回路に対してパルス信号を出力するパルス生成回路と、軽負荷時に前記インダクタに流れる電流の逆流を防止するための従スイッチ制御信号を発生する従スイッチ制御信号発生回路とを有し、
前記従スイッチ制御信号発生回路は、検出用キャパシタと、この検出用キャパシタを前記主スイッチ素子及び前記従スイッチ素子のスイッチング期間に応じて充放電する充放電回路と、前記検出用キャパシタの電位を基に前記従スイッチ制御信号を出力する従スイッチ制御信号出力回路とを備えたことを特徴とする。
この構成によれば、コンパレータを用いないで、容量電位をそのまま次の論理回路の入力に用いるので、遅延時間の少ない高速比較器を用いることによる電力消費を防ぐことができるとともに、従来必要であった比較器そのものも不要となるため、電力効率を向上できる。
本発明の第２の態様のＤＣ−ＤＣコンバータは、前記キャパシタの電位を入力してレベルシフトした電圧信号を出力するレベルシフト回路を備えたことを特徴とする。この構成によれば、前記キャパシタのキャパシタンスや充放電に用いる電流源の電流値を小さくでき、回路を小型化、低消費電力化できる。
本発明の第３の態様のＤＣ−ＤＣコンバータは、キャパシタ電圧信号を論理レベルの信号に変換して前記従スイッチ制御信号として出力する論理回路を備えたことを特徴とする。この構成によれば、パルス発生回路へ与える従スイッチ制御信号を論理レベルの信号で与えることになり、より安定した制御を行える。
本発明の第４の態様のＤＣ−ＤＣコンバータは、前記主スイッチ素子と前記従スイッチ素子との接続点と電源出力部との間に、前記インダクタ及びキャパシタによる平滑回路が接続され、（すなわち降圧型ＤＣ−ＤＣコンバータであり、）
前記電源入力部に入力される電圧をＶｉ、前記電源出力部から出力される電圧をＶｏで表すと、Ｖｉにほぼ比例した電流を発生する第１の電流源と、Ｖｏにほぼ比例した電流を発生する第２の電流源と、を備え、
前記主スイッチ素子のオン期間に第１の電流源と第２の電流源との差電流で前記キャパシタの電位が第１方向へ変化し、前記従スイッチ素子のオン期間に第２の電流源で前記キャパシタの電位が第２方向へ変化するように、前記第１の電流源および前記第２の電流源が接続されたことを特徴とする。
本発明の第５の態様のＤＣ−ＤＣコンバータは、前記第２の電流源の電圧電流変換率を前記第１の電流源の電圧電流変換率とほぼ等しくもしくは小さくしたことを特徴とする。
この構成により、誤差要因によって通常負荷時や重負荷時に従スイッチ素子のボディダイオードに電流が流れる現象を防止できる。
本発明の第６の態様のＤＣ−ＤＣコンバータは、前記主スイッチ素子と前記従スイッチ素子との接続点と電源入力部との間に、前記インダクタが接続され、（すなわち昇圧型ＤＣ−ＤＣコンバータであり、）
前記電源入力部に入力される電圧をＶｉ、前記電源出力部から出力される電圧をＶｏで表すと、Ｖｉにほぼ比例した電流を発生する第１の電流源と、Ｖｏにほぼ比例した電流を発生する第２の電流源と、を備え、
前記主スイッチ素子のオン期間に第１の電流源で前記キャパシタの電位が第１方向へ変化し、前記従スイッチ素子のオン期間に第１の電流源と第２の電流源との差電流で前記キャパシタの電位が第２方向へ変化するように、前記第１の電流源および前記第２の電流源が接続されたことを特徴とする。
本発明の第７の態様のＤＣ−ＤＣコンバータは、前記第２の電流源の電圧電流変換率を前記第１の電流源の電圧電流変換率とほぼ等しくもしくは小さくしたことを特徴とする。
この構成により、誤差要因によって通常負荷時や重負荷時に従スイッチ素子のボディダイオードに電流が流れる現象を防止できる。
本発明によれば、コンパレータを用いないで、容量電位をそのまま次の論理回路の入力に用いるので、遅延時間の少ない高速比較器を用いることによる電力消費を防ぐことができるとともに、従来必要であった比較器自体の電力消費も不要となり、電力効率を向上できる。
図１は特許文献１に示されているＤＣ−ＤＣコンバータ３の回路図である。 図２は、本発明の第１の実施形態に係るＤＣ−ＤＣコンバータ３０１の全体の回路図である。 図３は従スイッチ制御信号発生回路６０の回路図である。 図４（Ａ）は、図３に示したキャパシタＣ１１に対する充放電回路を簡略化して表した図である。図４（Ｂ）は、PGATE信号、NGATE信号、インダクタＬ１に流れる電流I(L1)、およびNCTL信号の波形図である。 図５は、負荷が変動したときの、PGATE信号、NGATE信号、インダクタＬ１電流I(L1)、およびNCTL信号の波形図である。 図６（Ａ）は第２の実施形態に係るＤＣ−ＤＣコンバータの従スイッチ制御信号発生回路のキャパシタＣ２１に対する充放電回路を簡略化して表した図である。図６（Ｂ）は、PGATE信号、NGATE信号、キャパシタＣ２１の電圧V(C21)、およびNCTL信号の波形図である。 図７（Ａ）は第３の実施形態に係るＤＣ−ＤＣコンバータの従スイッチ制御信号発生回路のキャパシタＣ２１に対する充放電回路を簡略化して表した図である。図７（Ｂ）は、PGATE信号、NGATE信号、キャパシタＣ３１の電圧V(C31)、およびNCTL信号の波形図である。 図８（Ａ）は第４の実施形態に係るＤＣ−ＤＣコンバータの従スイッチ制御信号発生回路のキャパシタＣ４１に対する充放電回路を簡略化して表した図である。図８（Ｂ）は、PGATE信号、NGATE信号、キャパシタＣ２１の電圧V(C21)、およびNCTL信号の波形図である。 図９は、第５の実施形態に係るＤＣ−ＤＣコンバータの全体の回路図である。 図１０は従スイッチ制御信号発生回路８０の回路図である。 図１１（Ａ）は、図１０に示したキャパシタＣ３１に対する充放電回路を簡略化して表した図である。図１１（Ｂ）は、PGATE信号、NGATE信号、インダクタＬ１に流れる電流I(L1)、およびPCTL信号の波形図である。 図１２は第６の実施形態に係るＤＣ−ＤＣコンバータの従スイッチ制御信号発生回路の一部構成を表す図である。 図１３は第６の実施形態に係る別のＤＣ−ＤＣコンバータの従スイッチ制御信号発生回路の一部構成を表す図である。
《第１の実施形態》
本発明の第１の実施形態に係るＤＣ−ＤＣコンバータについて各図を参照して説明する。
図２は、本発明の第１の実施形態に係るＤＣ−ＤＣコンバータ３０１の全体の回路図である。このＤＣ−ＤＣコンバータ３０１は、所定の直流電圧が入力される電源入力部Ｖｉに直列接続された、主スイッチ素子Ｑ１１及び従スイッチ素子Ｑ１２の直列回路と、主スイッチ素子Ｑ１１と従スイッチ素子Ｑ１２との接続点と電源出力部Ｖｏとの間に設けられたインダクタＬ１及びキャパシタＣ１から構成される平滑回路と、を備えている。このＤＣ−ＤＣコンバータは電源出力部Ｖｏから負荷へ一定の直流電圧で電力を供給する降圧チョッパー型のＤＣ−ＤＣコンバータである。
図２において、パルス生成回路５０は、抵抗Ｒ３，Ｒ４、誤差増幅器ＥＡ、基準電圧発生回路ＶＲＥＦ、ランプ波形信号発生回路ＲＡＭＰ、コンパレータＣＯＭＰ２及びＰＷＭ／ＰＦＭ信号発生回路５１で構成されている。誤差増幅器ＥＡは、電源出力部Ｖｏの出力電圧が抵抗Ｒ３，Ｒ４で分圧された電圧と基準電圧発生回路ＶＲＥＦによる基準電圧ＶＲＥＦとの誤差電圧を増幅する。コンパレータＣＯＭＰ２は誤差増幅器ＥＡの出力電圧とランプ波形信号発生回路ＲＡＭＰによるランプ波形信号とを比較し、ＰＷＭ制御信号を出力する。ＰＷＭ／ＰＦＭ信号発生回路５１はドライブ回路７０に対してＰＣ信号を出力する。このＰＣ信号によって、重負荷時においてはＰＷＭ制御となり、軽負荷においてはＰＦＭ制御となる。
従スイッチ制御信号発生回路６０は、主スイッチ素子Ｑ１１のゲートに与えられるPGATE信号、従スイッチ素子Ｑ１２のゲートに与えられるNGATE信号の反転信号であるNGATEB信号、電源入力部Ｖｉの電圧（Vi）および電源出力部Ｖｏの電圧（Vo）を入力し、従スイッチ制御信号NCTLを出力する。
ドライブ回路７０は、インバータ（ＮＯＴゲート）ＩＮ１〜ＩＮ６、ＮＯＲゲートＮＯＲ１、インバータＩＮ７〜ＩＮ１２、及びＮＯＲゲートＮＯＲ２，ＮＯＲ３を備えている。
主スイッチ素子Ｑ１１のゲートには、インバータ（ＮＯＴゲート）ＩＮ１〜ＩＮ６及びＮＯＲゲートＮＯＲ１が接続されている。主スイッチ素子Ｑ１１はこれらの論理回路を介してＰＣ信号及びNGATE信号より生成されるPGATE信号によって制御される。
また、従スイッチ素子Ｑ１２のゲートには、インバータＩＮ７〜ＩＮ１２及びＮＯＲゲートＮＯＲ２，ＮＯＲ３が接続されている。従スイッチ素子Ｑ１２はこれらの論理回路を介してＰＣ信号、PGATE反転信号及びNCTL信号より生成されるNGATE信号によって制御される。
主スイッチ素子Ｑ１１はＰチャンネルＭＯＳ−ＦＥＴであるので、PGATE信号がローレベルのときオンする。従スイッチ素子Ｑ１２はＮチャンネルＭＯＳ−ＦＥＴであるので、NGATE信号がハイレベルのときオンする。
主スイッチ素子Ｑ１１のオン期間（このとき従スイッチ素子Ｑ１２はオフ）に電源入力部Ｖｉから電源出力部Ｖｏ方向へインダクタＬ１に電流が流れる。その後、主スイッチ素子Ｑ１１がオフし、従スイッチ素子Ｑ１２がオンすると、インダクタＬ１の電流は従スイッチ素子Ｑ１２を介して流れる。
図３は前記従スイッチ制御信号発生回路６０の回路図である。
図３に示すように、従スイッチ制御信号発生回路６０は、抵抗Ｒ１１，Ｒ１２による分圧回路、抵抗Ｒ２１，Ｒ２２による分圧回路、電圧電流変換回路６１，６４、カレントミラー回路６２，６３，６５、およびキャパシタＣ１１を備えている。
電圧電流変換回路６１はＰチャンネルＭＯＳ−ＦＥＴ Ｐ３，Ｐ４、ＮチャンネルＭＯＳ−ＦＥＴ Ｎ１，Ｎ２，Ｎ５，Ｎ６および抵抗Ｒ１３により構成されていて、抵抗Ｒ１１，Ｒ１２の分圧出力電圧を非反転入力し、抵抗Ｒ１３の降下電圧を反転入力する。
カレントミラー回路６２は、ＰチャンネルＭＯＳ−ＦＥＴ Ｐ７，Ｐ８，Ｐ９で構成されている。
抵抗Ｒ１３の降下電圧は負帰還され、この電圧電流変換回路６１の出力がＮ６のゲートへ出力されるので、結局、抵抗Ｒ１３の降下電圧と、抵抗Ｒ１１，Ｒ１２の分圧電圧は等しい電圧となる。そのため、カレントミラー回路６２の左辺には電源入力部Ｖｉの電圧Viに比例した電流Ｉ１が流れる。このカレントミラー回路６２の電流比を１：１とすれば、ＭＯＳ−ＦＥＴ Ｐ９がオンのとき、カレントミラー回路６２の右辺に電流Ｉ１が流れる。
カレントミラー回路６３は、ＮチャンネルＭＯＳ−ＦＥＴ Ｎ１０，Ｎ１１で構成されている。このカレントミラー回路６３の電流比を１：１とすれば、ＭＯＳ−ＦＥＴ Ｎ１１に電流Ｉ１が流れる。
電圧電流変換回路６４はＰチャンネルＭＯＳ−ＦＥＴ Ｐ２３，Ｐ２４、ＮチャンネルＭＯＳ−ＦＥＴＮ２１，Ｎ２２，Ｎ２５，Ｎ２６および抵抗Ｒ２３により構成されていて、抵抗Ｒ２１，Ｒ２２の分圧出力電圧を非反転入力し、抵抗Ｒ２３の降下電圧を反転入力する。
カレントミラー回路６５は、ＰチャンネルＭＯＳ−ＦＥＴ Ｐ２７，Ｐ２８，Ｐ２９、Ｐ３０で構成されている。
抵抗Ｒ２３の降下電圧は負帰還され、この電圧電流変換回路６４の出力がＮ２６のゲートへ出力されるので、結局、Ｒ２３の電圧降下と、抵抗Ｒ２１，Ｒ２２の分圧電圧は等しい電圧となる。そのため、カレントミラー回路６５の左辺には電源出力部Ｖｏの電圧Voに比例した電流Ｉ２が流れる。このカレントミラー回路６５の電流比を１：１とすれば、ＭＯＳ−ＦＥＴ Ｐ２９またはＰ３０がオンのとき、カレントミラー回路６５の右辺に電流Ｉ２が流れる。
キャパシタＣ１１の電圧はNCTL信号として出力される。図２に示したＮＯＲゲートＮＯＲ３の出力をＬレベルからＨレベルへの状態遷移させる入力のしきい値をVtLとすれば、NCTL信号の電圧がしきい値VtLを超えたとき、NGATE信号がＬレベルとなって、従スイッチ素子Ｑ１２が強制的にターンオフする。
図３に示した従スイッチ制御信号発生回路６０のPGATE信号、NGATEB信号、ＭＯＳ−ＦＥＴ Ｐ９，Ｐ２９，Ｐ３０、図２に示した主スイッチ素子Ｑ１１、従スイッチ素子Ｑ１２の状態およびキャパシタＣ１１に流れる電流の関係は次のとおりである。
［表１］
＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿
PGATE NGATEB Q11 Q12 P9 P29 P30 C11電流
＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿
L H on off on on off I2-I1
H L off on off off on I2
＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿
したがって、主スイッチ素子Ｑ１１のオン期間にキャパシタＣ１１が電流(I1-I2)で放電され、従スイッチ素子Ｑ１２のオン期間にキャパシタＣ１１が電流I2で充電される。
図４（Ａ）は、図３に示したキャパシタＣ１１に対する充放電回路を簡略化して表した図である。図４（Ａ）において第１の電流源ＣＳ１１は、図３に示した電圧電流変換回路６１およびカレントミラー回路６２，６３による回路であり、PGATE信号がＬレベルのときオンする。また、第２の電流源ＣＳ１２は、図３に示した電圧電流変換回路６４およびカレントミラー回路６５による回路であり、PGATE信号またはNGATEB信号がＬレベルのときオンする。
ここで、第１の電流源ＣＳ１１の電圧電流変換率をa、第２の電流源ＣＳ１２の電圧電流変換率をb、とすると、I1=aVi、I2=bVoの関係で表される。したがって、キャパシタＣ１１は、主スイッチ素子Ｑ１１のオン期間に、bVo - aVi（＜０）に対応する傾きで電位が下降し、従スイッチ素子Ｑ１２のオン期間に、bVoに対応する傾きで電位が上昇することになる。
図４（Ｂ）は、PGATE信号、NGATE信号、インダクタＬ１に流れる電流I(L1)、およびNCTL信号の波形図である。
時刻ｔ０でPGATE信号がＬレベルになると主スイッチ素子Ｑ１１がターンオンする。このPGATE信号がＬレベルである期間τ１で、インダクタＬ１に流れる電流が上昇する。図３、図４（Ａ）に示したキャパシタＣ１１の充電電圧の初期値がVtLであるとすると、主スイッチ素子Ｑ１１のオン期間τ１で、キャパシタＣ１１の電圧はVtLから低下を続ける。
その後、時刻ｔ１で、PGATE信号がＨレベル、NGATE信号がＨレベル（NGATEB信号がＬレベル）になると、主スイッチ素子Ｑ１１がターンオフし、従スイッチ素子Ｑ１２がターンオンする。このNGATE信号がＨレベル（NGATEB信号がＬレベル）である期間τ２で、インダクタＬ１に流れる電流I(L1)が下降する。また、キャパシタＣ１１の充電電圧は、時刻ｔ１での電圧から上昇を続ける。
時刻ｔ２で、キャパシタＣ１１の電圧がVtLを超えたとき、NCTL信号が実質的にＨレベルとなって、従スイッチ素子Ｑ１２が強制的にターンオフされる。すなわち、既に述べたように、図２に示したＮＯＲゲートＮＯＲ３の入力信号のＬレベルからＨレベルへの状態遷移のしきい値はVtLであるので、NCTL信号の電圧がVtLに達したとき、NGATE信号がＬレベルになるので、従スイッチ素子Ｑ１２が強制的にターンオフする。τ１の区間ではインダクタ電流はVi - Voに比例して増加し、τ２の区間では- Vo（＜０）に比例して減少する。a=bとすると、インダクタ電流が０となる時刻とNCTLがVtLに達する時刻が一致する。従って逆流が防止される。
前記第１の電流源ＣＳ１１の電圧電流変換率aと、第２の電流源ＣＳ１２の電圧電流変換率bは、ａ≧ｂの関係とする。ａ＝ｂであれば、図４（Ｂ）に示したとおり、ｔ２でＮＣＴＬ信号はＶｔＬに達する。また図５に示すように重負荷側に動作が動くとNCTLは低電位側に動き、従スイッチ制御信号発生回路６０は機能しなくなる。こうして、逆流防止は軽負荷時のみ機能し、通常負荷時／重負荷時は最小限のデッドタイムでＰＷＭ動作する。しかし、何らかの誤差要因でａ＜ｂとなるとNCTLによりQ12のスイッチオフタイミングが早まると共に、通常負荷時や重負荷時にあっても、キャパシタＣ１１が徐々に充電され、従スイッチの強制オフ制御を行ってしまう。このため、同期整流時間が減って従スイッチ素子のボディダイオードを流れる時間が増えるので、効率低下や制御の不安定性の要因となる。そこで、第２の電流源の電圧電流変換率ｂを前記第１の電流源の電圧電流変換率ａより予め少し小さくしておくことが望ましい。このことにより、従スイッチ素子のターンオフタイミングが遅くなる方向にキャパシタＣ１１の電位が変化するので、誤差要因によって通常負荷時や重負荷時に従スイッチ制御信号発生回路６０の機能が確実に無効になる。なお、厳密には、ａ＞ｂとすると軽負荷時に逆流が生じるが、ａ＝ｂからのずれがわずかであるため、逆流による損失は軽微である。
この電圧電流変換率のバランス関係の設定については後に示す他の実施形態に関しても同様である。
図５は、負荷が変動したときの、PGATE信号、NGATE信号、インダクタＬ１電流I(L1)、およびNCTL信号の波形図である。
図５での時刻ｔ１，ｔ２，ｔ３、時間τ１，τ２は、図４（Ｂ）での時刻ｔ１，ｔ２，ｔ３、時間τ１，τ２にそれぞれ対応している。軽負荷では、主スイッチ素子Ｑ１１および従スイッチ素子Ｑ１２が共にオフする電流不連続モードで動作する。この軽負荷での出力電圧の安定化は前述したＰＦＭ制御によって行われる。負荷が通常負荷になると、主スイッチ素子Ｑ１１と従スイッチ素子Ｑ１２が交互にオン／オフして、インダクタ電流I(L1)が連続的に流れる電流連続モードで動作する。この通常負荷での出力電圧の安定化は前述したＰＷＭ制御によって行われる。
《第２の実施形態》
図６（Ａ）は第２の実施形態に係るＤＣ−ＤＣコンバータの従スイッチ制御信号発生回路のキャパシタＣ２１に対する充放電回路を簡略化して表した図である。ＤＣ−ＤＣコンバータ全体の構成は図２に示したものと同じである。したがって、ＤＣ−ＤＣコンバータ各部の動作については図２中に示した符号を用いて説明する。
第１の実施形態では図４に示したように、グランド電位側にキャパシタＣ１１を設け、そのキャパシタＣ１１の電圧をNCTL信号として出力するように構成した。第２の実施形態では、電源電位側にキャパシタＣ２１を設け、電源電圧ViからキャパシタＣ２１の電圧分だけ下がった電圧をNCTL信号として出力する。
図６（Ａ）において第１の電流源ＣＳ２１は、PGATE信号がＬレベルのときオンする。また、第２の電流源ＣＳ２２は、PGATE信号またはNGATEB信号がＬレベルのときオンする。ここで、第１の電流源ＣＳ２１の電圧電流変換率をa、第２の電流源ＣＳ２２の電圧電流変換率をb、とすると、I1=aVi、I2=bVoの関係で表される。したがって、キャパシタＣ２１は、主スイッチ素子Ｑ１１のオン期間に、aVi - bVoに対応する傾きで充電され、従スイッチ素子Ｑ１２のオン期間に、bVoに比例した傾きで放電されることになる。
図６（Ｂ）は、PGATE信号、NGATE信号、キャパシタＣ２１の電圧V(C21)、およびNCTL信号の波形図である。
時刻ｔ０でPGATE信号がＬレベルになると主スイッチ素子Ｑ１１（図２参照）がターンオンする。このPGATE信号がＬレベルである期間τ１で、インダクタＬ１（図２参照）に流れる電流が上昇する。図６（Ａ）に示したキャパシタＣ２１の充電電圧の初期値が（Vi-VtL）であるとすると、PGATE信号がＬレベルである期間τ１で、キャパシタＣ１１の電圧は（Vi-VtL）からaVi - bVoに比例した傾きで上昇する。
その後、時刻ｔ１で、PGATE信号がＨレベル、NGATE信号がＨレベル（NGATEB信号がＬレベル）になると、主スイッチ素子Ｑ１１がターンオフし、従スイッチ素子Ｑ１２（図２参照）がターンオンする。このNGATE信号がＨレベル（NGATEB信号がＬレベル）である期間τ２で、インダクタＬ１に流れる電流が下降する。また、キャパシタＣ２１はbVoに比例した傾きで放電される。
NCTL信号は電源入力部Ｖｉの電圧ViからキャパシタＣ２１の電圧V(C21)を差し引いた電圧であるので、図８に示したようにV(C21)とは増減方向を反転した波形となる。
時刻ｔ２で、キャパシタＣ２１の電圧が（Vi-VtL）まで低下したとき、NCTL信号が実質的にＨレベルとなって、従スイッチ素子Ｑ１２が強制的にターンオフされる。すなわち、既に述べたように、図２に示したＮＯＲゲートＮＯＲ３の入力信号のＬレベルからＨレベルへの状態遷移のしきい値はVtLであるので、NCTL信号の電圧がVtLを超えたとき、NGATE信号がＬレベルとなって、従スイッチ素子Ｑ１２が強制的にターンオフする。これによりインダクタ電流の逆流が防止される。
《第３の実施形態》
図７（Ａ）は第３の実施形態に係るＤＣ−ＤＣコンバータの従スイッチ制御信号発生回路のキャパシタＣ３１に対する充放電回路を簡略化して表した図である。ＤＣ−ＤＣコンバータ全体の構成は図２に示したものと同じであるので、ＤＣ−ＤＣコンバータ各部の動作については図２中に示した符号を用いて説明する。但し、第３の実施形態ではドライブ回路７０は、ＮＣＴＬ信号がＨレベルになったときにＮＧＡＴＥ信号がＬレベルになるものとする。これは例えばＮＯＲ３のNCTL信号入力部にインバータを挿入することで実現できる。
図７（Ａ）において第１の電流源ＣＳ３１は、PGATE信号がＬレベルのときオンする。また、第２の電流源ＣＳ３２は、PGATE信号またはNGATEB信号がＬレベルのときオンする。ここで、第１の電流源ＣＳ３１の電圧電流変換率をa、第２の電流源ＣＳ３２の電圧電流変換率をb、とすると、I1=aVi、I2=bVoの関係で表される。したがって、キャパシタＣ３１は、主スイッチ素子Ｑ１１のオン期間に、aVi - bVoに対応する傾きで充電され、従スイッチ素子Ｑ１２のオン期間に、bVoに比例した傾きで放電されることになる。
図７（Ｂ）は、PGATE信号、NGATE信号、およびNCTL信号の波形図である。
時刻ｔ０でPGATE信号がＬレベルになると主スイッチ素子Ｑ１１（図２参照）がターンオンする。このPGATE信号がＬレベルである期間τ１で、インダクタＬ１（図２参照）に流れる電流が上昇する。また、キャパシタＣ３１の電圧はaVi - bVoに比例した傾きで上昇する。
その後、時刻ｔ１で、PGATE信号がＨレベル、NGATE信号がＨレベル（NGATEB信号がＬレベル）になると、主スイッチ素子Ｑ１１がターンオフし、従スイッチ素子Ｑ１２（図２参照）がターンオンする。このNGATE信号がＨレベル（NGATEB信号がＬレベル）である期間τ２で、インダクタＬ１に流れる電流が下降する。また、キャパシタＣ３１はbVoに比例した傾きで放電される。
時刻ｔ２で、キャパシタＣ３１の電圧がVtHまで低下したとき、NCTL信号が実質的にＬレベルとなって、従スイッチ素子Ｑ１２が強制的にターンオフされる。これによりインダクタ電流の逆流が防止される。
《第４の実施形態》
図８（Ａ）は第４の実施形態に係るＤＣ−ＤＣコンバータの従スイッチ制御信号発生回路のキャパシタＣ４１に対する充放電回路を簡略化して表した図である。ＤＣ−ＤＣコンバータ全体の構成は図２に示したものと同じであるので、ＤＣ−ＤＣコンバータ各部の動作については図２中に示した符号を用いて説明する。但し、第４の実施形態では第３の実施形態同様、ドライブ回路７０は、ＮＣＴＬ信号がＨレベルになったときにＮＧＡＴＥ信号がＬレベルになるものとする。
図８（Ａ）において第１の電流源ＣＳ４１は、PGATE信号がＬレベルのときオンする。また、第２の電流源ＣＳ４２は、PGATE信号またはNGATEB信号がＬレベルのときオンする。ここで、第１の電流源ＣＳ４１の電圧電流変換率をa、第２の電流源ＣＳ４２の電圧電流変換率をbとする。
図８（Ｂ）は、PGATE信号、NGATE信号、キャパシタＣ４１の電圧V(C41)、およびNCTL信号の波形図である。
時刻ｔ０でPGATE信号がＬレベルになると主スイッチ素子Ｑ１１（図２参照）がターンオンする。このPGATE信号がＬレベルである期間τ１で、インダクタＬ１（図２参照）に流れる電流が上昇する。PGATE信号がＬレベルである期間τ１で、キャパシタＣ４１はbVo - aViに比例した傾きで放電される。
その後、時刻ｔ１で、PGATE信号がＨレベル、NGATE信号がＨレベル（NGATEB信号がＬレベル）になると、主スイッチ素子Ｑ１１がターンオフし、従スイッチ素子Ｑ１２（図２参照）がターンオンする。このNGATE信号がＨレベル（NGATEB信号がＬレベル）である期間τ２で、インダクタＬ１に流れる電流が下降する。また、キャパシタＣ４１はbVoに比例した傾きで充電される。
NCTL信号は電源入力部Ｖｉの電圧ViからキャパシタＣ４１の電圧V(C41)を差し引いた電圧であるので、図８（Ｂ）に示したようにV(C41)とは増減方向を反転した波形となる。
時刻ｔ２でNCTL信号が実質的にＬレベルとなって、従スイッチ素子Ｑ１２が強制的にターンオフされる。これによりインダクタ電流の逆流が防止される。
《第５の実施形態》
図９は、第５の実施形態に係るＤＣ−ＤＣコンバータの全体の回路図である。このＤＣ−ＤＣコンバータ３０５は、所定の直流電圧が入力される電源入力部Ｖｉ、直流電圧が出力される電源出力部Ｖｏ、主スイッチ素子Ｑ２１及び従スイッチ素子Ｑ２２の直列回路、主スイッチ素子Ｑ２１と従スイッチ素子Ｑ２２との接続点に第１端が接続され第２端がＶｉに接続されたインダクタＬ１、電源出力部Ｖｏとグランドとの間に設けられたキャパシタＣ１とを備えている。このＤＣ−ＤＣコンバータ３０５は、電源出力部Ｖｏから負荷へ一定の直流電圧で電力を供給する昇圧チョッパー型のＤＣ−ＤＣコンバータである。
パルス生成回路５０は、図２に示した例と同様に、抵抗Ｒ３，Ｒ４、誤差増幅器ＥＡ、基準電圧発生回路ＶＲＥＦ、ランプ波形信号発生回路ＲＡＭＰ、コンパレータＣＯＭＰ２及びＰＷＭ／ＰＦＭ信号発生回路５１で構成されている。
従スイッチ制御信号発生回路８０は、従スイッチ素子Ｑ２２のゲート信号であるPGATE信号、主スイッチ素子Ｑ２１のゲート信号であるNGATE信号の反転信号NGATEB信号、および電源入力部Ｖｉの電圧（Vi）を入力し、従スイッチ制御信号PCTLを出力する。
ドライブ回路９０はＰＣ信号及びPCTL信号に基づいてPGATE信号及びNGATE信号を出力する。
図２に示した降圧チョッパー型のＤＣ−ＤＣコンバータとは逆に、主スイッチ素子Ｑ２１がＮチャンネルＭＯＳ−ＦＥＴ、従スイッチ素子Ｑ２２がＰチャンネルＭＯＳ−ＦＥＴである。したがって、NGATE信号がハイレベルのとき主スイッチ素子Ｑ２１がオンし、PGATE信号がローレベルのとき従スイッチ素子Ｑ２２がオンする。
主スイッチ素子Ｑ２１のオン期間（このとき従スイッチ素子Ｑ２２はオフ）に電源入力部ＶｉからインダクタＬ１に電流が流れる。その後、主スイッチ素子Ｑ２１がオフし、従スイッチ素子Ｑ２２がオンすると、インダクタＬ１の電流は従スイッチ素子Ｑ２２を介して電源出力部Ｖｏ方向へ電流が流れる。
ドライブ回路９０は図２に示したドライブ回路７０と類似の構成であり、PCTL信号が実質的にＬレベルになって後段を遷移させたときPGATE信号をＨレベルにする。すなわち、PCTL信号がＬレベルになることによって従スイッチ素子Ｑ２２が強制的にターンオフされる。
図１０は前記従スイッチ制御信号発生回路８０の回路図である。
図１０に示すように、従スイッチ制御信号発生回路８０は、抵抗Ｒ１１，Ｒ１２による分圧回路、抵抗Ｒ２１，Ｒ２２による分圧回路、電圧電流変換回路６１，６４、カレントミラー回路６２，６３，６５、およびキャパシタＣ３１を備えている。
電圧電流変換回路６１はＰチャンネルＭＯＳ−ＦＥＴ Ｐ３，Ｐ４、ＮチャンネルＭＯＳ−ＦＥＴ Ｎ１，Ｎ２，Ｎ５，Ｎ６および抵抗Ｒ１３により構成されていて、抵抗Ｒ１１，Ｒ１２の分圧出力電圧を非反転入力し、抵抗Ｒ１３の降下電圧を反転入力する。
カレントミラー回路６２は、ＰチャンネルＭＯＳ−ＦＥＴ Ｐ７，Ｐ８，Ｐ９で構成されている。
抵抗Ｒ１３の降下電圧は負帰還され、この電圧電流変換回路６１の出力がＮ６のゲートへ出力されるので、結局、抵抗Ｒ１３の降下電圧と抵抗Ｒ１１，Ｒ１２の分圧電圧は等しい電圧となる。そのため、カレントミラー回路６２の左辺には電源出力部Ｖｏの電圧Voに比例した電流Ｉ２が流れる。このカレントミラー回路６２の電流比を１：１とすれば、ＭＯＳ−ＦＥＴ Ｐ９がオンのとき、カレントミラー回路６２の右辺に電流Ｉ２が流れる。
カレントミラー回路６３は、ＮチャンネルＭＯＳ−ＦＥＴ Ｎ１０，Ｎ１１で構成されている。このカレントミラー回路６３の電流比を１：１とすれば、ＭＯＳ−ＦＥＴ Ｎ１１に電流Ｉ２が流れる。
電圧電流変換回路６４はＰチャンネルＭＯＳ−ＦＥＴ Ｐ２３，Ｐ２４、ＮチャンネルＭＯＳ−ＦＥＴ Ｎ２１，Ｎ２２，Ｎ２５，Ｎ２６および抵抗Ｒ２３により構成されていて、抵抗Ｒ２１，Ｒ２２の分圧出力電圧を非反転入力し、抵抗Ｒ２３の降下電圧を反転入力する。
カレントミラー回路６５は、ＰチャンネルＭＯＳ−ＦＥＴ Ｐ２７，Ｐ２８，Ｐ２９、Ｐ３０で構成されている。
抵抗Ｒ２３の降下電圧は負帰還され、この電圧電流変換回路６４の出力がＮ２６のゲートへ出力されるので、結局、抵抗Ｒ２３の電圧と、抵抗Ｒ２１，Ｒ２２の分圧電圧は等しい電圧となる。そのため、カレントミラー回路６５の左辺には電源入力部Ｖｉの電圧Viに比例した電流Ｉ１が流れる。このカレントミラー回路６５の電流比を１：１とすれば、ＭＯＳ−ＦＥＴ Ｐ２９またはＰ３０がオンのとき、カレントミラー回路６５の右辺に電流Ｉ１が流れる。
キャパシタＣ３１はＭＯＳ−ＦＥＴ Ｐ３０のオン期間に電流I1で充電され、ＭＯＳ−ＦＥＴ Ｐ２９，Ｐ９のオン期間に電流（I2-I1）で放電される。このキャパシタＣ３１の電圧がPCTL信号として出力される。
図１０に示した従スイッチ制御信号発生回路８０のPGATE信号、NGATEB信号、ＭＯＳ−ＦＥＴ Ｐ９，Ｐ２９，Ｐ３０、図９に示した主スイッチ素子Ｑ２１、従スイッチ素子Ｑ２２の状態およびキャパシタＣ３１に流れる電流の関係は次のとおりである。
［表２］
＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿
PGATE N GATEB Q21 Q22 P9 P29 P30 C31電流
＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿
H L on off off off on I1
L H off on on on off I1-I2
＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿
したがって、主スイッチ素子Ｑ２１のオン期間にキャパシタＣ３１が電流-I1で充電され、従スイッチ素子Ｑ２２のオン期間にキャパシタＣ３１が電流I1 - I2で充電（I2 - I1で放電）される。
図１１（Ａ）は、図１０に示したキャパシタＣ３１に対する充放電回路を簡略化して表した図である。図１１において電流源ＣＳ３２は、図１０に示した電圧電流変換回路６１およびカレントミラー回路６２，６３による回路であり、PGATE信号がＬレベルのときオンする。また、電流源ＣＳ３１は、図１０に示した電圧電流変換回路６４およびカレントミラー回路６５による回路であり、PGATE信号またはNGATEB信号がＬレベルのときオンする。
電流I1はViに比例し、電流I2はVoに比例するので、キャパシタＣ３１は、主スイッチ素子Ｑ２１のオン期間に、電流I1に比例した傾きで電位が上昇し、従スイッチ素子Ｑ２２のオン期間に、I1 - I2に比例した傾きで充電電位が下降することになる。
図１１（Ｂ）は、PGATE信号、NGATE信号、インダクタＬ１に流れる電流I(L1)、およびPCTL信号の波形図である。
時刻ｔ０でNGATE信号がＨレベルになると主スイッチ素子Ｑ２１がターンオンする。このNGATE信号がＨレベルである期間τ１で、インダクタＬ１に流れる電流が上昇する。図１０、図１１（Ａ）に示したキャパシタＣ３１の充電電圧の初期値がVtHであるとすると、主スイッチ素子Ｑ２１のオン期間τ１で、キャパシタＣ３１の電圧はVtHから上昇する。
その後、時刻ｔ１で、NGATE信号がＬレベル（NGATEB信号がＨレベル）、PGATE信号がＬレベルになると、主スイッチ素子Ｑ２１がターンオフし、従スイッチ素子Ｑ２２がターンオンする。このNGATE信号がＬレベル（NGATEB信号がＨレベル）である期間τ２で、インダクタＬ１に流れる電流が下降する。また、キャパシタＣ３１の充電電圧は、時刻ｔ１での電圧から下降を続ける。
時刻ｔ２で、キャパシタＣ３１の電圧がVtHを下回ったとき、PCTL信号が実質的にＬレベルであるので、従スイッチ素子Ｑ２２が強制的にターンオフされる。したがって、ａ＝ｂとすることでインダクタ電流の逆流が防止される。また第１の実施形態と同様、ａ＞ｂとしてもよい。
《第６の実施形態》
図１２、図１３は第６の実施形態に係るＤＣ−ＤＣコンバータの従スイッチ制御信号発生回路の一部構成を表す図である。以上に示した各実施形態では、充放電により変化するキャパシタ（Ｃ１１，Ｃ２１，Ｃ３１，Ｃ４１）の電圧を従スイッチ制御信号（NCTL信号またはPCTL信号）として用いる例を示した。第６の実施形態ではキャパシタの電圧をレベルシフトして従スイッチ制御信号を発生する例を示す。
図１２はキャパシタＣ１１にレベルシフト回路７１およびインバータ（ＮＯＴゲート）ＩＮ３１を接続した部分を表している。このキャパシタＣ１１は第１の実施形態で図３に示したキャパシタＣ１１に相当する。レベルシフト回路７１は、図１２に示すように、ＭＯＳ−ＦＥＴ Ｐ３１、抵抗Ｒ３１、およびＭＯＳ−ＦＥＴ Ｎ３１で構成されている。ハイサイドのＭＯＳ−ＦＥＴ Ｐ３１のゲートにはオンするような一定のＤＣバイアス電圧Ｂが印加される。このレベルシフト回路７１は、キャパシタＣ１１の電圧をＭＯＳ−ＦＥＴ Ｎ３１のゲートに入力し、ＭＯＳ−ＦＥＴ Ｐ３１と抵抗Ｒ３１との接続点から、レベルシフト後の電圧を出力する。この例では、レベルシフト回路７１の後段にインバータ（ＮＯＴゲート）ＩＮ３１を接続し、この出力をNCTL信号としている。
また、図１３は、キャパシタＣ１１にレベルシフト回路７２を接続した部分を表している。このキャパシタＣ１１は第１の実施形態で図３に示したキャパシタＣ１１に相当する。レベルシフト回路７２は、ＭＯＳ−ＦＥＴ Ｐ３１，Ｐ３２で構成されている。ハイサイドのＭＯＳ−ＦＥＴ Ｐ３２のゲートにはオンするような一定のＤＣバイアス電圧Ｂが印加される。このレベルシフト回路７２は、キャパシタＣ１１の電圧をＭＯＳ−ＦＥＴ Ｐ３１のゲートに入力し、ＭＯＳ−ＦＥＴ Ｐ３１とＰ３２との接続点から、レベルシフト後のNCTL信号を出力するように構成されている。
これらの構成によれば、充放電によるキャパシタＣ１１の電圧変化が小さくても、後段の論理回路を状態遷移させるに要するしきい値を超える電圧変化にレベルシフトできる。そのため、キャパシタの充放電に用いる電流源の電流値やキャパシタ面積を小さくでき、回路を小型化、低消費電力化できる。
図１２、図１３ではグランド電位側にキャパシタＣ１１を設けた例を示したが、電源電位側にキャパシタを設け、電源電圧からキャパシタの電圧分だけ下がった電圧をレベルシフトするように構成してもよい。
Ｃ１…キャパシタ
Ｃ１１…キャパシタ
Ｃ２１…キャパシタ
Ｃ３１…キャパシタ
Ｃ４１…キャパシタ
ＣＯＭＰ２…コンパレータ
ＣＳ１１，ＣＳ１２…電流源
ＣＳ２１，ＣＳ２２…電流源
ＣＳ３１，ＣＳ３２…電流源
ＣＳ４１，ＣＳ４２…電流源
ＥＡ…誤差増幅器
Ｌ１…インダクタ
NCTL…従スイッチ制御信号
PCTL…従スイッチ制御信号
Ｑ１１…主スイッチ素子
Ｑ１２…従スイッチ素子
Ｑ２１…主スイッチ素子
Ｑ２２…従スイッチ素子
ＲＡＭＰ…ランプ波形信号発生回路
Ｖｉ…電源入力部
Vi…入力電圧
Ｖｏ…電源出力部
Vo…出力電圧
ＶＲＥＦ…基準電圧発生回路
VtH，VtL…しきい値電圧
５０…パルス生成回路
５１…ＰＷＭ／ＰＦＭ信号発生回路
６０…従スイッチ制御信号発生回路
６１，６４…電圧電流変換回路
６２，６３，６５…カレントミラー回路
７０…ドライブ回路
７１…レベルシフト回路
８０…従スイッチ制御信号発生回路
９０…ドライブ回路
３０１，３０５…ＤＣ−ＤＣコンバータ

Claims (7)

  1. 直流電圧が入力される電源入力部と、直流電圧が出力される電源出力部と、主スイッチ素子及び従スイッチ素子による直列回路と、前記主スイッチ素子と前記従スイッチ素子との接続点に一端が接続されたインダクタと、前記電源出力部に接続されたキャパシタと、を備え、前記電源入力部に入力されるＤＣ電圧を変換して前記電源出力部に接続される負荷へＤＣ電圧を供給するＤＣ−ＤＣコンバータにおいて、
    前記主スイッチ素子及び前記従スイッチ素子に対して駆動信号を出力するドライブ回路と、前記ドライブ回路に対してパルス信号を出力するパルス生成回路と、軽負荷時に前記インダクタに流れる電流の逆流を防止するための従スイッチ制御信号を発生する従スイッチ制御信号発生回路とを有し、
    前記従スイッチ制御信号発生回路は、検出用キャパシタと、この検出用キャパシタを前記主スイッチ素子及び前記従スイッチ素子のスイッチング期間に応じて充放電する充放電回路と、前記検出用キャパシタの電位を基に前記従スイッチ制御信号を出力する従スイッチ制御信号出力回路とを備えた、ＤＣ−ＤＣコンバータ。
  2. 前記従スイッチ制御信号出力回路は、前記検出用キャパシタの電位を入力してレベルシフトした電圧信号を出力するレベルシフト回路を備えた、請求項１に記載のＤＣ−ＤＣコンバータ。
  3. 前記従スイッチ制御信号出力回路は、前記検出用キャパシタの電圧信号を論理レベルの信号に変換して前記従スイッチ制御信号として出力する論理回路を備えた、請求項１または２に記載のＤＣ−ＤＣコンバータ。
  4. 前記主スイッチ素子と前記従スイッチ素子との接続点と電源出力部との間に、前記インダクタ及びキャパシタによる平滑回路が接続され、
    前記電源入力部に入力される電圧をＶｉ、前記電源出力部から出力される電圧をＶｏで表すと、Ｖｉにほぼ比例した電流を発生する第１の電流源と、Ｖｏにほぼ比例した電流を発生する第２の電流源と、を備え、
    前記主スイッチ素子のオン期間に第１の電流源と第２の電流源との差電流で前記検出用キャパシタの電位が第１方向へ変化し、前記従スイッチ素子のオン期間に第２の電流源の電流で前記検出用キャパシタの電位が第２方向へ変化するように、前記第１の電流源および前記第２の電流源が接続された、請求項１〜３のいずれかに記載のＤＣ−ＤＣコンバータ。
  5. 前記第２の電流源の電圧電流変換率をａ前記第１の電流源の電圧電流変換率をｂとしたとき、ａをｂとほぼ等しくもしくは小さくした、請求項４に記載のＤＣ−ＤＣコンバータ。
  6. 前記主スイッチ素子と前記従スイッチ素子との接続点と電源入力部との間に、前記インダクタが接続され、
    前記電源入力部に入力される電圧をＶｉ、前記電源出力部から出力される電圧をＶｏで表すと、Ｖｉにほぼ比例した電流を発生する第１の電流源と、Ｖｏにほぼ比例した電流を発生する第２の電流源と、を備え、
    前記主スイッチ素子のオン期間に第１の電流源の電流で前記キャパシタの電位が第１方向へ変化し、前記従スイッチ素子のオン期間に第１と第２の電流源の差電流で前記キャパシタの電位が第２方向へ変化するように、前記第１の電流源および前記第２の電流源が接続された、請求項１〜３のいずれかに記載のＤＣ−ＤＣコンバータ。
  7. 前記第２の電流源の電圧電流変換率をａ前記第１の電流源の電圧電流変換率をｂとしたとき、ａをｂとほぼ等しくもしくは小さくした、請求項６に記載のＤＣ−ＤＣコンバータ。
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