JP2001231257A

JP2001231257A - Ｄｃ−ｄｃコンバータ

Info

Publication number: JP2001231257A
Application number: JP2000374276A
Authority: JP
Inventors: Tomoyasu Yamada; 智康山田
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 1999-12-09
Filing date: 2000-12-08
Publication date: 2001-08-24
Anticipated expiration: 2020-12-08
Also published as: JP3397242B2

Abstract

(57)【要約】【課題】ＤＣ−ＤＣコンバータの軽負荷時の効率向上
が要求されている。【解決手段】対の直流端子１８、１９の間にトランス
２の１次巻線２１とスイッチング素子３と電流検出抵抗
４との直列回路が接続されている。トランス２の２次巻
線２２にダイオード６を介して平滑用コンデンサ７が接
続されている。スイッチング素子３と電流検出抵抗４と
の直列回路に並列に共振用コンデンサ５が接続されてい
る。電流検出信号と出力電圧検出信号とスイッチ電圧検
出信号１１の出力との合成に基づいてスイッチング素子
３の制御パルスが形成される。制御回路１３の中に第１
及び第２の最小オフ期間をヒステリシスを有して設定す
るための最小オフ期間決定回路が設けられている。軽負
荷時においてスイッチング素子３のオフ期間が最小オフ
期間によって制限される。スイッチング素子３のターン
オン時のゼロボルトスイッチングは、最小オフ期間が経
過し且つトランス２の蓄積エネルギの放出が終了した後
に行われる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、負荷又は入力電圧
の変化に対応することができるＤＣ−ＤＣコンバータに
関する。

【０００２】

【従来の技術】従来の典型的なＤＣ−ＤＣコンバータ
は、例えば米国特許第５，７１９，７５５号に示されて
いるように、直流電源と、１次、２次及び３次巻線とを
有するトランスと、スイッチング素子と、整流平滑回路
と、制御回路とから成る。スイッチング素子はトランス
の１次巻線を介して直流電源の一端と他端との間に接続
され、制御回路によってオン・オフ制御される。整流平
滑回路は第１のタイプ又は第２のタイプに構成される。
第１のタイプの整流平滑回路は、１次巻線側のスイッチ
ング素子のオン期間に２次巻線に誘起される電圧によっ
て逆方向バイアスされ、スイッチング素子のオフの期間
に２次巻線に誘起される電圧によって順方向バイアスさ
れる方向性を有して２次巻線に接続された整流ダイオー
ドと、この整流ダイオードの出力電圧を平滑するコンデ
ンサとから成る。第２のタイプの整流平滑回路は、スイ
ッチング素子のオン期間に２次巻線に誘起される電圧に
よって順方向バイアスされる方向性を有して２次巻線に
接続された整流ダイオードと、この整流ダイオードの出
力ラインに直列に接続されたチョークコイルと、このチ
ョークコイルの出力段に接続された平滑用コンデンサ
と、チョークコイルと平滑用コンデンサとを含む閉回路
を形成するためのダイオードとから成る。第１のタイプ
の整流平滑回路を有するスイッチングレギュレータはフ
ライバック型又はリバース型スイッチングレギュレータ
と呼ばれ、第２のタイプの整流平滑回路を有するスイッ
チングレギュレータはフォワード型スイッチングレギュ
レータと呼ばれている。

【０００３】ところで、ＤＣ−ＤＣコンバータに対して
高効率化が要求されている。ＤＣ−ＤＣコンバータの効
率を高めるためには、スイッチング素子の電力損失を低
減させなければならない。この目的を達成するために上
記米国特許では、スイッチング素子に並列に疑似共振
（quasiresonant ）用コンデンサが接続されている。こ
のように、スイッチング素子にコンデンサを並列に接続
すると、スイッチング素子のターンオフ時にコンデンサ
が徐々に充電され、このコンデンサの電圧及びスイッチ
ング素子の電圧が徐々に高くなる。スイッチング素子と
してのバイポーラトランジスタ又は電界効果トランジス
タの電流は、半導体におけるキャリアの蓄積効果に起因
してこれがオフ制御された後にも流れる。しかし、共振
用コンデンサを設けると、オフ制御された後にスイッチ
ング素子の電圧が急激に高くならないために、スイッチ
ング素子の電流と電圧の積に基づく電力損失即ちスイッ
チング損失が抑制され、またターンオフ時のノイズ即ち
サージ電圧も抑制される。スイッチング素子をターンオ
ンさせる時には、トランスの１次巻線のインダクタンス
とスイッチング素子に並列接続されたコンデンサとの共
振動作によってスイッチング素子の電圧を徐々に低下さ
せ、この電圧がゼロ又はこの近傍になった時にスイッチ
ング素子をオンにする。これによりスイッチング素子の
ゼロ電圧スイッチングが達成され、スイッチング損失が
低減する。

【０００４】

【発明が解決しようとする課題】ところで、出力電圧を
一定に制御する回路を備えた疑似共振型スイッチングレ
ギュレータにおいて、負荷の大きさが変化すると、スイ
ッチング素子のオン・オフ繰返し周波数（以下、スイッ
チング周波数と言う）が変化する。例えば、負荷が軽く
なると、スイッチング周波数が高くなる。スイッチング
周波数が高くなると、単位時間当りのスイッチング素子
のスイッチング回数が多くなる。スイッチング素子はス
イッチング毎に損失を発生するので、単位時間当りのス
イッチング回数が多くなると、単位時間当りの損失も大
きくなる。この結果、疑似共振動作させるにも拘らず、
スイッチングレギュレータの効率の向上を良好に達成す
ることができない。軽負荷時におけるスイッチング回数
の増大を抑えるために、スイッチング素子のオン・オフ
繰返し周波数即ちスイッチング周波数を抑えることが、
例えば、特開平８−２８９５４３号公報に記載されてい
る。従来のＤＣ−ＤＣコンバータでは、スイッチング素
子のオフ期間の長さが強制的に制限される。この強制的
に制限されるオフ期間は最小オフ期間又は最小オフ時間
と呼ばれている。最小オフ期間を設けると、スイッチン
グ素子のオフ期間（オフ時間）は最小オフ期間よりも短
くならない。最小オフ期間が設定されているＤＣ−ＤＣ
コンバ−タにおいて、負荷が大幅に軽くなると、スイッ
チング素子のオン期間にトランスに蓄積されたエネルギ
ーの放出に基づくフライバック電圧の発生が終了しても
スイッチング素子は直ぐにオンに転換せず、最小オフ期
間の後にスイッチング素子がオンに転換する。最小オフ
期間内にフライバック電圧の発生が終了すると、トラン
スの巻線のインダクタンスとスイッチング素子の寄生容
量又は共振用キャパシタンスとに基づくリンギングが生
じる。従って、スイッチング素子はリンギング中にオン
状態に転換される。最小オフ期間の終了時にはリンギン
グによってスイッチング素子の電圧が高い場合があるの
で、最小オフ期間の終了後においてスイッチング素子の
電圧が低い値になった時にスイッチング素子をオンに転
換する。上述のような方法でスイッチング素子を制御す
ると、スイッチング損失を大幅に低減することができ
る。しかし、最小オフ期間が一定値に固定されたままで
あると、負荷又は入力電圧が変動した時に、スイッチン
グ周波数が不安定になることがある。例えば、フライバ
ック電圧の発生期間が最小オフ期間よりも長い状態にあ
る比較的重い第１の負荷からフライバック電圧の発生期
間が最小オフ期間よりも短くなる比較的軽い第２の負荷
まで負荷の大きさが徐々に変化する場合に、フライバッ
ク電圧の発生期間が最小オフ期間よりも短くなるところ
で、不安定動作が生じる。これを図６及び図７を参照し
て更に詳しく説明する。図６及び図７のＶ１はスイッチ
ング素子の電圧を示し、これはトランスのフライバック
電圧及びリンギング電圧に基づいて発生している。図６
のＶ１３におけるＴ１は最小オフ期間を示している。図
６に示すように負荷が比較的大きい値を有している時に
は、フライバック電圧の発生期間Ｔ０はＶ１３に示す最
小オフ期間Ｔ１よりも長い。従って、フライバック電圧
の終了に同期してスイッチング素子がオンに転換し、周
知の自励発振動作が継続する。この状態から負荷を徐々
に軽くすると、スイッチング素子のオン期間（Ｔoｎ）
が短くなり、フライバック電圧の発生期間Ｔ０も短くな
り、ついにはフライバック電圧の発生期間Ｔ０が最小オ
フ期間Ｔ１よりも短くなる。フライバック電圧の発生期
間Ｔ０が最小オフ期間Ｔ１よりも短くなると、図７に示
すようにフライバック電圧の発生期間Ｔ０の終了に同期
したスイッチング素子のターンオンが禁止される。スイ
ッチング素子は、最小オフ期間Ｔ１の終了後においてス
イッチング素子の電圧がほぼゼロになった時にターンオ
ンする。このように最小オフ期間Ｔ１の終了時点でスイ
ッチング素子をターンオンさせないで、スイッチング素
子の電圧がほぼゼロになるまでターンオンを強制的に禁
止していると、この分だけスイッチング素子のオフ期間
が長くなり、出力電圧の低下が生じる。ＤＣ−ＤＣコン
バータは定電圧制御回路を有しているので、出力電圧の
低下を償うために次のスイッチング素子のオン期間が長
くなる。このようにスイッチング素子のオン期間が長く
なると、これに比例してフライバック電圧の発生期間Ｔ
０も長くなる。この結果、フライバック電圧の発生期間
Ｔ０が最小オフ期間Ｔ１よりも再び長くなり、オフ期間
が最小オフ期間Ｔ１に制限されないスイッチング動作が
生じる。次に前述のようにオン期間が長くなると、出力
電圧の上昇が生じるので、オン期間が再び短くなり、フ
ライバック電圧の発生期間Ｔ０も最小オフ期間Ｔ１より
も再び短くなり、オフ期間が最小オフ期間Ｔ１に制限さ
れるスイッチング動作が生じる。このように、スイッチ
ング素子のオフ期間が１つの最小オフ期間Ｔ１だけで制
限されると、スイッチング素子のオン期間及びオフ期間
の変動が繰返して生じる。スイッチング素子のオン期間
及びオフ期間が変動するということは、スイッチング周
波数が不安定になることを意味する。スイッチング周波
数が不安定になると、スイッチング素子から発生するノ
イズの周波数も変化し、ノイズ対策が困難になる。ま
た、スイッチング周波数が不特定に変化することによっ
てトランスが磁歪音に基づくノイズを発生することがあ
る。また、スイッチング周波数の変動によってスイッチ
ング素子のオン・オフ制御を安定的に継続することが困
難になることがある。

【０００５】そこで、本発明の目的は、軽負荷時の効率
の向上を図ることができるとともに、動作の安定性の向
上及びノイズの低減を図ることができるＤＣ−ＤＣコン
バータを提供することにある。

【０００６】

【課題を解決するための手段】上記課題を解決し、上記
目的を達成するための本発明を、実施形態を示す図面の
符号を参照して説明する。なお、ここでの参照符号は、
本願発明の理解を助けるために付されており、本願発明
を限定するものではない。本発明に従うＤＣ−ＤＣコン
バータは、負荷２６に直流電力を供給するためのＤＣ−
ＤＣコンバータであって、直流電圧を供給する直流電源
１と、前記直流電圧を繰返してオン・オフするために前
記直流電源1の一端１８と他端１９との間に接続され、
且つ第１及び第２の主端子と制御端子とを有しているス
イッチング素子３と、前記スイッチング素子３に対して
直列に接続され、前記スイッチング素子３のオン期間に
エネルギーが蓄積され、前記スイッチング素子のオフ期
間に前記エネルギーが放出されるインダクタンス手段２
又は２ａと、前記インダクタンス手段２又は２ａに接続
された整流平滑回路６と、前記整流平滑回路６の出力電
圧を示す信号を検出する出力電圧検出手段８、１０と、
前記スイッチング素子３の前記第１及び第２の主端子間
の電圧を示す信号を得るためのスイッチ電圧検出手段１
１又は１１ａ又は１１ｂと、スイッチ制御手段１３とを
有する。前記スイッチ制御手段１３は、前記スイッチン
グ素子３をオン・オフ制御するためのスイッチ制御信号
を形成し且つこのスイッチ制御信号を前記スイッチング
素子３の前記制御端子に供給するために前記出力電圧検
出手段８、１０と前記スイッチ電圧検出手段１１又は１
１ａ又は１１ｂと前記スイッチング素子３とに接続され
ている。また、前記スイッチ制御手段１３は、前記出力
電圧検出手段８、１０の出力に応答して前記出力電圧を
一定に制御するように前記スイッチング素子３のオン期
間Ｔｏｎの長さを決定する機能と、前記スイッチング素
子３のオフ期間Ｔｏｆｆの長さを制限するための第１の
最小オフ期間Ｔ１を示す信号を形成する機能と、前記第
１の最小オフ期間Ｔ１よりも長い第２の最小オフ期間Ｔ
２を示す信号を形成する機能と、前記第１及び第２の最
小オフ期間を示す信号を選択的に発生させる機能と、前
記インダクタンス手段２又は２ａのフライバック電圧の
発生期間Ｔ０を検出する機能と、前記フライバック電圧
発生期間Ｔ０が前記第１の最小オフ期間Ｔ１よりも短い
か否かを判定する機能と、前記フライバック電圧発生期
間Ｔ０が前記第２の最小オフ期間Ｔ２よりも長いか否か
を判定する機能と、前記フライバック電圧発生期間Ｔ０
が前記第１の最小オフ期間Ｔ１よりも短いことを示す判
定結果が得られた時に、前記スイッチング素子３のオフ
期間Ｔoffの長さを前記第２の最小オフ期間Ｔ２に従っ
て制限する機能と、前記フライバック電圧発生期間Ｔ０
が前記第２の最小オフ期間Ｔ２よりも長いことを示す判
定結果が得られた時に、前記スイッチング素子３のオフ
期間Toffの長さを前記第１の最小オフ期間Ｔ１に従って
制限する機能と、前記第１の最初のオフ期間Ｔ1又は前
記第２の最小オフ期間Ｔ2の終了後に前記スイッチ電圧
検出手段１１又は１１ａ又は１１ｂに基づいて得られた
前記スイッチング素子３の電圧を示す信号が所定基準値
Ｖｒ１又はＶｒ２’以下になったことに基づいて前記ス
イッチング素子３のオフ期間Ｔｏｆｆの終了時点を決定
する機能とを有している。

【０００７】なお、請求項２に示すように、前記スイッ
チ制御手段１３は、前記スイッチング素子３をオン・オ
フ制御するためのスイッチ制御信号を形成するために前
記出力電圧検出手段８、１０と前記スイッチ電圧検出手
段１１又は１１ａ又は１１ｂに接続されており、且つ前
記出力電圧検出手段８、１０の出力に応答して前記出力
電圧を一定に制御するように前記スイッチング素子３の
オン期間Ｔｏｎの長さを決定する機能と、前記スイッチ
電圧検出手段１１又は１１ａ又は１１ｂに基づいて得ら
れた前記スイッチング素子３の電圧を示す信号が所定基
準値Ｖｒ１又はＶｒ２’以下になったことに基づいて前
記スイッチング素子３のオフ期間Ｔｏｆｆの終了時点を
決定する機能とを有しているスイッチ制御信号形成手段
４６又は４６ａ、４７、５０又は５０ａと、前記スイッ
チング素子３のオフ期間Ｔｏｆｆの長さを制限するため
の第１の最小オフ期間Ｔ１を示す信号とこの第１の最小
オフ期間Ｔ１よりも長い第２の最小オフ期間Ｔ２を示す
信号とを選択的に発生し、前記第１及び第２の最小オフ
期間を示す信号を前記スイッチ制御信号形成手段に選択
的に供給する最小オフ期間信号発生回路７３又は１２０
又は１２０’と、前記インダクタンス手段２又は２ａの
フライバック電圧の発生期間Ｔ０を検出するためのフラ
イバック電圧発生期間検出手段１０１又は１３０と、前
記最小オフ期間信号発生回路及び前記フライバック電圧
検出手段に接続されており、且つ前記フライバック電圧
発生期間検出手段１０１又は１３０で検出された前記フ
ライバック電圧発生期間Ｔ０が前記第１の最小オフ期間
Ｔ１よりも短いか否かを判定する機能と、前記フライバ
ック電圧発生期間Ｔ０が前記第２の最小オフ期間Ｔ２よ
りも長いか否かを判定する機能と、前記フライバック電
圧発生期間Ｔ０が前記第１の最小オフ期間Ｔ１よりも短
いことを示す判定結果が得られた時に、前記第２の最小
オフ期間Ｔ２を示す信号が前記最小オフ期間信号発生回
路７３又は１２０から前記スイッチ制御信号形成手段
に供給させるように前記最小オフ期間信号発生回路７３
又は１２０又は１２０´を制御する機能と、前記フライ
バック電圧発生期間Ｔ０が前記第２の最小オフ期間Ｔ２
よりも長いことを示す判定結果が得られた時に、前記第
１の最小オフ期間Ｔ１を示す信号を前記最小オフ期間信
号発生回路７３又は１２０から前記スイッチ制御信号形
成手段に供給させるように、前記最小オフ期間信号発生
回路７３又は１２０を制御する機能とを有している判定
手段１０２又は１３とから成ることが望ましい。また、
請求項３に示すように、前記第１の最小オフ期間Ｔ１と
第２の最小オフ期間Ｔ２との時間差Ｔａは０．１〜１０
μｓであることが望ましい。また、請求項４に示すよう
に、共振用コンデンサを設けることが望ましい。また、
請求項５に示すように、電流検出手段４の出力と出力電
圧検出手段８の出力とスイッチ電圧検出手段１１又は１
１ａの出力とを合成する合成手段１２を設け、合成手段
１２から得られた合成信号を第１及び第２の比較手段４
６、４７に入力させることが望ましい。これにより、ス
イッチ制御手段の集積化及び低コスト化が容易になる。
また、請求項６に示すように、初期化信号発生手段５１
を設けることが望ましい。また、最小オフ期間信号発生
回路７７を、鋸波電圧発生回路７２、最小オフ期間決定
用基準電圧９１、最小オフ期間決定用比較器９２、オフ
期間パルス形成回路９５で構成することが望ましい。ま
た、請求項７に示すように制御パルス形成回路５０又は
５０ａ又は５０ｂを第１の回路７１又は７１ａ又は７１
ｂと第２の回路９６とで形成することが望ましい。ま
た、請求項８に示すように、第１の回路７１又は７１ａ
又は７１ｂを波形整形回路７７とフリップフロップ７８
とすることが望ましい。また、請求項９及び１０に示す
ように、オフ終了時点決定用の第１の回路７１又は７１
ａを２つのフリップフロップで構成することが望まし
い。また、請求項１１に示すように、第２の回路９６を
ＮＯＲゲ−ト９６ａにすることが望ましい。また、請求
項１２に示すように、最小オフ期間パルス形成回路９５
を、ＡＮＤゲ−ト９７とフリップフロップ１００とで構
成することが望ましい。また、請求項１３に示すよう
に、フライバック電圧発生期間検出手段１０１を第１の
回路７１及び第２の回路９６に接続することが望まし
い。また、請求項１４に示すように、最小オフ期間決定
用基準電圧源９１を分圧回路にすることが望ましい。ま
た、請求項１５に示すように、スイッチ電圧検出手段１
１の出力を出力電圧制御用の合成手段１２ａに入力させ
ない構成にすることができる。また、請求項1６に示す
ように、出力電圧検出信号に基づいて鋸波電圧Ｖ4ａを
形成し、この鋸波電圧Ｖ4ａを使用してオフ終了時点を
決定することができる。また、請求項１７に示すよう
に、インダクタンス手段を１次、２次及び３次巻線２
１、２２、２３を有するトランスとすることが望まし
い。また、請求項１８に示すように、スイッチ電圧検出
手段１１をスイッチング素子３に対して並列に接続する
ことができる。また、請求項１９に示すように、出力電
圧検出手段を３次巻線２３に接続することができる。ま
た、請求項２０に示すように、スイッチ電圧検出手段１
１に遅延用コンデンサ３４を含めることが望ましい。ま
た、請求項２１に示すように，スイッチ電圧検出手段１
１ａをダイオード３１と抵抗３３で構成することができ
る。また、請求項２２に示すように、インダクタンス手
段をリアクトル２ａとし、出力平滑用コンデンサ７をこ
の巻線２１にダイオ−ド６を介して並列に接続すること
ができる。また、請求項２３に示すように、最大オフ期
間を設定することができる。また、請求項２４に示すよ
うに、スイッチ電圧検出手段１１又は１１ａ又は１１ｂ
の出力段にスイッチ１１０を設け、このスイッチ１１０
をオフにすることによってスイッチ電圧検出手段の出力
に基づく制御を中断することができる。また，請求項２
５に示すように第１及び第２の最小オフ期間信号発生器
１２１，１２２を設けることができる。また、請求項２
６に示すように、フライバック電圧発生期間検出回路１
３０をインダクタンス手段に直接に接続することができ
る。また、請求項２７に示すように、判断手段を位相比
較器１３３とすることができる。

【０００８】

【発明の効果】各請求項の発明によれば、最小オフ期間
Ｔ１又はＴ２を設定するので、軽負荷になってもスイッ
チング素子３のオフ期間Toffの大幅な低下を防ぐことが
でき、スイッチング素子３の単位時間当たりのスイッチ
ング回数の増大を抑えることができる。これにより、単
位時間当たりのスイッチング損失の増大が抑制され、軽
負荷時の効率が向上する。また、負荷が重い値から軽い
値に向って変化することによってフライバック電圧の発
生期間Ｔ０が第１の最小オフ期間Ｔ１よりも短くなる
と、第２の最小オフ期間Ｔ２が設定される。これによ
り、スイッチング素子３のオフ期間が第２の最小オフ期
間Ｔ２に安定的固定され、負荷変動又は入力電圧変動が
発生しても安定したスイッチング動作を継続することが
できる。また、負荷が軽い値から重い値に向って変化す
ることによって、フライバック電圧の発生期間Ｔ０が第
２の最小オフ期間Ｔ２よりも長くなると、第１の最小オ
フ期間Ｔ１が設定される。これにより、スイッチング素
子のオフ期間が第１の最小オフ期間Ｔ１に安定的に固定
され、安定したスイッチング動作を継続することができ
る。要するに、負荷が比較的に大きいために第１の最小
オフ期間Ｔ１によって制限されないでスイッチング素子
３がオン・オフする第１のスイッチング動作から負荷が
比較的小さいために第２の最小オフ期間Ｔ２によって制
限されてスイッチング素子３がオン・オフする第２のス
イッチング動作への切換、又はこれと逆の方向への切換
を安定的に達成することができる。本発明に基づく第１
及び第２の最小オフ期間Ｔ１、Ｔ２の切換え動作は、周
知のヒステリシス特性を有するコンパレ−タ又はシュミ
ット・トリガ回路におけるヒステリシス動作に類似して
いる。上述のように第１及び第２のスイッチング動作の
切換えが安定的に達成されると、スイッチング周波数も
安定化され、予想できない周波数を有するノイズの発生
を抑制すること、及びインダクタンス手段からの磁歪に
基づく可聴音即ちノイズの発生を抑制することが可能に
なる。請求項３に示すように、第１及び第２の最小オフ
期間Ｔ１，Ｔ２の時間差を設定すると、ヒステリシス効
果を確実に得ることができる。請求項４に示すように、
共振用キャパシタンス５を設けると、共振が安定的に生
じ、且つスイッチング素子３のタ‐ンオフ時のゼロボル
トスイッチが良好に達成され、スイッチング損失を低減
する。また、請求項５に示すように合成信号を形成する
と、共通の導体又は端子によって複数の情報を伝送する
ことが可能になる。このため、スイッチ制御信号形成手
段を集積化する時に好都合である。また、請求項６〜１
２の発明によれば、スイッチ制御信号を簡単な回路で形
成することができる。また、請求項１３及び１４の発明
によればヒステリシス動作を容易に実行することができ
る。また、請求項１５及び１６の発明によれば、出力電
圧の制御とオフ終了時点の検出とを独立して行うことが
でき、回路設計の自由度が大きくなる。また、請求項１
７の発明によれば、スイッチング素子側と負荷２６側の
電気的分離を容易に行うことができる。また、請求項１
８の発明によれば、スイッチング素子３の電圧を正確に
検出することができる。また、請求項１９の発明によれ
ば、出力電圧を容易に検出することができる。また、請
求項２０及び２１の発明によれば、スイッチ電圧検出を
良好に行うことができる。また、請求項２２によれば、
リアクトルの働きで高い出力電圧を容易に得ることがで
きる。また、請求項２３の発明によれば、最大オフ期間
の働きによってDC‐DCコンバ−タを安定的に起動するこ
とができる。また、請求項２４の発明によれば、スタン
バイモ−ド等の極めて負荷が軽い時に、最大オフ期間を
有するスイッチ制御信号を形成し、DC‐ＤＣコンバ−タ
を安定的に動作させることができる。また、請求項２５
及び２６の発明によれば、回路設計の自由度が大きくな
る。

【０００９】

【実施形態】次に、図面を参照して本発明の実施形態を
説明する。

【００１０】

【第１の実施形態】まず、図１〜図９を参照して第１の
実施形態のＤＣ−ＤＣコンバ−タを説明する。なお、図
６は重負荷時の図１〜図５の各部の電圧又は信号Ｖ1〜
Ｖ18を示し、図７は軽負荷時の図１〜図５の各部の電圧
又は信号Ｖ１〜Ｖ１８を示す。図１に示す第１の実施形
態のＤＣ−ＤＣコンバータは一般にフライバックタイプ
のスイッチングレギュレータと呼ばれているものであっ
て、直流電源としての整流平滑回路１、インダクタンス
手段としてのトランス２、Ｎチャネルの絶縁ゲート型電
界効果トランジスタから成るスイッチング素子３、電流
検出手段としての抵抗４、共振用コンデンサ５、出力整
流ダイオード６ａと出力平滑用コンデンサ７とから成る
出力整流平滑回路６、出力電圧検出回路８、発光ダイオ
ード９、ホトトランジスタ１０、スイッチ電圧検出手段
としてのスイッチ電圧検出回路１１、合成回路１２、ス
イッチ制御手段としてのスイッチ制御回路１３、制御電
源用整流平滑回路１４及び起動抵抗１５を有している。

【００１１】直流電源としての整流平滑回路１は、商用
交流電源に接続される交流入力端子１６、１７と、一対
の直流端子１８、１９を有し、非安定電圧即ち定電圧化
されていない直流電圧を出力する。なお、整流平滑回路
１を電池に置き換えることができる。インダクタンス手
段としてのトランス２は、磁気コア２０と、このコア２
０に巻回された１次巻線２１、２次巻線２２、及び３次
巻線２３とから成る。相互に電磁結合された１次、２次
及び３次巻線２１、２２、２３は黒丸で示すような極性
を有する。１次巻線２１はインダクタンスを有してい
る。トランス２は周知のようにスイッチング素子３のオ
ン期間にエネルギを蓄積し、スイッチング素子３のオフ
期間にエネルギを放出する。

【００１２】ＦＥＴから成るスイッチング素子３は、第
１の主端子としてのドレインと第２の主端子としてのソ
ースと制御端子としてのゲートとを有する。このドレイ
ンは１次巻線２１を介して第１の直流端子１８に接続さ
れ、ソースは電流検出抵抗４を介してグランドとしての
第２の直流端子１９に接続され、ゲートは制御回路１３
に接続されている。スイッチング損失及びノイズを低減
するための共振用コンデンサ５はスイッチング素子３に
電流検出用抵抗４を介して並列に接続されている。この
共振用コンデンサ５はスイッチング素子３のターンオフ
時においてスイッチング素子３のドレイン・ソース間電
圧Ｖ_DSをゆっくり立上げる働き、及びターンオン直前に
共振によってスイッチング素子３のドレイン・ソース間
電圧Ｖ_DSをゼロにするための働きを有する。従って、共
振用コンデンサ５の静電容量は整流平滑回路１に含まれ
ている周知の平滑コンデンサ（図示せず）及び出力平滑
用コンデンサ７の静電容量に比べて大幅に小さい。な
お、共振用コンデンサ５を独立に設ける代りにスイッチ
ング素子３のドレイン・ソース間のストレーキャパシタ
ンスを使用することもできる。

【００１３】トランス２の２次巻線２２にダイオ−ド６
ａとコンデンサ７とから成る出力整流平滑回路６が接続
されている。出力整流ダイオード６ａは出力トランス２
の２次巻線２２と出力平滑用コンデンサ７との間のライ
ンに直列に接続されている。この出力整流ダイオード６
ａはスイッチング素子３がオンの時に２次巻線２２に誘
起された電圧で逆方向バイアスされ、スイッチング素子
３がオフの時に２次巻線２２に誘起された電圧で順方向
バイアスされる極性を有する。なお、米国特許第５，７
１９，７５５号に示されているように出力整流ダイオー
ド６ａに並列にＦＥＴ等のスイッチを接続することがで
きる。出力平滑用コンデンサ７は出力整流ダイオード６
ａを介して２次巻線２２に並列に接続されている。平滑
用コンデンサ７は一対の出力端子２４、２５に接続さ
れ、この一対の出力端子２４、２５の間には負荷２６が
接続されている。

【００１４】出力端子２４、２５間の出力電圧Ｖ0を一
定値にするための制御を行うために出力電圧検出回路８
が出力端子２４、２５間即ち平滑用コンデンサ７の両端
間に接続されている。この出力電圧検出回路８は、第１
及び第２の出力電圧検出用抵抗２７、２８と、例えば定
電圧ダイオードから成る基準電圧源２９と、誤差増幅器
３０とから成る。第１及び第２の出力電圧検出用抵抗２
７、２８は互いに直列に接続され、且つ一対の出力端子
２４、２５間に接続されている。誤差増幅器３０の正入
力端子は第１及び第２の出力電圧検出用抵抗２７、２８
の相互接続点に接続され、その負入力端子は基準電圧源
２９に接続されている。発光ダイオード９は誤差増幅器
３０の出力端子とグランド側出力端子２５との間に接続
されている。誤差増幅器３０は第１及び第２の出力電圧
検出用抵抗２７、２８の相互接続点から得られた検出電
圧と基準電圧源２９の基準電圧との差に対応した電圧を
出力し、発光ダイオード９は誤差増幅器３０の出力電圧
に対応した強さの光出力を発生する。なお、誤差増幅器
３０の正入力端子を基準電圧源２９に接続し、負入力端
子を抵抗２７、２８間に接続し、発光ダイオード９を電
源端子２４と誤差増幅器３０の出力との間に接続するこ
ともできる。

【００１５】発光ダイオード９に光結合されたホトトラ
ンジスタ１０の抵抗値は、発光ダイオード９の光出力に
対して反比例的に変化する。従って、ホトトランジスタ
１０を流れる電流Ｉ2は出力端子２４、２５間の出力電
圧Ｖ0 に比例する。なお、電圧帰還制御信号を得るため
の出力電圧検出手段は、出力電圧検出回路８と発光ダイ
オ−ド９とホトトランジスタ１０とから成る。なお、こ
の出力電圧検出手段を電圧帰還制御信号形成回路と呼ぶ
こともできる。

【００１６】スイッチ電圧検出回路１１は、第１及び第
２のダイオード３１、３２と、抵抗３３と、遅延用コン
デンサ３４とから成る。遅延用コンデンサ３４の一端は
第１のダイオード３１と抵抗３３とを介して３次巻線２
３の一端に接続され、コンデンサ３４の他端は３次巻線
２３の他端に接続されている。３次巻線２３は１次巻線
２１に電磁結合され、１次巻線２１は整流平滑回路１を
介してスイッチング素子３に並列に接続されているの
で、主スイッチング素子３の電圧Ｖ_DS及び共振用コンデ
ンサ５の電圧Ｖ1 に比例した電圧が３次巻線２３に得ら
れる。なお、コンデンサ５の電圧Ｖ１はスイッチング素
子３のドレイン・ソ−ス間電圧Ｖ_DSにほぼ一致している
ので、これを以下においてスイッチング素子３の電圧と
呼ぶこともある。遅延用コンデンサ３４の静電容量は出
力平滑用コンデンサ７に比べて極めて小さい。また、ダ
イオード３１はスイッチング素子３のオフ期間にオンに
なる方向性を有する。従って、図６及び図７に示すよう
にスイッチ電圧検出回路１１の出力即ち遅延用コンデン
サ３４の電圧Ｖ3 の波形はスイッチング素子３のオフ期
間における共振用コンデンサ５の電圧Ｖ1の波形にほぼ
相似形である。なお、３次巻線２３の電圧及び遅延用コ
ンデンサ３４の電圧Ｖ3 にはスイッチング素子３の電圧
Ｖ_DSの情報が含まれているので、遅延用コンデンサ３４
の電圧をスイッチング素子の電圧とみなすことができ
る。第２のダイオード３２は、第１のダイオードと同時
に導通する方向性を有して遅延用コンデンサ３４の一端
に接続されている。この第２のダイオード３２のカソー
ドは導体３５によっては合成回路１２に接続されてい
る。従ってスイッチ回路１１から合成回路１２に電流Ｉ
3が流れこむ。

【００１７】制御用電源としての整流平滑回路１４はダ
イオード３６とコンデンサ３７とから成る。ダイオード
３６はスイッチング素子３のオフ期間の３次巻線２３の
電圧で導通する方向性を有する。コンデンサ３７はダイ
オード３６を介して３次巻線２３に並列に接続されてい
る。スイッチング素子３のオフ期間においてトランス２
の蓄積エネルギが放出されている時に３次巻線２３に得
られた電圧に基づいて、コンデンサ３７に充電電流が流
れる。コンデンサ３７の一端は起動抵抗１５を介して第
１の直流端子１８に接続されている。従って、ＤＣ−Ｄ
Ｃコンバータの起動時には整流平滑回路１の出力電圧に
よってコンデンサ３７が充電される。

【００１８】合成回路１２は抵抗３８とコンデンサ３９
とを含む。抵抗３８は合成回路１２の出力ライン４０と
電流検出抵抗４との間に接続されている。コンデンサ３
９は出力ライン４０とグランド端子１９との間に接続さ
れている。電圧帰還制御用のホトトランジスタ１０は電
流制限抵抗４１を介して制御用整流平滑回路１４と抵抗
３８の出力側端子との間に接続されている。スイッチ電
圧検出回路１１の出力導体３５は抵抗３８の出力側端子
に接続されている。従って、合成回路１２の出力導体４
０に、図６及び図７に示す電流検出抵抗４の電圧Ｖ2 と
スイッチ電圧検出回路１１の電圧Ｖ3と出力電圧検出回
路８の電圧とを適当な割合で加算したものに相当する合
成信号Ｖ4 を得ることができる。

【００１９】スイッチング素子３をオン・オフする信号
を形成するためのスイッチ制御回路１３は半導体集積回
路即ちモノリシックＩＣ構成であって、第１、第２、第
３及び第４の端子４２、４３、４４、４５を有する。第
１の端子４２は電源端子であって、制御電源用整流平滑
回路１４に接続されている。第２の端子４３はグランド
端子であって、整流平滑回路１のグランド側端子１９に
接続されている。第３の端子４４は合成回路１２の出力
導体４０に接続されている。第４の端子４５はスイッチ
ング素子３の制御端子即ちゲートに接続されている。

【００２０】本発明に従うスイッチ制御回路１３は、
（１）前記出力電圧検出手段８、１０の出力に応答して
前記出力電圧を一定に制御するように前記スイッチング
素子３のオン期間Ｔｏｎの長さを決定する機能と、
（２）前記スイッチング素子３のオフ期間Ｔｏｆｆの長
さを制限するための第１の最小オフ期間Ｔ１を示す信号
を形成する機能と、（３）前記第１の最小オフ期間Ｔ１
よりも長い第２の最小オフ期間Ｔ２を示す信号を形成す
る機能と、（４）前記第１及び第２の最小オフ期間を示
す信号を選択的に発生させる機能と、（５）前記インダ
クタンス手段２のフライバック電圧の発生期間Ｔ０を検
出する機能と、（６）前記フライバック電圧発生期間Ｔ
０が前記第１の最小オフ期間Ｔ１よりも短いか否かを判
定する機能と、（７）前記フライバック電圧発生期間Ｔ
０が前記第２の最小オフ期間Ｔ２よりも長いか否かを判
定する機能と、（８）前記フライバック電圧発生期間Ｔ
０が前記第１の最小オフ期間Ｔ１よりも短いことを示す
判定結果が得られた時に、前記スイッチング素子３のオ
フ期間Ｔoffの長さを前記第２の最小オフ期間Ｔ２に従
って制限する機能と、（９）前記フライバック電圧発生
期間Ｔ０が前記第２の最小オフ期間Ｔ２よりも長いこと
を示す判定結果が得られた時に、前記スイッチング素子
３のオフ期間Toffの長さを前記第１の最小オフ期間Ｔ１
に従って制限する機能と、（１０）前記第１の最初のオ
フ期間Ｔ1又は前記第２の最小オフ期間Ｔ2の終了後に前
記スイッチ電圧検出手段１１に基づいて得られた前記ス
イッチング素子３の電圧を示す信号が所定基準値Ｖｒ１
以下になったことに基づいて前記スイッチング素子３の
オフ期間Ｔｏｆｆの終了時点を決定する機能とを有して
いる。上記第１〜第１０の機能を得るためにスイッチ制
御回路１３は図２に示すように大別して第１及び第２の
比較器４６、４７と、第１及び第２の基準電圧源４８、
４９と、制御パルス形成回路５０と、初期化信号発生回
路５１と、駆動回路５２と、インピーダンス切換回路５
３と、電圧調整回路５４と、オフ期間信号発生回路７３
と、最大オフ期間決定回路７４と、フライバック電圧発
生期間検出回路１０１と、判定回路１０２とを有してい
る。なお、スイッチ３をオン・オフ制御するためのスイ
ッチ制御を形成するための主要部分を本願ではスイッチ
制御信号形成回路と呼ぶことにする。このスイッチ制御
信号形成回路は、図２の制御回路１３内の第１及び第２
の比較器４８、４９及び制御パルス形成回路５０、図１
の電流検出抵抗４及び合成回路１２から成る。

【００２１】第１の比較器４６の正入力端子は合成信号
Ｖ4 が入力する第３の端子４４に接続され、この負入力
端子は第１の基準電圧源４８に接続され、この出力端子
は導体５５によって制御パルス形成回路５０及びオフ期
間信号発生回路７３に接続されている。第１の基準電圧
源４８は図６及び図７に示す電流Ｉ1の許容ピークレベ
ルに相当する第１の基準電圧Ｖr1を発生する。従って、
第１の比較器４６は合成信号Ｖ4 と第１の基準電圧Ｖr1
とを比較し、図６及び図７に示す出力Ｖ5を発生する。
この出力Ｖ5は合成信号Ｖ4 が第１の基準電圧Ｖr1より
も高くなった時に高レベルとなるパルスを含む。この第
１の比較器４６は主としてスイッチング素子３のオン期
間Ｔonを決定するために機能する。

【００２２】第２の比較器４７の正入力端子は合成信号
Ｖ4 が入力する端子４４に接続され、この負入力端子は
第２の基準電圧源４９に接続され、この出力端子は導体
５６によって制御パルス形成回路５０に接続されてい
る。第２の基準電圧源４９の第２の基準電圧Ｖｒ2は図
６でｔ5 で示し、図７でｔ4 で示すトランス２の蓄積エ
ネルギの放出終了時点の直前の合成信号Ｖ4 の値と第１
の基準電圧Ｖr1との間に設定されている。第２の比較器
４７の出力Ｖ6は、図６及び図７に示すように合成信号
Ｖ4 が第２の基準電圧Ｖr2よりも高くなった時に高レベ
ルとなるパルスを含む。

【００２３】制御パルス形成回路５０は、第１及び第２
の比較器４６、４７の出力Ｖ5、Ｖ６に応答して制御パ
ルス即ちスイッチ制御信号を形成し、導体５７を介して
駆動回路５２に送る。この制御パルス形成回路５０の詳
細は追って説明する。駆動回路５２は制御パルスの振幅
を増幅し、これを端子４５を介してスイッチング素子３
の制御端子（ゲート）に送る。

【００２４】初期化信号発生回路５１は、制御パルス形
成回路５０を初期化即ちリセットするための初期化信号
を発生するものであり、抵抗５８と、コンデンサ５９
と、２つのインバータ回路即ちＮＯＴ回路６０、６１と
から成る。抵抗５８の一端は導体６２によって電圧調整
回路５４に接続され、この他端はコンデンサ５９を介し
てグランドに接続されている。第１のＮＯＴ回路６０は
コンデンサ５９と抵抗５８との相互接続点に接続されて
いる。第２のＮＯＴ回路６１は第１のＮＯＴ回路６０に
接続されている。第１のリセット信号即ち初期化信号を
伝送するために第１のＮＯＴ回路６０は導体６３によっ
てオフ期間信号発生回路７３に接続されている。第２の
リセット信号即ち初期化信号を伝送するために第２のＮ
ＯＴ回路６１は、導体６４によって制御パルス形成回路
５０にそれぞれ接続されている。図２の端子４２に電源
電圧が供給され、電圧調整回路５４の出力電圧が立上る
時に、コンデンサ５９が遅れを有して充電される。コン
デンサ５９の電圧が第１のＮＯＴ回路６０の立上りのし
きい値になるまでに第１のＮＯＴ回路６０の出力端子か
ら高レベル即ち論理の１のリセットパルスが発生し、第
２のＮＯＴ回路６１からは低レベル即ち論理の０のリセ
ットパルスが発生する。コンデンサ５９の電圧が十分に
充電されると、第１のＮＯＴ回路６０の出力は低レベ
ル、第２のＮＯＴ回路６１の出力は高レベルに保たれ
る。

【００２５】電源端子４２に接続された電圧調整回路５
４は、安定化された直流電圧を得るものであり、導体６
５によってオフ期間信号発生回路７３に接続されてい
る。図２では省略されているが、電圧調整回路５４は制
御回路１３内のオフ期間信号発生回路７３以外の回路に
も電源電圧を供給する。

【００２６】インピーダンス切換回路５３は、定電流回
路６７と、ＦＥＴ６８と、ＮＯＴ回路６９とから成る。
定電流回路６７とＦＥＴ６８との直列回路は合成信号Ｖ
4 の入力端子４４とグランド端子４３との間に接続され
ている。ＮＯＴ回路６９は導体７０によって制御パルス
形成回路５０の出力導体５７に接続され、ＮＯＴ回路６
９出力端子はＦＥＴ６８の制御端子に接続されている。
従って、制御パルス形成回路５０の出力導体５７に高レ
ベルの制御パルスが発生している時即ちスイッチング素
子３のオン期間にはＦＥＴ６８がオフになり、インピー
ダンス切換回路５３は無限大のインピーダンス値を示
す。他方、制御パルスが発生していないスイッチング素
子３のオフ期間には導体５７、７０が低レベルになるの
で、ＮＯＴ回路６９の出力は高レベルとなり、ＦＥＴ６
８がオン状態になる。これにより、入力端子４４とグラ
ンド端子４３との間に所定のインピーダンスが接続され
た状態になる。なお、定電流回路６７を比較的大きい抵
抗に置き換えることができる。インピーダンス切換回路
５３は、図１のコンデンサ３９に対して並列に接続され
ている。従って、スイッチング素子３のオフ期間にイン
ピーダンス切換回路５３のインピーダンスが、抵抗４と
３８との直列回路に対して並列に接続され、入力端子４
４における合成信号Ｖ4の電圧レベルが下げられる。こ
れにより、スイッチング素子３のオフ期間の合成信号の
レベルとオン期間の合成信号のレベルとの差が縮小す
る。インピーダンス切換回路５３の定電流回路６７の電
流値はトランス２の蓄積エネルギの放出後のリンギング
波形の底部(ボトム)又はこの近傍において合成信号Ｖ4
が第１の基準電圧Ｖｒ1を横切るように設定される。従
って、このインピーダンス切換回路５３を合成回路１２
の一部とすることもできる。なお、オン期間Ｔonにおけ
る合成信号Ｖ4 のピークレベルがオフ期間Ｔoffの合成
信号Ｖ4のピークレベルよりも低い状態を維持できるよ
うにインピーダンス切換回路５３のインピーダンスを設
定する。スイッチング素子３のオフ期間Ｔoffにおける
合成信号Ｖ4 の電圧レベルがさほど高くない時にはイン
ピーダンス切換回路５３を省くことができる。オフ期間
信号発生回路７３は、スイッチング素子３が取り得るオ
フ時間を示す信号を発生するものであり、本発明に従う
第１及び第２の最小オフ期間Ｔ1、Ｔ2を示す信号もこの
オフ期間信号発生回路７３から発生する。従って、オフ
期間信号発生回路７３を最小オフ期間信号発生回路と呼
ぶこともできる。このオフ期間信号発生回路７３の詳細
は追って説明する。最大オフ期間決定回路７４は、スイ
ッチング素子３が取り得るオフ期間の最大を示す信号を
発生するものである。この最大オフ期間決定回路７４の
詳細は追って説明する。フライバック電圧発生期間検出
回路101は本発明に従うフライバック電圧発生期間Ｔｏ
を検出するものである。このフライバック電圧発生期間
検出回路101の詳細は追って説明する。判定手段として
の判定回路102は、オフ期間信号発生回路７３から得ら
れた第１の最小オフ期間Ｔ1又は第２の最小オフ期間Ｔ2
とフライバック電圧発生期間検出回路101から得られた
フライバック電圧発生期間Ｔｏとの大小関係を判定し、
オフ期間信号発生回路７３を制御するものである。この
判定回路102の詳細は追って説明する。

【００２７】図３は、図２の制御パルス形成回路５０及
びオフ期間信号発生回路７３を図２よりも詳しく示し、
最大オフ期間決定回路７４、フライバック電圧発生期間
検出回路101、判定回路102は図２と同一に示すものであ
る。この図３から明らかなように制御パルス形成回路５
０は、第１の回路７１と第２の回路７２とから成る。第
１の回路７１は、スイッチング素子３のオフ終了時点を
決定するための回路と呼ぶことができるものである。こ
の第２の回路９６は第１の回路７１の出力導体８６の信
号Ｖ9とオフ期間信号発生回路７３の出力Ｖ13とに基づ
いてスイッチ３をオンするためのパルスを形成するもの
であり、パルス形成回路又はパルス出力回路と呼ぶこと
ができるものである。第１及び第２の回路７１、９６の
詳細は追って説明する。オフ期間信号発生回路７３は、
大別して鋸波発生回路７２と最小オフ期間用基準電圧源
９１と比較器９２とオフ期間パルス形成回路９５とから
成る。これ等の詳細は追って説明する。

【００２８】図４は図３の制御パルス形成回路５０の詳
細を示す。制御パルス形成回路５０に含まれている第１
の回路７１は、スイッチング素子３をオフ期間Ｔoffの
最後の時点即ちオン開始時点を決定するためのものであ
り、オフ期間幅決定回路又はオン開始時点決定回路とも
呼ぶことができるものであって、図４に示すように波形
整形回路７７と、２つのフリップフロップ７８、７９
と、ＮＯＴ回路８０とから成る。

【００２９】第１の回路７１に含まれている波形整形回
路７７は図６及び図７でＶ5 で示す波形をＶ7 に示す波
形に整形又は変換するものであって、２つのフリップフ
ロップ８１、８２と、ＯＲゲート８３とから成る。フリ
ップフロップ８１はリセット優先に形成されたＲＳフリ
ップフロップであって、導体５５を介して図２の第１の
比較器４６に接続されているセット入力端子Ｓと、もう
一方のＲＳフリップフロップ８２の正相出力端子Ｑに接
続されたリセット入力端子Ｒとを有する。ＯＲゲート８
３の一方の入力端子は第１の比較出力Ｖ5 を与える導体
５５に接続され、他方の入力端子はフリップフロップ８
１の出力端子Ｑに接続されている。このＯＲゲート８３
からは図６及び図７に示す波形整形出力Ｖ7 が得られ
る。この波形整形出力Ｖ7 は図６においてｔ1 〜ｔ8 区
間で高レベルとなり、図７においてｔ1 〜ｔ6 、ｔ7 〜
ｔ10で高レベルとなるパルスを含む。この波形整形回路
７７の出力Ｖ7 のパルスは、第１の比較出力Ｖ5 のオフ
期間Ｔoff の開始直後に生じる低レベルへの落ち込みを
高レベルに補償したものに相当する。更に詳細には、合
成信号Ｖ4 に含まれている抵抗４に基づく電流検出電圧
Ｖ2 の成分が第１の基準電圧Ｖr1を図６及び図７のｔ1
時点でオーバシュート（図示省略）し、まず合成信号Ｖ
４が、第１の基準電圧Ｖr1をこれよりも低い側から高い
側に横切り、次に第１の基準電圧Ｖr1をこれよりも高い
側から低い側に横切り、その後に再び第１の基準電圧Ｖ
r1をこれよりも低い側から高い側に横切る。このため、
第１の比較出力Ｖ5 が図６及び図７のｔ1 で微小期間高
レベルになった後に低レベルに戻り、ｔ2 時点で再び高
レベルになる。しかし、波形整形回路７７を設けると、
上記ｔ2 時点の直前の低レベル区間のないパルスを含む
出力Ｖ7 を得ることができる。なお、フリップフロップ
８２は、第２の比較出力Ｖ6 を伝送する導体５６に接続
されたセット入力端子Ｓと導体８４によって図３及び図
５の制御パルス形成回路５０の出力導体８４に接続され
たリセット入力端子Ｒを有する。

【００３０】オフ終了時点決定用の第１の回路７１のＤ
タイプフリップフロップ７８は、波形整形回路７７に接
続されたクロック端子Ｔとオフ期間パルス形成回路９５
に導体８５で接続されたデータ入力端子Ｄと、ＮＯＴ回
路８０を介して第２の比較器４７の出力導体５６に接続
されたプリセット入力端子ＰＲ^-と、導体６４を介して
初期化信号発生回路５１に接続されたリセット入力端子
Ｒ^-とを有し、導体６４の初期化信号に応答してリセッ
トされ、合成信号Ｖ４が第２の基準レベルＶｒ２をこれ
よりも低い側から高い側に横切ったことを示す例えばｔ
３時点の第2の比較器４７の出力Ｖ6 に応答してプリセ
ットされ、波形整形回路７７の出力Ｖ7に含まれている
パルスの後縁（例えば図６のｔ8 ）をクロック信号とし
て例えば図６のＶ13で示す信号を読み込み、図６及び図
７でＶ8 で示す信号を位相反転出力端子Ｑ⁻に送出する
ように形成されている。なお、本願明細書では、表記の
都合上フリップフロップの位相反転出力端子をＱ^-で示
すことにする。オフ終了時点決定用の第１の回路７１の
フリップフロップ７９はセット優先ＲＳフリップフロッ
プであって、第２の比較出力Ｖ6を与える導体５６に接
続されたセット優先のセット入力端子ＳとＤタイプフリ
ップフロップ７８の位相反転出力端子Ｑ⁻に接続された
リセット入力端子Ｒとを有する。このフリップフロップ
７９の正相出力端子Ｑは導体８６によって第２の回路９
６を構成するＮＯＲゲート９６ａに接続され且つ図３及
び図５のオフ期間パルス形成回路９５に接続され、図６
及び図７に示す信号Ｖ9 を出力する。この信号Ｖ9 の高
レベル期間は、オフ期間Ｔoffにおいて、合成信号Ｖ4
が第２の基準電圧Ｖr2を最初に横切った時点ｔ3 から第
１の基準電圧Ｖr1を最後に横切った時点（例えば図６の
ｔ8 又は図７のｔ10）までである。オフ期間Ｔoff にお
いて合成信号Ｖ4 が第１の基準電圧Ｖr1を最後に横切る
時点（図６のｔ8 又は図７のｔ10）がオフ期間Ｔoff の
終了時点であり且つオン期間Ｔonの開始時点である。オ
フ終了時点決定のための第１の回路７１で決定される図
6のt8時点又は図７のｔ10時点は、Ｖ13で示す最小オフ
期間Ｔ1又はＴ2の終了時点（図６のｔ4又は図７のｔ9）
から図6のｔ4〜ｔ8又は図７のｔ9〜ｔ10の付加期間が経
過した時点に相当する。なお、Ｄタイプフリップフロッ
プ７８の正相出力端子Ｑの信号はフリップフロップ７９
の出力と同一であるから、フリップフロップ７９を省い
て、Ｄタイプフリップフロップ７８の正相出力端子Ｑを
出力導体８６に接続することができる。本実施形態のオ
フ期間Ｔｏｆｆは、第１又は第２の最小オフ期間Ｔ１又
はＴ２と負荷２６の大きさによって変化する付加期間と
の合計になる。第２の回路９６を構成するＮＯＲゲート
９６ａは図６及び図７でＶ１４で示す制御パルスを出力
する。このＮＯＲゲート９６ａの接続の詳細は追って説
明する。

【００３１】図５は図３のオフ期間信号発生回路７３、
最大オフ期間決定回路７４、フライバック電圧発生期間
検出回路１０１、判定回路１０２の詳細を示す。オフ期
間信号発生回路７３に含まれている鋸波電圧発生回路７
２は、図５に示すように充電用定電流回路８７とコンデ
ンサ８８と第１及び第２の放電用スイッチ８９、９０と
から成る。コンデンサ８８の一端は定電流回路８７を介
して電源用導体６５に接続され、この他端はグランド導
体６６に接続されている。ＦＥＴから成る第１及び第２
の放電用スイッチ８９、９０はコンデンサ８８に対して
並列に接続されている。第１の放電用スイッチ８９の制
御端子は制御パルス出力用導体５７に接続されている。
第２の放電用スイッチ９０の制御端子は第１のリセット
用導体６３に接続されている。従って、放電用スイッチ
８９又は９０のオン期間にコンデンサ８８の放電が生
じ、スイッチ８９又は９０がオフに転換することにより
コンデンサ８８が定電流回路８７で充電され、この電圧
が傾斜を有して上昇し、図６及び図７に示す鋸波電圧Ｖ
10が得られる。

【００３２】最小オフ期間決定用基準電圧源９１は、第
１、第２及び第３の抵抗Ｒ1 、Ｒ2、Ｒ3 の直列回路か
ら成り、この直列回路の一端は電源導体６５に接続さ
れ、この他端はグランド導体６６に接続されている。最
小オフ期間決定用比較器９２の正入力端子は鋸波発生回
路７２の出力端子としてのコンデンサ８８の一端に接続
され、この負入力端子は第１及び第２の抵抗Ｒ1 、Ｒ2
の相互接続点即ち分圧点に接続されている。従って、比
較器９２は図６及び図７に示すように鋸波電圧Ｖ10と基
準電圧源９１の基準電圧Ｖa とを比較して出力Ｖ12を発
生する。なお、最小オフ期間決定用基準電圧源９１はヒ
ステリシス効果を得るために切換スイッチ１０３で制御
され、図６の重負荷時には第１の最小オフ時間決定用基
準電圧Ｖa1を発生し、図6の重負荷よりも小さい図７の
軽負荷時にはＶa1よりも高い第２の最小オフ時間決定用
基準電圧Ｖa2を発生する。この結果、比較器９２の出力
Ｖ12が低レベルから高レベルへ転換する時点が重負荷時
とこれよりも軽い軽負荷時で異なり、図６の重負荷時に
はｔ4 であるのに対し、図７の軽負荷時にはｔ9 とな
る。比較器９２は、図６及び図７のＶ12の波形から明ら
かなように最小フオ期間の終了時点を示すパルスを発生
する。最小オフ期間Ｔ１又はＴ2の全部を示すパルスは
図６及び図７においてＶ１３で示されている。この最小
オフ期間Ｔ１又はＴ2の全部を示すパルスはオフ期間パ
ルス形成回路９５で作成される。

【００３３】オフ期間パルス形成回路９５は、ＡＮＤゲ
ート９７と２つのＯＲゲート９８、９９とセット優先の
ＲＳフリップフロップ１００とから成る。ＡＮＤゲート
９７の一方の入力端子は、最小オフ期間決定用の比較器
９２に接続され、この他方の入力端子は導体８６を介し
てオフ終了時点決定用の第１の回路７１のフリップフロ
ップ７９に接続されている。ＯＲゲート９８の一方の入
力端子は最大オフ期間決定回路７４の比較器９４に接続
され、この他方の入力端子はＡＮＤゲート９７に接続さ
れている。セット優先型フリップフロップ１００はＯＲ
ゲート９８に接続されたセット入力端子ＳとＯＲゲート
９９に接続されたリセット端子Ｒとを有し、この位相反
転出力端子Ｑ⁻に最小オフ期間パルスＶ13又は最大オフ
期間パルスを発生する。正常動作時におけるこのフリッ
プフロップ１００の出力のパルスＶ13は主スイッチング
素子３の最小オフ期間を示すパルス幅を有する。オフ期
間パルス形成回路９５のフリップフロップ１００の位相
反転出力端子Ｑ⁻は制御パルス形成用のＮＯＲゲート９
６の一方の入力端子に接続されている。なお、この実施
形態では、オフ期間パルス形成回路９５のフリップフロ
ップ１００は、正常動作時において最小オフ期間Ｔ１又
はＴ２を示すパルスを出力し、起動時に最大オフ期間決
定用比較器９４の出力に応答して最大オフ期間を示すパ
ルスを発生する。従って、オフ期間パルス形成回路９５
が最小オフ期間パルス形成回路と最大オフ期間パルス形
成回路との両方の働きを有している。この結果、制御回
路１３の回路構成が簡略化されている。しかし、オフ期
間パルス形成回路９５を最小オフ期間Ｔ１又はＴ２のパ
ルスを形成するための最小オフ期間パルス形成回路とし
て使用し、最大オフ期間パルスを形成するための回路を
独立に設けることができる。

【００３４】スイッチ１０３は第１の最小オフ期間Ｔ1
と第２の最小オフ期間Ｔ2との切換を制御するための手
段であって、分圧回路構成の最小オフ期間決定用基準電
圧源９１の抵抗Ｒ3 に並列に接続され、重負荷の時にオ
ンになって図６の第１の最小オフ期間決定用基準電圧Ｖ
a1を設定し、軽負荷の時にオフになって図７に示す第２
の最小オフ期間決定用基準電圧Ｖa2を設定する。即ち、
スイッチ１０３がオンの時には、電源導体６５とグラン
ド導体６６との間の電圧をＥとすれば、Ｖa1＝Ｅ｛Ｒ2 ／（Ｒ1 ＋Ｒ2 ）｝で示すことができる第１の最小オフ期間決定用基準電圧
Ｖa1が得られ、スイッチ１０３がオフの時には、Ｖa2＝Ｅ｛（Ｒ2 ＋Ｒ3 ）／（Ｒ1 ＋Ｒ2 ＋Ｒ3 ）｝で示すことができる第２の最小オフ期間決定用基準電圧
Ｖa2が得られる。

【００３５】最大オフ期間決定回路７４は、ＤＣ−ＤＣ
コンバータの起動のため及び必要に応じて極めて軽い負
荷時のＤＣ−ＤＣ変換を可能にするために設けられてい
る。即ち、このＤＣ−ＤＣコンバータは起動時には一定
のオフ期間を有してオン・オフ動作する。最大オフ期間
決定回路７４はこの一定のオフ期間を決定するためのも
のであって、最大オフ期間決定用基準電圧源９３と比較
器９４とから成る。最大オフ期間決定用基準電圧源９３
は、図６及び図７に示すように最小オフ期間決定用基準
電圧Ｖa よりも高い基準電圧Ｖb を発生する。この最大
オフ期間決定用基準電圧Ｖb は重負荷及び軽負荷時即ち
正常時における鋸波電圧Ｖ10が横切らないレベルであ
る。比較器９４の正入力端子は鋸波発生回路７２のコン
デンサ８８に接続され、この負入力端子は基準電圧源９
３に接続されている。従って、鋸波電圧Ｖ10が基準電圧
Ｖb よりも高くなった時に比較器９４の出力Ｖ11は高レ
ベルになる。図６及び図７の正常状態では鋸波電圧Ｖ10
が基準電圧Ｖb を横切らないために比較器９４の出力Ｖ
11は低レベル（ゼロ）に保たれている。他方、起動時に
は、ＤＣ−ＤＣコンバータの出力電圧Ｖ0 が低いので、
合成信号Ｖ4 の最大レベル即ちピ−クが低く、オフ終了
時点決定用の第１の回路７１が正常に動作せず、この出
力Ｖ9 が低レベルに保たれたままになり、オフ期間パル
ス形成回路９５は最大オフ期間決定回路７４の出力に従
って制御パルスを形成する。

【００３６】フライバック電圧発生期間検出回路１０１
は、トランス２からフライバック電圧が発生している期
間を検出するためのものであって、図６及び図７でＶ１
７で示す出力を発生する。このフライバック電圧発生期
間検出回路１０１の出力Ｖ17は図６においてはｔ1 〜ｔ
8 区間で高レベル、ｔ8 〜ｔ10区間で低レベルとなり、
図７においてはｔ1 〜ｔ6 区間で高レベル、ｔ6 〜ｔ11
区間で低レベルになる。要するに、この出力Ｖ17はオフ
期間Ｔoff の開始時点とトランス２の蓄積エネルギの放
出が完了した後に合成信号Ｖ4 が第１の基準電圧Ｖr1を
最初に横切る時点との間で高レベルになる信号であり、
トランス２のフライバック電圧の発生期間にほぼ一致し
た幅のパルスを含む。本願では説明の都合上、図６に示
すスイッチング素子３がオン状態からオフ状態に転換し
た時点からフライバック電圧の低下が開始する時点まで
の時間長をＴ01とし、スイッチング素子３がオン状態か
らオフ状態に転換した時点からリンギング電圧が最初に
最低になる時点までの時間長をＴ02とした時に、Ｔ０１
≦Ｔ０≦Ｔ０２を満足する時間長をフライバック電圧発
生期間Ｔ0と定義する。即ち、図６及び図７ではＴ0がＴ
02に一致しているが、Ｔ0はＴ01からＴ02の間の任意の
値を取ることができる。Ｔ01の終了時点からＴ02終了時
点まではリンギング電圧の１／２周期に相当し、本願で
は、この１／２周期もフライバック電圧の発生期間とみ
なしている。なお、フライバック電圧発生期間Ｔ0はス
イッチング素子３のオン期間Ｔｏｎの長さに比例する。

【００３７】フライバック電圧発生期間検出回路１０１
は、制御パルス形成回路５０が発生するＶ７及びＶ１４
の信号に基づいてフライバック電圧発生期間Ｔ０を検出
するために、遅延回路１０４、ＮＯＲゲート１０５、リ
セット優先ＲＳフリップフロップ１０６、及びＡＮＤゲ
ート１０７を有している。遅延回路１０４は導体１０８
を介して図４の波形整形回路７７に接続されている。こ
の遅延回路１０４は波形整形回路７７の出力Ｖ7 に微小
遅延を与えるものである。ＮＯＲゲート１０５の一方の
入力端子はＶ7 を与える導体１０８に接続され、この他
方の入力端子は遅延回路１０４に接続されている。従っ
て、このＮＯＲゲート１０５からは、図６のｔ8 時点、
図７のｔ6 、ｔ10時点等で示すパルスを含む出力Ｖ15が
得られる。なお、出力Ｖ15のパルスの幅は遅延回路１０
４の遅延時間に相当している。リセット優先のフリップ
フロップ１０６のセット入力端子ＳはＮＯＲゲート１０
５に接続され、このリセット入力端子Ｒは制御パルス形
成回路５０の出力導体５７に接続されている。従って、
このフリップフロップ１０６の位相反転出力端子Ｑ⁻か
らは図６及び図７に示す出力Ｖ16が得られる。この出力
Ｖ16は図６の重負荷時には連続的に高レベル（Ｈ）にな
り、図７の軽負荷時にはｔ6 〜ｔ10で低レベルになる。
ＡＮＤゲート１０７の一方の入力端子は波形整形回路７
７の出力導体１０８に接続され、他方の入力端子はフリ
ップフロップ１０６の位相反転出力端子Ｑ⁻に接続さ
れ、この出力端子は判定手段１０２を構成するＤタイプ
フリップフロップ１０２ａのクロック入力端子Ｔに接続
されている。このＡＮＤゲート１０７の出力Ｖ17はフリ
ップフロップ１０２ａのタイミング信号となる。要する
に、フライバック電圧発生期間Ｔ０を示すパルスの後縁
がフリップフロップ１０２のクロック入力となる。

【００３８】判定手段１０２のＤタイプフリップフロッ
プ１０２ａは、フライバック電圧発生期間検出回路１０
１の出力Ｖ17に含まれているフライバック電圧発生期間
Ｔ0が第１の最小オフ期間Ｔ1よりも短くなったか否かの
判定、及びフライバック電圧発生期間Ｔ0が第２の最小
オフ期間Ｔ2よりも長くなったか否かの判定を行い、こ
の判定結果でスイッチ１０３を制御する。このＤタイプ
フリップフロップ１０２ａのデータ入力端子Ｄは最小オ
フ期間パルス形成回路９５のフリップフロップ１００の
位相反転出力端子Ｑ⁻に接続され、このフリップフロッ
プ１０２ａの位相反転出力端子Ｑ⁻はＦＥＴスイッチ１
０３の制御端子（ゲート）に接続されている。このフリ
ップフロップ１０２ａの出力Ｖ18は図６の重負荷時に高
レベル（Ｈ）に保たれ、図７の軽負荷時に低レベル
（Ｌ）に保たれる。このフリップフロップ１０２ａの出
力の切換は、図８のｔ6時点、およびｔ13時点で生じ
る。スイッチ１０３はフリップフロップ１０２の出力Ｖ
18が高レベルの時にオンになり、低レベルの時にオフに
なる。

【００３９】図８はスイッチ１０３による基準電圧Ｖa
1、Ｖa2の切換えを説明するものである。この図８にお
いてｔ4 以前及びｔ10以後は重負荷状態を示し、ｔ4 〜
ｔ10区間は重負荷よりも軽い軽負荷状態を示す。ｔ4 以
前は重負荷であるので、スイッチ制御信号Ｖ14のパルス
の幅即ちオン時間幅が比較的長いｔ1 〜ｔ2 であり、第
１の最小オフ期間Ｔ1 が設定されている。負荷２６を第
１の値の重負荷からこれよりも軽い第２の値の軽負荷に
向かって徐々に低下させると、出力電圧Ｖ0が上昇する
ために、スイッチ制御信号Ｖ14のパルスの幅ｔ4 〜ｔ5
が短くなり、トランス２の蓄積エネルギも少なくなり、
蓄積エネルギが短時間の内に放出され、フライバック電
圧発生期間Ｔ0が短くなり、その後合成信号Ｖ4 がｔ6
時点で第１の基準電圧Ｖr1を横切る。これによりフライ
バック電圧発生期間検出回路１０１の出力Ｖ17が高レベ
ルから低レベルに転換し、この転換に応答してＤタイプ
フリップフロップ１０２ａはオフ期間パルス形成回路９
５の出力Ｖ13を読み込む。図８のｔ6 時点ではＶ13が高
レベルであるから、Ｄタイプフリップフロップ１０２ａ
は、フライバック電圧発生期間Ｔ0が第１の最小オフ期
間Ｔ1よりも短くなったことを判定し、Ｄタイプフリッ
プフロップ１０２ａの位相反転出力端子Ｑ⁻はｔ6時点
で低レベルに転換し、スイッチ１０３がオフになり、最
小オフ期間決定用基準電圧がＶa1からＶa2に切換えられ
る。この結果、軽負荷区間では鋸波電圧Ｖ10が第１の最
小オフ期間決定用基準電圧Ｖa1には交差しないでｔ8時
点で第２の最小オフ期間決定用基準電圧Ｖa2に交差し、
最小オフ期間パルスＶ13が高レベルから低レベルに転換
する。これにより、軽負荷時のＶ13に示す最小オフ期間
Ｔ2はＴ1 ＋Ｔa となり、重負荷時の最小オフ期間Ｔ1
よりもＴa だけ長くなる。基準電圧をＶa1からＶa2に切
換えること即ち最小オフ期間をＴ1からＴ2に切換えるこ
とは、周知のヒステリシス特性を有するコンパレ−タ又
はシュミット・トリガ回路のヒステリシス動作に似てい
る。第１の最小オフ期間Ｔ1は、例えば、２〜１０μｓ
程度に設定され、第２の最小オフ期間Ｔ2は３〜１５μ
ｓ程度に設定され、Ｔ１とＴ２との時間差Ｔａは0.1〜1
0μｓ，更に好ましくは２〜５μｓ程度に設定される。
時間差Ｔａが長くなるに従ってヒステリシス動作の安定
性が向上する。しかし、Ｔａがあまり長くなり過ぎる
と、スイッチング素子３のオフ期間Ｔｏｆｆが長くなり
過ぎる。本実施例では、Ｔ1が５μｓ、Ｔ2が８μｓ、Ｔ
ａが３μｓである。図８のｔ10時点で重負荷になると、
制御信号Ｖ14のオン期間Ｔonを示すパルスの幅がｔ10〜
ｔ11と長くなり、オフ期間Ｔoffもｔ11〜ｔ13のように
長くなる。最小オフ期間用基準電圧Ｖa はｔ12でＶa2か
らＶa1には切換えられず、フライバック電圧発生期間検
出回路１０１の出力Ｖ17の立下り時点ｔ13に同期して切
換えられる。一方、最小オフ期間パルスＶ13は鋸波電圧
Ｖ10に第２の最小オフ期間用基準電圧Ｖa2が交差する時
点ｔ12で高レベルから低レベルに転換する。Ｄタイプフ
リップフロップ１０２ａは最小オフ期間パルスＶ13の低
レベルをｔ13時点で読み込み、この位相反転出力端子Ｑ
⁻の高レベル信号でスイッチ１０３をオンに制御する。
即ち、ｔ13時点において、Ｄタイプフリップフロップ１
０２ａは、Ｖ17で示すフライバック電圧発生期間Ｔ0が
第２の最小オフ期間Ｔ2よりも長くなったことを判定
し、第２の基準電圧Ｖａ2から第１の基準電圧Ｖａ1への
切換指令を出力する。これにより、ｔ13時点から第１の
最小オフ期間用基準電圧Ｖa1が比較器９２に供給され
る。図８には示されていないが、ｔ13以後においては、
図６のＶ13と同様に第１の最小オフ期間Ｔ1が設定され
る。

【００４０】

【動作】整流平滑回路１の交流入力端子１６、１７を交
流電源に接続すると、図２の電圧調整回路５４から安定
化された直流電圧が出力される。この時、初期化信号発
生回路５１に例えば５．８Ｖのような一定電圧が印加さ
れると、導体６３に高レベルのリセットパルスが発生
し、導体６４に低レベルのリセットパルスが発生する。
図５の第２の放電用スイッチ９０は導体６３のリセット
パルスによってオンになってコンデンサ８８を放電させ
る。また、導体６３の高レベルのリセットパルスは図５
のＯＲゲート９９を介してフリップフロップ１００のリ
セット入力端子Ｒに供給される。この結果、フリップフ
ロップ１００はリセット状態になり、この出力Ｖ13は高
レベル状態に初期化される。また、導体６４のリセット
パルスは図４のＤタイプフリップフロップ７８のリセッ
ト端子Ｒに入力する。これにより、Ｄタイプフリップフ
ロップ７８の位相反転出力端子Ｑ⁻は高レベル状態に初
期化される。セット優先のＲＳフリップフロップ７９は
Ｄタイプフリップフロップ７８の出力に応答してリセッ
トされ、この出力Ｖ9 が低レベルに初期化される。起動
時には図５のＮＯＲゲート９６の一方の入力は高レベ
ル、他方の入力は低レベルとなるので、この出力は低レ
ベルとなる。従って、起動時には、スイッチング素子３
がオフ状態に初期化される。コンデンサ８８は初期化さ
れた後に定電流回路８７によって充電され、この電圧Ｖ
10は傾斜を有して増大する。起動時には出力平滑用コン
デンサ７の電圧が低いので、出力電圧検出回路８の出力
電圧、及び３次巻線２３の電圧及びスイッチ電圧検出回
路１１の電圧Ｖ3 も低い。このため、図６及び図７に示
す合成信号Ｖ4 の電圧レベルも低く、合成信号が第２の
基準電圧Ｖr2に達しないので、第２の比較器４７の出力
Ｖ6 の状態変化が発生せず、オフ終了時点検出用の第１
の回路７１の出力導体８６は低レベルに保たれる。導体
８６の低レベルの信号Ｖ9 はＡＮＤゲート９７に入力す
るので、ＡＮＤゲート９７の出力は最小オフ期間決定用
比較器９２の出力Ｖ12の高低に無関係に低レベルとな
る。従って、起動時には、最大オフ期間決定回路７４の
出力Ｖ11に基づいて制御パルスＶ14が形成される。コン
デンサ８８の電圧Ｖ10が図６及び図７で破線で示すよう
に最大オフ期間決定用基準電圧Ｖb に達すると、図６及
び図７で破線で示すように比較器９４の出力Ｖ11が高レ
ベルに変化し、これに応答してセット優先フリップフロ
ップ１００がセット状態になり、この出力Ｖ13が低レベ
ルとなる。この結果、制御パルス形成回路５０のＮＯＲ
ゲート９６ａの２つの入力が同時に低レベルとなり、こ
の出力Ｖ14が高レベルとなり、スイッチング素子３がオ
ン状態となる。これと同時に第１の放電用スイッチ８９
がオンになり、コンデンサ８８が放電状態になる。スイ
ッチング素子３がオンになると、トランス２の１次巻線
２１のインダクタンスによる遅れを伴なってスイッチン
グ素子３及び電流検出抵抗４を通る電流I1が傾斜を有し
て増大する。電流検出抵抗４の電圧Ｖ2 が増大すると、
合成信号Ｖ4 もこれに伴なって増大し、過電流制限レベ
ルとしての機能を有する第１の基準電圧Ｖr1に交差す
る。この結果、第１の比較器４６の出力Ｖ5 が瞬間的に
高レベルとなり、これが図５のＯＲゲート９９を介して
フリップフロップ１００のリセット端子Ｒに供給され、
フリップフロップ１００はリセット状態となり、この出
力Ｖ13は高レベルとなる。これにより、ＮＯＲゲート９
６ａの出力Ｖ14が低レベルとなり、スイッチング素子３
がオフに転換する。また、第１の放電用スイッチ８９も
オフに転換し、コンデンサ８８の充電が再び開始する。
スイッチング素子３がオフになると、このオン期間にト
ランス２のコア２０に蓄積された磁気エネルギの放出に
基づく２次巻線２２の電圧によって出力整流用ダイオー
ド６ａが導通し、平滑用コンデンサ７の充電が行われ
る。鋸波用コンデンサ８８の電圧Ｖ10が再び最大オフ期
間決定用基準電圧Ｖb に達すると、比較器９４の出力が
再び高レベルになり、フリップフロップ１００がセット
され、この出力が低レベルになり、次段のＮＯＲゲート
９６の出力Ｖ14が高レベルとなり、スイッチング素子３
がオンになる。上述の起動時の動作は合成信号Ｖ4 が第
２の基準電圧Ｖr2を横切るまで続く。この起動時に最大
オフ期間決定回路７４で決定される最大オフ期間は図６
のｔ1 〜ｔ9 であり、例えば４０〜５０μｓ程度に決定
される。

【００４１】最大オフ期間決定回路７４に基づくスイッ
チング素子３のオン・オフ制御によって出力平滑用コン
デンサ７の電圧が徐々に高くなると、合成信号Ｖ4 が第
２の基準電圧Ｖr2を横切る。これにより、第２の比較器
４７の出力Ｖ6 が図６でｔ3〜ｔ7 区間で高レベルにな
り、オフ終了時点決定用の第１の回路７１の出力Ｖ9は
図６でｔ3 〜ｔ8 区間で高レベルになり、その後低レベ
ルになる。図５において導体８６が高レベルになると、
比較器９２の出力Ｖ12がＡＮＤゲート９７を通過するこ
とが可能になる。比較器９２は鋸波電圧Ｖ10と最小オフ
期間決定用基準電圧源９１の基準電圧Ｖa とを比較して
いるので、図６の出力Ｖ12で示すようにｔ4 〜ｔ8 区間
で高レベルパルスを発生する。重負荷モードと軽負荷モ
ードとの切換え動作の安定化を図るために最小オフ期間
決定用基準電圧Ｖa は、図６の重負荷時に第１の最小オ
フ期間決定用基準電圧Ｖa1に設定され、軽負荷時に第２
の最小オフ期間決定用基準電圧Ｖa2に設定される。基準
電圧Ｖa1で決定される第１の最小オフ期間Ｔ1 と基準電
圧Ｖa2で決定される第２の最小オフ期間Ｔ2 との切換え
は、次のように行われる。図６のｔ1 〜ｔ4 に示すオフ
期間パルス形成回路９５の出力Ｖ13の高レベル期間がフ
ライバック電圧発生期間検出回路１０１の出力Ｖ17の高
レベル期間ｔ1 〜ｔ8 よりも短い時にはスイッチ１０３
をオンにして第１の最小オフ期間Ｔ1 を得る。図７のｔ
1 〜ｔ9 に示すオフ期間パルス形成回路９５の出力Ｖ13
の高レベル期間がフライバック電圧発生期間検出回路１
０１の出力Ｖ17の高レベル期間ｔ1 〜ｔ6 よりも長い時
にはスイッチ１０３をオフにして第２の最小オフ期間Ｔ
2 を得る。換言すれば、図８のｔ2 〜ｔ4 に示すように
フライバック電圧発生期間検出回路１０１の出力Ｖ17の
高レベル期間即ちフライバック電圧発生期間Ｔ0 がｔ2
〜ｔ3 の第１の最小オフ期間Ｔ1 よりも長い時にはスイ
ッチ１０３のオンを維持して第１の最小オフ期間Ｔ1 を
維持する。その後、図８のｔ5 〜ｔ6 に示すようにフラ
イバック電圧発生期間検出回路１０１の出力Ｖ17の高レ
ベル期間即ちフライバック電圧発生期間Ｔ0 が第１の最
小オフ期間Ｔ1 よりも短くなると、スイッチ１０３がオ
フになり、ｔ5 〜ｔ8 に示す第２の最小オフ期間Ｔ2 が
設定される。軽負荷から重負荷に移行する時には、図８
のｔ11〜ｔ13に示すフライバック電圧発生期間検出回路
１０１の出力Ｖ17の高レベル期間Ｔ0 が第２の最小オフ
期間Ｔ2 よりも長くなり、スイッチ１０３がオンになっ
て第１の最小オフ期間用基準電圧Ｖa1が設定され、ｔ13
以後において第１の最小オフ期間Ｔ1 が設定される。

【００４２】ところで、もし、最小オフ期間決定用基準
電圧源９１の基準電圧Ｖａを負荷の変化に拘らず一定に
保っていると、既に説明したようにスイッチング素子３
のオフ期間Ｔｏｆｆ及びオン期間Ｔｏｎが不規則に変化
するおそれがある。これに対して、本発明では、フライ
バック電圧発生期間Ｔ0と第１又は第２の最小オフ期間
Ｔ1又はＴ2との時間長の関係が逆転する時にヒステリシ
ス動作させるので、最小オフ期間でオフ期間Ｔｏｆｆが
制限された動作と制限されない動作との切換が安定的に
達成される。この結果、スイッチング周波数の不規則な
変化を防止することができる。

【００４３】起動後に重負荷状態であれば、図６に示す
動作が生じる。図６でスイッチング素子３がｔ1 でオフ
制御されると、これに並列に接続されたコンデンサ５が
充電されて、この電圧Ｖ1 が徐々に高くなる。これによ
り、スイッチング素子３のゼロボルトスイッチングが達
成され、このスイッチング損失が低減する。また、ター
ンオフ時のノイズが抑制される。スイッチング素子３の
オフ期間は、合成信号Ｖ4 と第１及び第２の基準電圧Ｖ
r1、Ｖr2との比較によって決定される。出力電圧Ｖ0 が
もし基準値よりも高くなると、電圧検出回路８の出力電
圧も高くなり、合成信号Ｖ4 も高くなる。この結果、オ
ン期間Ｔonの電流検出抵抗４の電圧Ｖ2と出力電圧検出
回路８の出力とに基づく合成信号Ｖ4 の三角波が第１の
基準電圧Ｖ1 に早く達する。この結果、スイッチング素
子３のオン期間Ｔonが短くなり、トランス２の蓄積エネ
ルギが減少し、出力電圧Ｖ0 が基準値に戻される。出力
電圧Ｖ0 が基準値よりも低くなった時には、上記と逆の
動作になり、オン期間Ｔonが長くなる。オン期間Ｔonが
変化するとオフ期間Ｔoff もオン期間Ｔonに比例して変
化する。従って、出力電圧Ｖ0 の制御時にはスイッチン
グ素子３のオン・オフ繰返し周波数が変化する。スイッ
チング素子３のターンオン時点は、スイッチング素子３
の電圧Ｖ1 即ちドレイン・ソース間電圧Ｖ_DSがコンデン
サ５と１次巻線２１のインダクタンスとの共振によって
最低又はこの近傍になる時点である。従って、ターンオ
ン時のゼロボルトスイッチングが達成され、スイッチン
グ損失が低減する。

【００４４】図６の重負荷状態から負荷２６が軽い方向
即ち負荷２６の抵抗値が大きくなる方向に変化すると、
スイッチング素子３のオン期間Ｔon及びオフ期間Ｔoff
が短くなり、フライバック電圧発生期間検出回路１０１
の出力Ｖ17の高レベル期間即ちフライバック電圧発生期
間Ｔ0 が第１の最小オフ期間Ｔ1 よりも短くなる。これ
により、第２の最小オフ期間Ｔ2 が設定され、オフ期間
Ｔoff が第２の最小オフ期間Ｔ2 以下になることが禁止
される。図７の軽負荷モード時にはトランス２の蓄積エ
ネルギの放出後に合成信号Ｖ4 が最初に第１の基準電圧
Ｖr1を横切る時点ｔ6 におけるスイッチング素子３のタ
ーンオンが禁止され、ｔ6 から共振波形の１周期が経過
した時点ｔ10でスイッチング素子３がターンオンする。
図７のｔ10時点にはｔ6 時点と同様にスイッチング素子
３の電圧Ｖ1 が実質的にゼロになるので、ゼロボルトス
イッチングが達成され、スイッチング損失が低減する。

【００４５】負荷が図７に示す状態よりも更に軽くなる
と、図９に示すようにＶ14のパルスに相当するスイッチ
ング素子３のオン期間Ｔonが短くなり、オフ開始から蓄
積エネルギ放出終了までの期間Ｔx が短くなり、疑似共
振期間Ｔy が長くなる。最小オフ期間Ｔ2 が終了した後
の最初の共振波形のボトムでスイッチング素子３がター
ンオンされる。

【００４６】第１の実施形態の利点は次の通りである。（１）最小オフ期間Ｔ2 を設定するので、軽負荷時に
スイッチング素子３のオフ期間が最小オフ期間Ｔ2 以下
にならない。このため、スイッチング素子３の単位時間
当りのスイッチング回数が少なくなり、スイッチング素
子３のスイッチング損失の平均値が少なくなり、軽負荷
時のＤＣ−ＤＣコンバータの効率が向上する。また、ス
イッチングノイズの発生数が抑制される。 (２) 第１及び第２の最小オフ期間Ｔ1、Ｔ2とフライバ
ック電圧発生期間Ｔ0との比較に基づいて第１及び第２
の最小オフ期間Ｔ1、Ｔ2の切換を行うので、第２の最小
オフ期間Ｔ2に制限されたスイッチング動作とこれに制
限されないスイッチング動作との切換を安定的に行うこ
とができる。この結果、第２の最小オフ期間で制限され
たスイッチング動作が安定化し、出力電圧Ｖ0の定電圧
制御も安定化する。また、スイッチング周波数の不規則
変化が抑制され、ノイズの抑制対策が容易になる。ま
た、スイッチング周波数の不規則変化によるトランス２
からの磁歪音即ち可聴音の発生を抑制することができ
る。（３）最小オフ期間Ｔ１及びＴ2 を設定したにも拘ら
ず、疑似共振によってターンオン時のゼロボルトスイッ
チングを行っているので、スイッチング損失が少ない。（４）重負荷時のような通常負荷時のスイッチング周
波数を比較的高く設定しても軽負荷時のスイッチング周
波数は極端に高くならず例えば１５０ｋＨｚ以下（例え
ば１００ｋＨＺ程度）に抑えられる。従って、通常負荷
時の最低スイッチング周波数を比較的高く保つことがで
きる。この結果、トランス２における損失が少なくな
り、トランス２の寸法を小型にすることが可能になる。（５）軽負荷時のオフ期間Ｔoff が第２の最小オフ期
間Ｔ2 で制限され、比較的に長くなっているので、オン
期間Ｔonも必然的に長くなる。即ち、負荷２６に所定の
電力を供給する場合に、オフ期間Ｔoff が長くなると、
オン期間Ｔonも長くなる。オン期間Ｔonが長い場合には
電流検出信号Ｖ２とノイズとの区別が容易になる。即
ち、第１の比較器４６のノイズマージンが大きくなる。
また、ノイズマージンが従来と同一でよい場合には、ス
イッチング素子３のオン期間Ｔonの制御範囲を広げるこ
とができる。（６）合成信号Ｖ4 を形成してＩＣ構成の制御回路１
３に入力しているので、第１及び第２の比較器４６、４
７のための独立した２つの入力端子を制御回路１３に設
けることが不要になり、ＩＣの構成が簡単になる。これ
により、制御回路１３のコストの低減が可能になる。（７）鋸波発生回路７２の出力を最小オフ期間決定用
比較器９２と最大オフ期間決定用比較器９４で兼用して
いるので、回路構成が簡略化され、制御回路１３の小型
化、低コスト化を図ることができる。（８）制御パルス形成回路５０はロジック回路構成の
第１及び第２の回路７１，９６で形成されているので、
これを比較的容易に形成することができる。

【００４７】

【第２の実施形態】次に、図１０に示す第２の実施形態
のＤＣ−ＤＣコンバータを説明する。但し、第２の実施
形態を示す図１０及び後述する第３〜第１２の実施形態
を示す図１１〜図３１において図１〜図９と実質的に同
一の部分には同一の符号を付してその説明を省略する。
また、第２〜第１２の実施形態の説明においても必要に
応じて図１〜図９を参照する。図１０に示す第２の実施
形態のＤＣ−ＤＣコンバータは、スイッチ電圧検出回路
１１をスイッチング素子３と電流検出抵抗４との直列回
路に対して直接に並列接続し、この他は図１と同一に形
成したものである。図１０のＤＣ−ＤＣコンバータは、
スイッチング素子３のオフ時の電圧Ｖ1 が低い場合に適
している。なお、オフ時のスイッチング素子３の電圧Ｖ
1 が高い場合にはスイッチ電圧検出回路１１の抵抗３３
の値を高めるか、又は図２のインピーダンス切換回路５
３のオフ時のインピーダンスを低くする。この第２の実
施形態によっても第１の実施形態と同一の効果を得るこ
とができる。

【００４８】

【第３の実施形態】図１１に示す第３の実施形態のＤＣ
−ＤＣコンバータは、図１のＤＣ−ＤＣコンバータから
出力電圧検出回路８と発光ダイオード９とホトトランジ
スタ１０とを省いたものに相当する。図１１において、
制御電源用平滑用コンデンサ３７の一端は抵抗４１を介
して合成回路１２に接続されている。コンデンサ３７は
スイッチング素子３のオフ期間に出力整流平滑用コンデ
ンサ７の電圧に比例した値に充電されるので、コンデン
サ３７の電圧は出力電圧Ｖ0 にほぼ比例した値になる。
従って、このコンデンサ３７の電圧を検出すれば出力電
圧Ｖ0 を検出したことになる。図１１では３次巻線２３
と整流平滑回路１４とが制御電源として機能していると
共に出力電圧検出回路として機能している。なお、コン
デンサ３７の電圧は抵抗４１を介して合成回路１２に送
られ、合成信号Ｖ4 が作成される。この場合、抵抗４１
は出力電圧検出用抵抗と又は合成回路１２の一部として
機能する。

【００４９】第３の実施形態は、出力電圧Ｖ0 の検出方
法において第１の実施形態と相違するのみであるから、
第１の実施形態と同一の効果を有する。

【００５０】

【第４の実施形態】図１２に示す第４の実施形態のＤＣ
−ＤＣコンバータは、図１のＤＣ−ＤＣコンバータのス
イッチ電圧検出回路１１からダイオード３２とコンデン
サ３４を省いた構成のスイッチ電圧検出回路１１ａを設
け、この他は図１と同一に構成したものである。従っ
て、図１２のスイッチ電圧検出回路１１ａは、ダイオー
ド３１と抵抗３３とから成り、３次巻線２３の一端がダ
イオード３１と抵抗３３とを介して合成回路１２に接続
されている。図１２の場合、図１のコンデンサ３４によ
る遅延を得ることができなくなるが、スイッチ電圧検出
回路１１ａのストレイキャパシタンス及び合成回路１２
のコンデンサ３９の働きによってスイッチング素子３の
オフ期間におけるスイッチング素子３の電圧Ｖ1 の遅れ
成分を含む合成信号Ｖ4 を得ることができる。

【００５１】図１２の実施形態はスイッチ電圧検出回路
１１ａ以外は第１の実施形態と同一であるので、第１の
実施形態と同一の効果を得ることができる。

【００５２】

【第５の実施形態】第５の実施形態のＤＣ−ＤＣコンバ
ータは、第１の実施形態のオフ終了時点決定用の第１の
回路７１とフライバック電圧発生期間検出回路１０１と
を図１３に示すオフ終了時点決定用の第１の回路７１ａ
とフライバック電圧発生期間検出回路１０１ａとに変形
し、この他は第１の実施形態と同一に構成したものであ
る。

【００５３】図１３のオフ終了時点決定用の第１の回路
７１ａは図４のオフ終了時点決定用の第１の回路７１か
ら波形整形回路７７を省いたものに相当し、Ｄタイプフ
リップフロップ７８とリセット優先フリップフロップ７
９とから成る。Ｄタイプフリップフロップ７８は、導体
５５ａを介して図２の第１の比較器４６に接続されたク
ロック入力端子Ｔと導体８５によって図５のフリップフ
ロップ１００の位相反転出力端子Ｑ⁻に接続されたデー
タ入力端子Ｄとを有し、図１４及び図１５に示す第１の
比較出力Ｖ5のパルスの後縁に同期して導体８５の信号
Ｖ13を読み込み、この位相反転出力端子Ｑ⁻から出力Ｖ
8 を送出する。図１３のフリップフロップ７９は図４の
場合と同様な出力Ｖ9を送出する。この出力Ｖ9 は図５
と同一のオフ期間パルス形成回路９５に送られる。

【００５４】図１３のフライバック電圧発生期間検出回
路１０１ａは、図５のフライバック電圧発生期間検出回
路１０１からフリップフロップ１０６及びＡＮＤゲート
１０７を省いたものに相当し、遅延回路１０４とＮＯＲ
ゲート１０５とから成る。遅延回路１０４は第１の比較
出力Ｖ5 のための導体５５ａに接続され、第１の比較出
力Ｖ5 を僅かに遅延した信号を図５と同様に作成する。
ＮＯＲゲート１０５の一方の入力端子は第１の比較出力
Ｖ5 のための導体５５ａに接続され、この他方の入力端
子は遅延回路１０４に接続されている。従って、ＮＯＲ
ゲート１０５からは図１４及び図１５に示すように図６
及び図７と同一のフライバック検出信号Ｖ17が得られ
る。

【００５５】第５の実施形態は第１の実施形態と同一の
効果を有する他にオフ終了時点決定用の第１の回路７１
ａ及びフライバック電圧発生期間検出回路１０１ａの構
成を単純化することができるという効果を有する。しか
し、図１４のｔ1 、ｔ10、図１５のｔ1 、ｔ11、ｔ14で
発生する第１の比較出力Ｖ5 のパルスの後縁即ち立下り
を使用するので、スイッチング周波数の極端に高いＤＣ
−ＤＣコンバータには適さず、スイッチング周波数が比
較的低いＤＣ−ＤＣコンバータに適している。

【００５６】

【第６の実施形態】図１６に示す第６の実施形態のＤＣ
−ＤＣコンバータは、図１に示す第１の実施形態のＤＣ
−ＤＣコンバータの合成回路１２の一部と制御回路１３
の一部をそれぞれ変形した合成回路１２ａと制御回路１
３ａとを設け、且つ変形されたスイッチ電圧検出回路１
１ｂを設け、この他は図１と同一に構成したものであ
る。図６の合成回路１２ａにはスイッチ電圧検出回路１
１ｂが接続されていない。従って、この合成回路１２ａ
は電流検出抵抗４から得られた電流検出信号Ｖ2 と電圧
検出回路８の出力とを合成した合成信号Ｖ4 ′を作成
し、これを制御回路１３ａの端子４４ａに送る。スイッ
チ電圧検出回路１１ｂの出力導体３５は制御回路１３ａ
の新しい端子４４ｂに接続されている。スイッチ電圧検
出回路１１ｂは、図１のスイッチ電圧検出回路１１から
ダイオ−ド３２を省き、放電用抵抗Ｒ11をコンデンサ３
４に並列に接続したものである。

【００５７】制御回路１３ａは、図１７から明らかなよ
うに図２の制御回路１３のインピーダンス切換回路５３
を省き、第１の比較器４６の正の入力端子を端子４４ａ
に接続し、且つ第２の比較器４７の正入力端子を新しい
端子４４ｂに接続し、且つ少し変形した制御パルス形成
回路５０ａを設け、この他は図２と同一に構成したもの
である。なお、図１７において、入力端子４４ａとグラ
ンドとの間及び入力端子４４ｂとグランドとの間のいず
れか一方又は両方に図２のインピ‐ダンス切換回路５３
と同様なものを接続することができる。

【００５８】図１７の第１の比較器４６は、図１９に示
す重負荷状態の各部の電圧波形及び図２０に示す軽負荷
状態の各部の電圧波形から明らかなように鋸波状の合成
信号Ｖ4 ′と第１の基準電圧Ｖr1´とを比較して第１の
比較出力Ｖ5´ を発生する。第１の比較器４６の出力Ｖ
5´はスイッチング素子３のオン期間Ｔｏｎの終了時点
を示すパルスを含む。第２の比較器４７はスイッチ電圧
信号Ｖ3 と基準電圧源４９´の第２の基準電圧Ｖr2´と
を比較し、出力Ｖ6´ を発生する。第２の比較器４７の
出力Ｖ６’に含まれているパルスの後縁は図１９及び図
２０から明らかなようにスイッチング素子３の電圧Ｖ１
がゼロ近傍に低下した時点を示す。

【００５９】図１７の制御パルス形成回路５０ａは、第
１の実施形態の制御パルス形成回路５０に含まれている
オフ終了時点決定用の第１の回路７１を図１８のオフ終
了時点決定用の第１の回路７１ｂに変形した他は第１の
実施形態と同一に形成したものである。図１８のオフ終
了時点決定用の第１の回路７１ｂは、図４の波形整形回
路７７を変形した波形整形回路７７ｂを設け、この他は
図４と同一に形成したものである。図１８の変形された
波形整形回路７７ｂは、図１９及び図２０の第１及び第
２の比較出力Ｖ5´、Ｖ6´と図５の導体８４の制御パル
スＶ14とに基づいて図１９及び図２０の波形整形出力Ｖ
7 を形成するものである。図１９及び図２０のＶ7 は図
６及び図７のＶ7 と同一波形であるので、これを第１の
実施形態と同様に利用することができる。従って、第６
の実施形態によっても入力端子４４ｂの増加の点を除い
て、第１の実施形態と同様な効果を得ることができる。

【００６０】図19は、図16の負荷２6が重い状態におけ
る図16〜図18のV1、V4’、V3、V5´、V6´、V7、V9、V1
4を図6と同様に示す波形図である。図20は負荷26が軽い
状態における図16〜図18のV1、V4’、V5´、V6´、V7、
V9、V14を図7と同様に示す。スイッチング素子3のオン
期間Tonの終了は信号V5´のパルスによって決定され、
オン期間Tonの開始即ちオフ期間Toffの終了は、最小オ
フ期間決定用比較器９２によって第1の実施例と同様に
決定された第１の最小オフ期間T1又は第２の最小オフ期
間はT2の終了後に、オフ終了時点決定信号V9が高レベル
から低レベルに転換することによって決定される。

【００６１】この第６の実施形態のＤＣ−ＤＣコンバー
タは、第1の実施形態と同様に第1及び第2の最小オフ期
間T1、T2を有するので、第1の実施形態と同一の効果を
得ることができる。

【００６２】

【第７の実施形態】次に、図２１〜図２６を参照して第
７の実施形態のDC−DCコンバ−タを説明する。但し、図
２１〜図２６において、図１〜図２０と実質的に同一の
部分には同一の符号を付してその説明を省略する。図２
１に示す第７の実施形態のDC−DＣコンバータは、図１
に示す第１の実施形態のDC−DＣコンバータの合成回路
１２を省き、制御回路１３の一部を変形した制御回路１
３ｂとを設け、且つ変形されたスイッチ電圧検出回路１
１ｂを設け、この他は図１と同一に構成したものであ
る。制御回路１３ｂは電圧帰還制御信号入力端子４４
ａ’とスイッチ電圧検出信号入力端子４４ｂと電流検出
信号入力端子４４ｃとを有する。電圧帰還制御信号入力
端子４４ａ´はホトトランジスタ10に接続されている。
従って、この入力端子４４ａ´には対の直流出力端子２
４、２５間の電圧V0に比例した電流I２が流入する。図
２１のスイッチ電圧検出信号入力端子４４ｂは図１６で
同一符号で示すものと同一であって、図１６と同一構成
のスイッチ電圧検出回路１１ｂに接続されている。電流
検出信号入力端子４４ｃは電流検出抵抗４に接続されて
いる。この入力端子４４ｃには過電流保護のために電流
検出抵抗４の電圧V２が入力する。

【００６３】制御回路１３ｂは、図２２に示すように形
成されている。この制御回路１３ｂは図１７の制御回路
１３ａの比較器４６の代わりにオン終了時点決定用比較
器４６ａと過電流保護用比較器４６ｂとを設け、且つオ
ン終了時点決定用鋸波発生回路１１１を設け、且つ変形
されたオフ期間信号発生回路７３ａを設け、この他は図
１７と同一に構成したものである。従って、図２２のオ
フ終了時点決定用比較器４７は、図１７で同一符号で示
すものと同様にスイッチ電圧検出信号入力端子４４ｂに
接続されており、図１７の比較器４７と同様に機能す
る。

【００６４】オフ終了時点決定用鋸波発生回路111は、
コンデンサ112と放電用スイッチ113とＮＯＴ回路114と
から成る。コンデンサ112は電圧帰還制御信号入力端子
４４ａに接続されている。従って、このコンデンサ112
は図２１のホトトランジスタ１０を介して供給される電
流Ｉ2によって充電される。この電流Ｉ2は出力電圧Ｖ0
に比例するので、コンデンサ112の充電速度は出力電圧
Ｖ0に比例する。トランジスタから成る放電用スイッチ1
13はコンデンサ112に並列に接続され、この制御端子即
ちベ−スはＮＯＴ回路114を介して導体５７に接続され
ている。導体５７には図６でＶ14で示すスイッチ制御信
号が得られるので、トランジスタ113は主スイッチング
素子３のオン期間Ｔｏｎには非導通状態に保たれ、オフ
期間Ｔｏｆｆには導通状態となる。スイッチ113のオン
期間にはコンデンサ112が放電され且つその充電が阻止
される。スイッチ113のオフ期間にはコンデンサ112が図
２１のホトトランジスタ１０を通して供給される電流Ｉ
2によって徐々に充電される。この結果、コンデンサ112
の電圧Ｖ4ａは鋸波状電圧になる。

【００６５】オン終了時点決定用比較器４６ａの正入力
端子はコンデンサ112に接続され、その負入力端子は第
１の基準電圧源４８ａに接続されている。従って、比較
器４６ａは、図２５及び図２６に示すようにコンデンサ
112の鋸波状電圧Ｖ4ａと第１の基準電圧源４８ａの基準
電圧Ｖｒ1ａとを比較し、鋸波状電圧Ｖ4ａが基準電圧Ｖ
ｒ1ａに達した時に図２５及び図２６においてＶ5´で示
すパルスを発生する。このＶ5´で示すパルスはスイッ
チング素子３のオン期間の終了の制御に使用される。出
力電圧Ｖ0が基準電圧よりも高い時には、コンデンサ112
の充電速度が速いので、コンデンサ112の電圧Ｖ4ａは基
準電圧Ｖｒ1ａに早く到達し、スイッチング素子３のオ
ン期間Ｔｏｎが短くなる。出力電圧Ｖ0が基準値よりも
低い時には上記の高い時と逆の動作になる。この結果、
図２２のコンデンサ112の電圧Ｖ4ａは図１の合成信号Ｖ
4と同一の機能を有する。過電流保護用比較器４６ｂの
正入力端子は電流検出信号入力端子４４ｃに接続され、
この負入力端子は電圧Ｖｒ1ｂを供給する基準電圧源４
８ｂに接続される。基準電圧Ｖｒ1ｂは、定格負荷時に
スイッチング素子３に流れる電流のピ−ク値の検出電圧
Ｖ2よりも高いレベルに設定されている。電流検出信号
が基準電圧Ｖｒ1ｂよりも大きくなると、過電流状態を
示す高レベル出力が比較器４６ｂから発生し、これが導
体５５ｂでパルス発生回路５０ｂに送られる。

【００６６】図２３は、図３と同様な部分を示すもので
ある。図２３の制御パルス形成回路５０ａは、図１７及
び図１８で同一符号で示すものと同一に形成されてい
る。図２３のオフ終了時点決定用の第１の回路７１ｂ
は、図１８で同一符号で示す回路と同一に構成されてい
る。図２３のオフ期間信号発生回路７３ａは、図３のオ
フ期間パルス形成回路９５を変形したオフ期間パルス形
成回路９５ａを設け、この他は図３と同一に形成したも
のである。オフ期間パルス形成回路９５ａには、図３に
おける導体５５の代わりに、２つの導体５５ａ、５５ｂ
が接続されている。図２４は図５と同様な部分を示すも
のである。図２４のオフ期間パルス形成回路９５ａは、
図５の２入力のＯＲゲ−ト９９を３入力のＯＲゲ−ト９
９ａに変え、この他は図５と同一に構成したものであ
る。図２４のＯＲゲ−ト９９ａの第１の入力端子は図５
と同様に導体６３に接続され、この第２の入力端子はオ
ン終了時点を示す信号Ｖ5´が伝送される導体５５ａに
接続され、この第３の入力端子は過電流検出信号５５ｂ
に接続されている。なお、導体５５ａは図２２の比較器
４６ａに接続され、導体５５ｂは図２２の比較器４６ｂ
に接続される。ＯＲゲ−ト９９ａは３つの入力端子のい
ずれか１つが高レベルになった時にフリップフロップ10
0をリセットする。

【００６７】図２５は、負荷２６が重い状態における図
２１〜図２４のＶ1、Ｖ4ａ、Ｖ3、Ｖ5´、Ｖ6´、Ｖ7、
Ｖ9、Ｖ14を図６と同様に示す波形図である。図２６は
負荷２６が軽い状態における図２１〜図２４のＶ1、Ｖ4
ａ、Ｖ5´、Ｖ6´、Ｖ7、Ｖ9、Ｖ14を図７と同様に示
す。スイッチング素子３のオン期間Ｔｏｎの終了は、信
号Ｖ5´のパルスによって決定され、オン期間Ｔｏｎの
開始即ちオフ期間Ｔｏｆｆの終了は、オフ期間信号発生
回路７３によって第１の実施形態と同様に決定された第
１の最小オフ期間Ｔ1又は第２の最小オフ期間Ｔ2の終了
後に、オフ終了時点決定信号Ｖ9が高レベルから低レベ
ルに転換することによって決定される。

【００６８】この第７の実施形態のＤＣ−ＤＣコンバー
タは、第１の実施形態と同様に第１及び第２の最小オフ
期間Ｔ1及びＴ2を有するので、第１の実施形態と同一の
効果を得ることができる。

【００６９】

【第８の実施形態】図２７に示す第８の実施形態のＤＣ
−ＤＣコンバータは、図１のＤＣ−ＤＣコンバータのト
ランス２をリアクトル２ａとし、且つ図１の２次巻線２
２に相当するものを省き、この他は図１と同一に構成し
たものである。スイッチング素子３のオン期間にリアク
トルとしての１次巻線２１に蓄積されたエネルギをスイ
ッチング素子３のオフ期間に負荷２６に供給するため
に、出力整流平滑回路６がスイッチング素子３に対して
並列に接続されている。図２７のＤＣ−ＤＣコンバータ
において、スイッチング素子３のオン期間には出力整流
ダイオード６が逆バイアス状態となってリアクトル２ａ
に対するエネルギの蓄積動作が生じ、スイッチング素子
３のオフ期間には出力整流ダイオード６が順バイアス状
態となってリアクトル２ａの蓄積エネルギの放出動作が
生じる。これにより、コンデンサ７は、整流平滑回路１
の直流電圧と１次巻線２１の電圧との加算値で充電され
る。要するに、図２７のＤＣ−ＤＣコンバータは昇圧タ
イプのスイッチングレギュレータとして動作する。図２
７のＤＣ−ＤＣコンバータの制御回路１３は第１の実施
形態と同一であるので、第１の実施形態と同一の効果を
得ることができる。なお、図２７の制御回路１３を第６
及び第７の実施形態の制御回路１３ａ、１３ｂに変形す
ることができる。

【００７０】

【第９の実施形態】図２８の第９の実施形態のＤＣ−Ｄ
Ｃコンバータは、スイッチ電圧検出回路１１と合成回路
１２との間にスイッチ１１０を設け、この他は図１と同
一に構成したものである。スイッチ１１０は負荷２６が
スタンバイモードのように極めて小さい時に電圧検出回
路１１と合成回路１２との間をオフにするものである。
このスイッチ１１０をオフにすると、スイッチ電圧検出
回路１１の出力がスイッチング素子３の制御パルスＶ14
の形成に関与しなくなる。即ちＤＣ−ＤＣコンバータの
起動時と同様に最小オフ期間決定回路７３の出力が制御
パルスＶ14の形成に無関係になり、最大オフ期間決定回
路７４の出力に基づいてオフ期間Ｔoff が決定され、比
較的低いスイッチング周波数でスイッチング素子３をオ
ン・オフすることができ、単位時間当りのスイッチング
回数を第２の最小オフ期間Ｔ2 で制御する場合よりも更
に低くすることができる。このスイッチ１１０をオフに
するスタンバイモードでは、スイッチング素子３のター
ンオン時の共振によるゼロボルトスイッチングは行われ
ないが、スイッチング回数の大幅な低減により、ＤＣ−
ＤＣコンバータの効率を高めることができる。この第９
の実施形態は第１の実施形態と同様な効果を有する他
に、負荷の大きさに応じて３つの制御形態をとり、負荷
の大きさに応じた最適な効率の向上を図ることができる
という効果を有する。なお、第２〜第８の実施形態にお
いても、図２８のスイッチ１１０と同様なものを設ける
ことができる。

【００７１】

【第１０の実施形態】第１０の実施形態のＤＣ−ＤＣコ
ンバータは、第１の実施形態のＤＣ−ＤＣコンバータの
図５に示すオフ期間信号発生回路７３を図２９に示す最
小オフ期間信号発生回路１２０に変形し、この他は図１
〜図５の回路と実質的に同一に形成したものである。図
２９の最小オフ期間信号発生回路１２０は第１及び第２
の最小オフ期間Ｔ１，Ｔ２を独立に設定するための第１
及び第２の最小オフ期間信号発生器１２１，１２２を有
する。第１及び第２の最小オフ期間信号発生器１２１，
１２２は、図６及び図７のＶ１４で示すスイッチング素
子３をオンにするためのパルスの後縁に応答して図６及
び図７のＶ１３に示す第１及び第２の最小オフ期間Ｔ
１，Ｔ２を示す信号を発生する。第１及び第２の最小オ
フ期間信号発生器１２１，１２２と共通出力導体１２５
との間には第１及び第の選択スイッチ１２３，１２４が
接続されている。第１及び第２の選択スイッチ１２３，
１２４は、ＮＯＴ回路１２７を含むスイッチ制御回路１
２６によって択一的にオンになるように制御される。ス
イッチ制御回路１２６の入力導体１２８は図５のフリッ
プフロップ１０２に相当するものに接続される。入力導
体１２８は第１の選択スイッチ１２３の制御端子に直接
に接続され且つＮＯＴ回路１２７を介して第２の選択ス
イッチ１２４の制御端子に接続されている。従って、第
１及び第２の選択スイッチ１２３，１２４は互いに逆に
動作する。入力導体１２８が図６のＶ１８に示すように
Ｔ１＜Ｔ０を示す高レベルの時には、第１の選択スイッ
チ１２３がオンになり、図６のＶ１３と実質的に同一な
第１の最小オフ期間信号が出力導体１２５に得られ、こ
れが図５のＮＯＲ回路９６等に送られる。また、入力導
体１２８が図１７のＶ１８に示すようにＴ０＜Ｔ２の時
には、第２の選択スイッチ１２４がオンになり、図７の
Ｖ１３と実質的に同一な第２の最小オフ期間信号が得ら
れる。これによって、第１０の実施形態によっても第１
の実施形態と同一の効果を得ることができる。なお、図
２９の最小オフ期間信号発生回路１２０を第２〜第９の
実施形態のＤＣ−ＤＣコンバータにも適用することがで
きる。

【００７２】

【第１１の実施形態】図３０は図２９の最小オフ期間信
号発生器１２０を変形した最小オフ期間信号発生器１２
０’を示す。図３０の最小オフ期間信号発生器１２０’
は図２９の最小オフ期間信号発生器１２０から第１の選
択スイッチ１２３を省き、この他は図２９と同一に形成
したものである。図３０においては、第１の最小オフ期
間Ｔ１のパルスが要求された時にスイッチ１２４をオフ
にし、第２の最小オフ期間Ｔ２のパルスが要求された時
にスイッチ１２４をオンにする。第２の最小オフ期間パ
ルスＴ２が要求された時に、第１及び第２の最小オフ期
間信号発生器１２１，１２２の両方が導体１２５に接続
されるが、第１及び第２の最小オフ期間信号発生器１２
１，１２２は、同期して第１の最小オフ期間Ｔ１のパル
スと第２の最小オフ期間Ｔ２のパルスを発生するので第
１の最小オフ期間Ｔ１のパルスは第２の最小オフ期間Ｔ
２のパルスにマスクされる。従って、図３０の最小オフ
期間信号発生器１２０’は図２９の回路と同様に機能す
る。なお、図３０における第２の最小オフ期間信号発生
器１２２を、図８に示すＴ１とＴ２の差のＴａを示すパ
ルスを発生する回路に置き換えることができる。この場
合には、第２の最小オフ期間Ｔ２が要求された時に、第
１の最小オフ期間Ｔ１と付加期間Ｔａとの加算を示すパ
ルスが得られる。

【００７３】

【第１２の実施形態】第１２の実施形態のＤＣ−ＤＣコ
ンバータは、図１６〜図１８に示す第６の実施形態のフ
ライバック電圧発生期間検出回路１０１及び判定回路１
０２を図３１に示すように変形し、この他は第６の実施
形態と同一に構成したものである。第６の実施形態では
フライバック電圧発生期間Ｔ０を示す信号を得るための
手段が、スイッチ電圧検出回路１１ｂ及びオフ終了時点
決定用の第１の回路７１ｂを兼用するように構成されて
いる。これに対して第１２の実施形態を示す図３１で
は、図１６のトランス２の3次巻線２３に直接にフライ
バック電圧発生期間検出回路１３０が接続されている。
このフライバック電圧発生期間検出回路１３０は、波形
整形回路１３１とフライバック期間抽出回路１３２とか
ら成る。波形整形回路１３１は3次巻線２３の電圧を方
形波に整形し、図１９及び図２０のＶ７で示す信号と実
質的に同一の信号を得るためのコンパレータから成る。
波形整形回路１３１に接続されたフライバック期間抽出
回路１３２は、図２０に示すような軽負荷の時のオフ期
間Ｔｏｆｆに発生するリンギング電圧に基づくパルスを
除去してフライバック電圧期間Ｔ０に相当するパルスを
抽出するものである。このフライバック期間抽出回路１
３２は、導体５５によって図１７の比較器４６にも接続
されており、図１９及び図２０のＶ５’に示すパルスに
同期して発生する図１９及び図２０におけるＶ７のパル
スを抽出する。従って、フライバック期間抽出回路１３
２は、図６及び図７のＶ１７と同様にフライバック電圧
発生期間Ｔ０を示す信号を出力する。図３１の位相比較
器１３３は、フライバック期間抽出回路１３２から得ら
れたＴ０を示す信号Ｖ１７と図５のオフ期間パルス形成
回路９５から得られた図６及び図７のＶ１３で示す第１
又は第２の最小オフ期間Ｔ１，Ｔ２を示す信号との位相
を比較し、図６及び図７でＶ１８で示す信号を出力す
る。即ち、位相比較器１３３は、Ｖ１７に示すパルスの
後縁の位相とＶ１３に示すパルスの後縁の位相とを比較
し、図６に示すようにＴ０を示すパルスの後縁がＴ１を
示すパルスの後縁よりも遅れている時に図６のＶ１８に
示す高レベル信号を出力し、また、図７に示すようにＴ
０を示すパルスの後縁がＴ２を示すパルスの後縁よりも
進んでいる時に図７のＶ１８に示す低レベル信号を出力
する。これにより、図３１のＤＣ−ＤＣコンバータによ
っても第１及び第６の実施形態と同一の効果を得ること
ができる。なお、図３１に示す第１２の実施形態の回路
を第１〜第５、及び第７〜１１の実施形態にも適用する
ことができる。

【００７４】

【変形例】本発明は上述の実施形態に限定されるもので
なく、例えば次の変形が可能なものである。（１）第２〜第７及び第９〜第１２の実施形態のＤＣ
−ＤＣコンバータにおいても、トランス２を図２７のリ
アクトル２ａのように形成することができる。また、１
次巻線２１にタップを設け、このタップにダイオード６
を接続することができる。（２）全ての実施形態において、スイッチング素子３
の代りにバイポーラトランジスタ、ＩＧＢＴ（絶縁ゲー
ト型バイポーラトランジスタ）等の半導体スイッチとす
ることができる。（３）合成回路１２、１２ａをオペアンプを使用した
加算回路にすることができる。（４）出力電圧検出回路８を発光ダイオード９とホト
トランジスタ１０とを使用して合成回路１２、１２ａに
結合しないで、電気回路で結合することができる。（５）共振用コンデンサ５をスイッチング素子３のみ
に並列に接続することができる。このコンデンサ５をス
イッチング素子３の寄生容量とすることができる。（６）ダイオード６に並列にＦＥＴ等のスイッチを接
続し、ダイオード６の導通に同期してオンにすることが
できる。（７）抵抗４で電流を検出する代りに、ホール効果素
子等のセンサで電流を検出することができる。（８）トランス２に４次巻線を設け、この４次巻線に
図１のダイオ−ド６及びコンデンサ７と同様なものを介
して第２の負荷を接続することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に従うＤＣ−ＤＣコン
バータを示す回路図である。

【図２】図１の制御回路を詳しく示す回路図である。

【図３】図２のパルス発生回路を詳しく示すブロック図
である。

【図４】図３のオフ終了時点決定回路を詳しく示す回路
図である。

【図５】図３の鋸波発生回路、最小オフ期間決定回路、
最大オフ期間決定回路、制御パルス形成回路、及び基準
電圧切換回路を詳しく示す回路図である。

【図６】図１のＤＣ−ＤＣコンバータの重負荷時の図１
〜図５のＶ1 〜Ｖ18で示す部分の電圧を示す波形図であ
る。

【図７】図１のＤＣ−ＤＣコンバータの軽負荷時の図１
〜図５のＶ1 〜Ｖ18で示す部分の電圧を示す波形図であ
る。

【図８】図１のＤＣ−ＤＣコンバータの重負荷と軽負荷
の切換えによるＶ4 、Ｖ14、Ｖ10、Ｖ13、Ｖ17の変化を
示す波形図である。

【図９】図１のＤＣ−ＤＣコンバータの負荷が図７の軽
負荷状態よりも軽くなった時のＶ1 、Ｖ13、Ｖ14の状態
を示す波形図である。

【図１０】第２の実施形態に従うＤＣ−ＤＣコンバータ
を示す回路図である。

【図１１】第３の実施形態に従うＤＣ−ＤＣコンバータ
を示す回路図である。

【図１２】第４の実施形態に従うＤＣ−ＤＣコンバータ
を示す回路図である。

【図１３】第５の実施形態に従うＤＣ−ＤＣコンバータ
のオフ時点決定回路及び基準電圧切換回路を示す回路図
である。

【図１４】第５の実施形態に従うＤＣ−ＤＣコンバータ
の重負荷時における図１及び図２のＶ1 、Ｖ2 、Ｖ3 、
Ｖ4 、Ｖ5 、Ｖ6 と図１３のＶ8 、Ｖ9 、Ｖ17、Ｖ18と
を示す波形図である。

【図１５】第５の実施形態に従うＤＣ−ＤＣコンバータ
の軽負荷時における図１及び図２のＶ1 、Ｖ2 、Ｖ3 、
Ｖ4 、Ｖ5 、Ｖ6 と図１３のＶ8 、Ｖ9 、Ｖ17、Ｖ18と
を示す波形図である。

【図１６】第６の実施形態に従うＤＣ−ＤＣコンバータ
を示す回路図である。

【図１７】図１６の制御回路を詳しく示すブロック図で
ある。

【図１８】図１７のパルス発生回路に含まれているオフ
終了時点決定回路を示すブロック図である。

【図１９】第６の実施形態に従うＤＣ−ＤＣコンバータ
が重負荷の時の図１６〜図１８の各部の電圧を示す波形
図である。

【図２０】第６の実施形態に従うＤＣ−ＤＣコンバータ
が軽負荷の時の図１６〜図１８の各部の電圧を示す波形
図である。

【図２１】第７の実施形態に従うＤＣ−ＤＣコンバータ
を示す回路図である。

【図２２】図２１の制御回路を詳しく示す回路図であ
る。

【図２３】図２２のパルス発生回路を詳しく示すブロッ
ク図である。

【図２４】図２３の鋸波発生回路、最小オフ期間決定回
路、最大オフ期間決定回路、制御パルス形成回路、及び
基準電圧切換回路を詳しく示す回路図である。

【図２５】図２１のＤＣ−ＤＣコンバータの重負荷時の
図２１〜図２４のＶ1、Ｖ4ａ、Ｖ3、Ｖ5´、Ｖ6´、Ｖ
7、Ｖ9、Ｖ14で示す部分の電圧を示す波形図である。

【図２６】図２１のＤＣ−ＤＣコンバータの軽負荷時の
図２１〜図２４のＶ1、Ｖ4ａ、Ｖ3、Ｖ5´、Ｖ6´、Ｖ
7、Ｖ9、Ｖ14で示す部分の電圧を示す波形図である。

【図２７】第８の実施形態に従うＤＣ−ＤＣコンバータ
を示す回路図である。

【図２８】第９の実施形態に従うＤＣ−ＤＣコンバータ
を示す回路図である。

【図２９】第１０の実施形態に従うＤＣ−ＤＣコンバー
タの一部を示す回路図である。

【図３０】第１１の実施形態に従うＤＣ−ＤＣコンバー
タの一部を示す回路図である。

【図３１】第１２の実施形態に従うＤＣ−ＤＣコンバー
タの一部を示す回路図である。

【符号の説明】

２トランス３スイッチング素子１１スイッチ電圧検出回路１２合成回路４６、４７比較器５０パルス発生回路７１オフ終了時点決定回路７３最小オフ期間決定回路７４制御パルス形成回路

Claims

【特許請求の範囲】

【請求項１】負荷（２６）に直流電力を供給するため
のＤＣ−ＤＣコンバータであって、直流電圧を供給する直流電源（１）と、前記直流電圧を繰返してオン・オフするために前記直流
電源（１）の一端（１８）と他端（１９）との間に接続
され、且つ第１及び第２の主端子と制御端子とを有して
いるスイッチング素子（３）と、前記スイッチング素子（３）に対して直列に接続され、
前記スイッチング素子（３）のオン期間にエネルギーが
蓄積され、前記スイッチング素子のオフ期間に前記エネ
ルギーが放出されるインダクタンス手段（２又は２ａ）
と、前記インダクタンス手段（２又は２ａ）に接続された整
流平滑回路（６）と、前記整流平滑回路（６）の出力電圧を示す信号を検出す
る出力電圧検出手段（８、１０）と、前記スイッチング素子（３）の前記第１及び第２の主端
子間の電圧を示す信号を得るためのスイッチ電圧検出手
段（１１又は１１ａ又は１１ｂ）と、前記スイッチング素子（３）をオン・オフ制御するため
のスイッチ制御信号を形成し且つこのスイッチ制御信号
を前記スイッチング素子（３）の前記制御端子に供給す
るために、前記出力電圧検出手段（８、１０）と前記ス
イッチ電圧検出手段(１１又は１１ａ又は１１ｂ)と前記
スイッチング素子(３)とに接続されており、且つ前記出
力電圧検出手段（８、１０）の出力に応答して前記出力
電圧を一定に制御するように前記スイッチング素子
（３）のオン期間（Ｔｏｎ）の長さを決定する機能と、
前記スイッチング素子（３）のオフ期間（Ｔｏｆｆ）の
長さを制限するための第１の最小オフ期間（Ｔ１）を示
す信号を形成する機能と、前記第１の最小オフ期間（Ｔ
１）よりも長い第２の最小オフ期間（Ｔ２）を示す信号
を形成する機能と、前記第１及び第２の最小オフ期間を
示す信号を選択的に発生させる機能と、前記インダクタ
ンス手段(２又は２ａ)のフライバック電圧の発生期間
（Ｔ０）を検出する機能と、前記フライバック電圧発生
期間（Ｔ０）が前記第１の最小オフ期間（Ｔ１）よりも
短いか否かを判定する機能と、前記フライバック電圧発
生期間（Ｔ０）が前記第２の最小オフ期間（Ｔ２）より
も長いか否かを判定する機能と、前記フライバック電圧
発生期間（Ｔ０）が前記第１の最小オフ期間（Ｔ１）よ
りも短いことを示す判定結果が得られた時に、前記スイ
ッチング素子（３）のオフ期間（Ｔoff）の長さを前記
第２の最小オフ期間（Ｔ２）に従って制限する機能と、
前記フライバック電圧発生期間（Ｔ０）が前記第２の最
小オフ期間（Ｔ２）よりも長いことを示す判定結果が得
られた時に、前記スイッチング素子(３)のオフ期間（To
ff）の長さを前記第１の最小オフ期間（Ｔ１）に従って
制限する機能と、前記第１の最初のオフ期間（Ｔ1）又
は前記第２の最小オフ期間（Ｔ2）の終了後に前記スイ
ッチ電圧検出手段（１１又は１１ａ又は１１ｂ）に基づ
いて得られた前記スイッチング素子（３）の電圧を示す
信号が所定基準値（Ｖｒ１又はＶｒ２’）以下になった
ことに基づいて前記スイッチング素子（３）のオフ期間
（Ｔｏｆｆ）の終了時点を決定する機能とを有している
スイッチ制御手段（１３）と、を備えていることを特徴
とするＤＣ−ＤＣコンバータ。
【請求項２】前記スイッチ制御手段（１３）は、前記スイッチング素子（３）をオン・オフ制御するため
のスイッチ制御信号を形成するために前記出力電圧検出
手段（８、１０）と前記スイッチ電圧検出手段(１１又
は１１ａ又は１１ｂ)に接続されており、且つ前記出力
電圧検出手段（８、１０）の出力に応答して前記出力電
圧を一定に制御するように前記スイッチング素子（３）
のオン期間（Ｔｏｎ）の長さを決定する機能と、前記ス
イッチ電圧検出手段（１１又は１１ａ又は１１ｂ）に基
づいて得られた前記スイッチング素子（３）の電圧を示
す信号が所定基準値（Ｖｒ１又はＶｒ２’）以下になっ
たことに基づいて前記スイッチング素子（３）のオフ期
間（Ｔｏｆｆ）の終了時点を決定する機能とを有してい
るスイッチ制御信号形成手段（４６又は４６ａ、４７、
５０又は５０ａ）と、前記スイッチング素子（３）のオフ期間（Ｔｏｆｆ）の
長さを制限するための第１の最小オフ期間（Ｔ１）を示
す信号とこの第１の最小オフ期間（Ｔ１）よりも長い第
２の最小オフ期間（Ｔ２）を示す信号とを選択的に発生
し、前記第１及び第２の最小オフ期間を示す信号を前記
スイッチ制御信号形成手段に選択的に供給する最小オフ
期間信号発生回路（７３又は１２０又は１２０’）と、前記インダクタンス手段(２又は２ａ)のフライバック電
圧の発生期間（Ｔ０）を検出するためのフライバック電
圧発生期間検出手段（１０１又は１３０）と、前記最小オフ期間信号発生回路及び前記フライバック電
圧検出手段に接続されており、且つ前記フライバック電
圧発生期間検出手段（１０１又は１３０）で検出された
前記フライバック電圧発生期間（Ｔ０）が前記第１の最
小オフ期間（Ｔ１）よりも短いか否かを判定する機能
と、前記フライバック電圧発生期間（Ｔ０）が前記第２
の最小オフ期間（Ｔ２）よりも長いか否かを判定する機
能と、前記フライバック電圧発生期間（Ｔ０）が前記第
１の最小オフ期間（Ｔ１）よりも短いことを示す判定結
果が得られた時に、前記第２の最小オフ期間（Ｔ２）を
示す信号を前記最小オフ期間信号発生回路 (７３又は１
２０)から前記スイッチ制御信号形成手段に供給させる
ように前記最小オフ期間信号発生回路(７３又は１２０
又は１２０´)を制御する機能と、前記フライバック電
圧発生期間（Ｔ０）が前記第２の最小オフ期間（Ｔ２）
よりも長いことを示す判定結果が得られた時に、前記第
１の最小オフ期間（Ｔ１）を示す信号を前記最小オフ期
間信号発生回路(７３又は１２０)から前記スイッチ制御
信号形成手段に供給させるように前記最小オフ期間信号
発生回路（７３又は１２０）を制御する機能とを有して
いる判定手段（１０２又は１３３）と、から成ることを
特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
【請求項３】前記第１の最小オフ期間（Ｔ１）と前記
第２の最小オフ期間（Ｔ２）との時間差は0.1〜10μｓ
であることを特徴とする請求項１又は２記載のＤＣ−Ｄ
Ｃコンバータ。
【請求項４】更に、前記スイッチング素子（３）のタ
ーンオフ時のスイッチング損失を低減するために、前記
スイッチング素子（３）に対して並列に接続された共振
用キャパシタンス（５）を有していることを特徴とする
請求項１又は２記載のＤＣ−ＤＣコンバータ。
【請求項５】更に、前記スイッチング素子（３）に流れる電流を検出するた
めの電流検出手段（４）を有し、前記スイッチ制御信号形成手段は、前記電流検出手段（４）の出力と前記出力電圧検出手段
（８）の出力と前記スイッチ電圧検出手段（１１）の出
力との合成信号（Ｖ４）を形成するために前記電流検出
手段（４）と前記出力電圧検出手段（８）と前記スイッ
チ電圧検出手段（１１）とに接続され、且つ前記スイッ
チング素子（３）のオン期間における前記合成信号（Ｖ
４）の最大レベルが前記スイッチング素子（３）のオフ
期間における前記合成信号（Ｖ４）の最大レベルよりも
低くなるように前記合成信号を形成する合成手段（１
２）と、前記電流の許容ピ−クレベルを示す第1の基準電圧（Ｖ
ｒ１）を発生する第1の基準電圧源（４８）と、前記インダクタンス手段（２又は２ａ）の前記蓄積エネ
ルギの放出が終了する直前の前記合成信号（Ｖ４）の電
圧レベルと前記第1の基準電圧（Ｖｒ１）との間に位置
する第2の基準電圧（Ｖｒ２）を発生する第2の基準電圧
源（４９）と、前記合成手段（１２）と前記第1の基準電圧源（４８）
とに接続され、前記合成信号（Ｖ４）と前記第1の基準
電圧（Ｖｒ１）とを比較する第1の比較器（４６）と、前記合成手段（１２）と前記第2の基準電圧源（４９）
とに接続され、前記合成信号（Ｖ４）と前記第2の基準
電圧（Ｖｒ２）とを比較する第2の比較器（４７）と、前記第１及び第２の比較器（４６，４７）の出力に基づ
いて前記スイッチング素子（３）を制御するための制御
パルスを形成するために前記第１及び第２の比較器（４
６，４７）と前記最小オフ期間信号発生回路（７３又は
１２０）と前記スイッチング素子（３）の制御端子とに
接続され、且つ前記オン期間（Ｔｏｎ）の終了時点から
前記第１（Ｔ1）又は第２（Ｔ2）の最小オフ期間が経過
した後において、前記合成信号（Ｖ４）が前記第１の基
準電圧（Ｖｒ１）よりも低くなったことを示す出力が前
記第１の比較器（４６）から発生した時に、前記オン期
間（Ｔｏｎ）が開始し、前記オン期間（Ｔｏｎ）の開始
後に前記合成信号（Ｖ４）が前記第１の基準電圧よりも
高くなった時に、前記オン期間（Ｔｏｎ）が終了するよ
うに前記制御パルスを形成する制御パルス形成回路（５
０又は５０ａ）と、から成ることを特徴とする請求項２
記載のＤＣ‐ＤＣコンバ−タ。
【請求項６】更に、前記スイッチング素子（３）のオン・オフ動作を開始さ
せるための初期化信号を発生する初期化信号発生回路
（５１）を有し、前記最小オフ期間信号発生回路（７
３）は、前記初期化信号発生回路（５１）の出力端子及
び前記制御パルス形成回路（５０）の出力端子に接続さ
れ、前記初期化信号及び前記オン期間（Ｔｏｎ）の終了
時点を示す信号に応答して鋸波電圧（Ｖ１０）を発生す
る鋸波電圧発生回路（７２）と、前記第１（Ｔ1）及び前記第２（Ｔ2）の最小オフ期間を
選択的に決定するために第１の最小オフ期間用基準電圧
（Ｖａ1）と第２の最小オフ期間用基準電圧（Ｖａ2）と
を選択的に発生する最小オフ期間用基準電圧源（９１）
と、前記最小オフ期間用基準電圧源（９１）から前記第１の
最小オフ期間用基準電圧（Ｖａ1）と前記第２の最小オ
フ期間用基準電圧（Ｖａ2）とを選択的に発生させるた
めに前記最小オフ期間基準電圧源（９１）に接続された
基準電圧切換用スイッチ（103）と、前記鋸波電圧発生
手段（７２）と前記最小オフ期間用基準電圧源（９１）
とに接続され、前記鋸波電圧（Ｖ１０）と前記最小オフ
期間用基準電圧源（９１）の出力（Ｖａ）との比較出力
を発生する最小オフ期間決定用比較器（９２）と、前記
最小オフ期間決定用比較器（９２）と前記制御パルス形
成回路（５０）と前記第１の比較器（４６）とに接続さ
れ、前記オン期間（Ｔｏｎ）を示す制御パルスの発生開
始後に、前記合成信号（Ｖ４）が前記第１の基準電圧
（Ｖｒ１）に達したことを示す前記第１の比較器（４
６）の出力に応答して前記第1の最小オフ期間（Ｔ１）
を示すパルス又は前記第2の最小オフ期間（Ｔ2）を示す
パルスを形成する最小オフ期間パルス形成回路（９５）
と、から成ることを特徴とする請求項５記載のＤＣ−Ｄ
Ｃコンバータ。
【請求項７】前記制御パルス形成回路（５０）は、前
記初期化信号発生手段（５１）と前記第１及び第２の比
較器（４６，４７）と前記最小オフ期間パルス形成回路
（９５）とに接続され、前記第１（Ｔ１）又は第２（Ｔ
２）の最小オフ期間の終了後に前記合成信号（Ｖ４）が
前記第１の基準電圧（Ｖｒ１）を横切ったことを示す出
力が前記第１の比較器（４６）から得られた時に、前記
スイッチング素子（３）のオフ期間（Ｔｏｆｆ）の終了
時点を示す信号（Ｖ９）を出力する第１の回路（７１又
は７１ａ）と、前記第１の回路（７１又は７１ａ）と前記最小オフ期間
パルス形成回路（９５）と前記スイッチング素子（３）
の制御端子とに接続され、前記最小オフ期間パルス形成
回路（９５）の出力が前記第１（Ｔ1）又は第２（Ｔ2）
の最小オフ期間を示していない状態において前記第１の
回路（７１又は７１ａ）から前記オフ期間（Ｔｏｆｆ）
の終了を示す出力が発生した時に前記オン期間（Ｔｏ
ｎ）を示す制御パルスの発生を開始させ、前記オン期間
（Ｔｏｎ）を示す制御パルスの発生開始後に前記第１の
比較器（４６）から前記合成信号（Ｖ４）が前記第１の
基準電圧（Ｖｒ１）に達したことを示す出力が発生した
時に前記制御パルスの発生を終了させる第２の回路（９
６）とから成ることを特徴とする請求項６記載のＤＣ−
ＤＣコンバータ。
【請求項８】前記合成手段（１２）から出力される前
記合成信号（Ｖ４）は、前記スイッチング素子（３）が
オン期間（Ｔｏｎ）からオフ期間（Ｔｏｆｆ）へ転換す
る時に前記第1の基準電圧（Ｖｒ１）をこれよりも低い
側からこれよりも高い側に横切り、次に、前記第１の基
準電圧（Ｖｒ１）をこれよりも高い側からこれよりも低
い側に横切り、次に、前記第１の基準電圧（Ｖｒ１）を
これよりも低い側からこれよりも高い側に横切り、次
に、前記インダクタンス手段（２又は２ａ）の蓄積エネ
ルギの放出が終了した後に前記第1の基準電圧（Ｖｒ
１）をこれよりも高い側から低い側に横切るような波形
を有し、前記第１の回路（７１又は７１ａ）は、波形整形回路
（７７）とフリッププフロップ（７８）とから成り、前記波形整形回路（７７）は、前記スイッチング素子
（３）がオン期間（Ｔｏｎ）からオフ期間（Ｔｏｆｆ）
へ転換した直後に生じる前記第１の比較器（４６）の出
力（Ｖ５）に含まれるくぼみを補償した信号（Ｖ７）を
得るために、前記第1及び第2の比較器（４６，４７）に
接続され、前記フリップフロップ（７８）は、前記波形整形回路
（７７）に接続されたクロック端子（Ｔ）と前記最小オ
フ期間パルス形成回路（９５）に接続されたデ−タ入力
端子（Ｄ）と、前記第2の比較器（４７）にＮＯＴ回路
（８０）を介して接続されたプリセット端子（ＰＲ^-）
と前記初期化信号発生回路（５１）に接続されたリセッ
ト端子（Ｒ^-）とを有し、前記初期化信号に応答してリ
セットされ、前記合成信号（Ｖ４）が前記第２の基準電
圧（Ｖｒ２）をこれよりも低い側から高い側に横切った
ことを示す前記第2の比較器（４７）の出力に応答して
プリセットされ、前記波形整形回路（７７）の出力パル
ス（Ｖ7）の後縁をクロック信号として前記最小オフ期
間パルス形成回路（９５）の出力状態を読み込むＤタイ
プフリップフロップであることを特徴とする請求項７記
載のＤＣ‐ＤＣコンバ−タ。
【請求項９】前記第１の回路（７１）は、更に、第2
のフリップフロップ（７９）を有し、この第2のフリッ
プフロップ（７９）は前記合成信号（Ｖ４）が前記第２
の基準電圧（Ｖｒ２）をこれよりも低い側から高い側に
横切ったことを示す前記第2の比較手段（４７）の出力
に応答してセットされ、前記Ｄタイプフリップフロップ
（７８）の位相反転出力端子から発生したパルス（Ｖ
8）の前縁によりリセットされ、このリセット時点をオ
フ終了時点とするものであることを特徴とする請求項８
記載のＤＣ‐ＤＣコンバ−タ。
【請求項１０】前記第１の回路（７１ａ）は、第１及
び第２のフリップフロップ（７８，７９）から成り、前
記第１のフリップフロップ（７８）は、前記合成信号
（Ｖ４）が前記第１の基準電圧（Ｖｒ１）をこれよりも
高い側から低い側に横切ったことを示す前記第１の比較
器（４６）の出力をクロック信号とするために前記第１
の比較器（４６）に接続されたクロック端子（Ｔ）と、
前記最小オフ期間パルス形成回路（９５）に接続された
デ−タ入力端子（Ｄ）とを有するＤタイプフリップフロ
ップであり、前記第２のフリップフロップ（７９）は、
前記合成信号（Ｖ４）が前記第２の基準電圧（Ｖｒ２）
をこれよりも低い側から高い側に横切ったことを示す第
２の比較器（４７）の出力をセット入力として受け入れ
るために前記第２の比較器（４７）に接続されたセット
入力端子（Ｓ）と前記第１のフリップフロップ（７８）
の位相反転出力端子から発生したパルスの前縁をリセッ
ト信号として受け入れるために前記第１のフリップフロ
ップ（７８）の位相反転端子に接続されたリセット入力
端子（Ｒ）とを有するセット優先のＲＳフリップフロッ
プであることを特徴とする請求項８記載のＤＣ‐ＤＣコ
ンバ−タ。
【請求項１１】前記第２の回路（９６）は、２つの入
力端子を有するＮＯＲゲ−ト（９６ａ）であり、このＮ
ＯＲゲ−ト（９６ａ）の一方の入力端子は前記最小オフ
期間パルス形成回路（９５）に接続され、前記ＮＯＲゲ
−ト（９６ａ）の他方の入力端子は前記第１の回路（７
１又は７１ａ）に接続され、前記ＮＯＲゲ−ト（９６
ａ）の出力がスイッチ制御信号として使用されることを
特徴とする請求項８又は９又は１０記載のＤＣ‐ＤＣコ
ンバ−タ。
【請求項１２】前記最小オフ期間パルス形成回路（９
５）は、前記最小オフ期間決定用比較器（９２）に接続された一
方の入力端子と前記第１の回路（７１又は７１ａ）に接
続された他方の入力端子とを有するＡＮＤゲ−ト（９
７）と、前記ＡＮＤゲ−ト（９７）の出力に応答してセット状態
となり、前記初期化信号発生回路（５１）から発生した
初期化信号に応答し且つ前記合成信号（Ｖ４）が前記第
１の基準電圧（Ｖｒ１）をこれよりも低い側から高い側
に横切ったことを示す前記第１の比較器（４６）の出力
に応答してリセット状態となるフリップフロップ（１０
０）とから成ることを特徴とする請求項８又は９又は１
０記載のＤＣ−ＤＣコンバ−タ。
【請求項１３】前記フライバック電圧発生期間検出手
段（１０１）は、前記第１及び第２の回路（７１，９
６）に接続され、前記第２の回路（９６）で形成された
前記スイッチ制御信号（Ｖ14）と前記波形整形回路（７
７）の出力（Ｖ７）とに基づいて前記オフ期間（Toff）
の開始時点から前記インダクタンス手段(２)の蓄積エネ
ルギの放出終了時点までの第1の期間とこの第1の期間の
終了時点から前記合成信号が前記第1の期間後に初めて
前記第１の基準電圧（Vr1）を横切る時点までの第2の期
間との合計時間(T0)を求めるものである請求項８に記載
のDC−DCコンバ−タ。
【請求項１４】前記最小オフ期間用基準電圧源（９
１）は直流電圧を分圧して基準電圧を得る分圧回路から
成り、前記判定手段は、基準電圧切換用Dタイプフリップフロ
ップ（１０２）から成り、前記基準電圧切換用Dタイプフリップフロップ（１０
２）は前記フライバック電圧発生期間検出回路（１０１
又は１３０）に接続されたクロック入力端子（T）と前
記最小オフ期間パルス形成回路（９５）に接続されたデ
−タ入力端子（D）とを有し、前記基準電圧切換用スイッチ（１０３）は前記基準電圧
切換用Dタイプフリップフロップ（102）の出力に応答し
て前記分圧回路の分圧比を変えるように前記分圧回路に
接続されていることを特徴とする請求項１３記載のＤＣ
‐ＤＣコンバ−タ。
【請求項１５】更に、前記スイッチング素子（３）に
流れる電流を検出するための電流検出手段（４）を有
し、前記スイッチ制御信号形成手段は、前記電流検出手段（４）の出力と前記出力電圧検出手段
（８）の出力との合成信号（Ｖ４’）を形成する合成手
段（１２ａ）と、第1の基準電圧（Ｖｒ１´）を発生する第1の基準電圧源
（４８´）と、前記インダクタンス手段（２又は２ａ）の前記蓄積エネ
ルギの放出が終了する直前の前記スイッチ電圧検出手段
（１１ｂ）の出力電圧値と前記スイッチ電圧検出手段
（１１ｂ）の出力電圧の最低値との間のレベルを有する
第2の基準電圧（Ｖｒ２´）を発生する第2の基準電圧源
（４９´）と、前記合成手段（１２ａ）と前記第1の基準電圧源（４８
´）とに接続され、前記合成信号（Ｖ４’）と前記第1
の基準電圧（Ｖｒ１´）とを比較する第1の比較器（４
６）と、前記スイッチ電圧検出手段（１１ｂ）と前記第2の基準
電圧源（４９´）とに接続され、前記スイッチ電圧検出
手段（１１ｂ）の出力と前記第2の基準電圧（Ｖｒ２
´）とを比較する第2の比較器（４７）と、前記第１及び第２の比較器（４６，４７）と前記最小オ
フ期間信号発生回路（７３）と前記スイッチング素子
（３）の制御端子とに接続され、前記スイッチング素子
（３）を制御するための制御パルスを形成するものであ
って、前記オン期間（Ｔｏｎ）の終了時点から前記第1
（Ｔ1）又は第2（Ｔ2）の最小オフ期間が経過した後に
おいて、前記スイッチ電圧検出手段（１１ｂ）の出力
（Ｖ３）が前記第２の基準電圧（Ｖｒ２´）よりも低く
なったことを示す出力が前記第２の比較器（４７）から
発生した時に前記オン期間（Ｔｏｎ）を開始させる機能
と、前記オン期間（Ｔｏｎ）の開始後に前記合成信号
（Ｖ４）が前記第１の基準電圧（Ｖｒ１’）よりも高く
なったことを示す出力が前記第１の比較器（４６）から
発生した時に前記オン期間（Ｔｏｎ）を終了させる機能
とを有して前記制御パルスを形成する制御パルス形成回
路（５０ａ）とから成ることを特徴とする請求項１記載
のＤＣ‐ＤＣコンバ−タ。
【請求項１６】前記スイッチ制御信号形成手段は、前
記出力電圧検出手段（８）に接続され、前記スイッチン
グ素子（３）のオン期間（Ｔｏｎ）の開始に同期して、
前記出力電圧検出手段（８）の出力に対応した傾斜電圧
を含む前記鋸波電圧（Ｖ４ａ）を発生するオン終了時点
決定用鋸波発生回路（１１１）と、前記スイッチング素子（３）のオン期間（Ｔｏｎ）の終
了時点を決定するための基準電圧（Ｖｒ１ａ）を発生す
る第１の基準電圧源（４８ａ）と、前記インダクタンス手段（２又は２ａ）の前記蓄積エネ
ルギの放出が終了する直前の前記スイッチ電圧検出手段
（１１ｂ）の出力電圧値と前記スイッチ電圧検出手段
（１１ｂ）の出力電圧の最低値との間のレベルを有する
オフ終了時点決定用基準電圧（Ｖｒ２’）を発生する第
2の基準電圧源（４９’）と、前記オン終了時点決定用鋸波発生回路（１１１）と前記
第１の基準電圧源（４８ａ）とに接続され、前記鋸波電
圧（Ｖ４ａ）と前記オン終了時点決定用基準電圧（Ｖｒ
１ａ）とを比較する第１の比較器（４６ａ）と、前記スイッチ電圧検出手段（１１ｂ）と前記第２の基準
電圧源（４９’）とに接続され、前記スイッチ電圧検出
手段（１１ｂ）の出力と前記オフ終了時点決定用基準電
圧（Ｖｒ２’）とを比較する第２の比較器（４７）と、前記スイッチング素子（３）を制御する制御パルスを形
成するために前記第１及び第２の比較器（４６ａ，４
７）と前記最小オフ期間信号発生回路と前記スイッチン
グ素子（３）の制御端子とに接続され、且つ前記オン期
間（Ｔｏｎ）の終了時点から前記第１（Ｔ１）又は第２
（Ｔ２）の最小オフ期間が経過した後において、前記ス
イッチ電圧検出信号（Ｖ３）が前記オフ終了時点決定用
基準電圧（Ｖｒ２’）よりも低くなったことを示す出力
が前記第２の比較器（４７）から発生した時に、前記オ
ン期間（Ｔｏｎ）が開始し、前記オン期間（Ｔｏｎ）の
開始後に前記鋸波電圧（Ｖ４ａ）が前記オン終了時点決
定用基準電圧（Ｖｒ１ａ）よりも高くなったことを示す
出力が前記第１の比較器（４６ａ）から発生した時に、
前記オン期間（Ｔｏｎ）が終了するように前記制御パル
スを形成する制御パルス形成回路（５０ａ）とから成る
ことを特徴とする請求項２記載のＤＣ−ＤＣコンバー
タ。
【請求項１７】前記インダクタンス手段は、磁性体コ
ア（２０）とこのコア（２０）に巻回され且つ相互に電
磁結合された1次、2次及び3次巻線（２１、２２、２
３）とを有するトランス（２）であり、前記スイッチング素子（３）は前記1次巻線（２１）に
直列に接続され、前記出力整流平滑回路（６）は前記2次巻線（２２）に
接続され、前記スイッチ電圧検出手段（１１）は前記3次巻線（２
３）に接続されていることを特徴とする請求項1記載の
ＤＣ‐ＤＣコンバ−タ。
【請求項１８】前記スイッチ電圧検出手段（１１）は
前記スイッチング素子（３）に対して並列に接続されて
いることを特徴とする請求項1記載のＤＣ‐ＤＣコンバ
−タ。
【請求項１９】前記インダクタンス手段は、磁性体コ
ア（２０）とこのコア（２０）に巻回され且つ相互に電
磁結合された1次、2次及び3次巻線（２１、２２、２
３）とを有するトランス（２）であり、前記スイッチング素子（３）は前記1次巻線（２１）に
直列に接続され、前記出力整流平滑回路（６）は前記2次巻線（２２）に
接続され、前記出力電圧検出手段は前記3次巻線（２３）に接続さ
れていることを特徴とする請求項1記載のＤＣ‐ＤＣコ
ンバ−タ。
【請求項２０】前記スイッチ電圧検出手段（１１）は
前記3次巻線（２３）に並列に接続された第1のダイオ−
ド（３１）と抵抗（３３）と遅延用コンデンサ（３４）
との直列回路と、前記遅延用コンデンサ（３４）の電圧
を取り出すように前記遅延用コンデンサ（３４）の一端
に接続された第2のダイオ−ド（３２）とから成ること
を特徴とする請求項１７記載のＤＣ‐ＤＣコンバ−タ。
【請求項２１】前記スイッチ電圧検出手段（１１ａ）
は前記３次巻線（２３）に接続されたダイオ−ド（３
１）と抵抗（３３）とから成る回路である請求項１７記
載のＤＣ‐ＤＣコンバ−タ。
【請求項２２】前記インダクタンス手段は、前記スイ
ッチング素子（３）に直列に接続された巻線（２１）を
有するリアクトル（２ａ）であり、前記出力整流平滑回
路（６）は前記スイッチング素子（３）に並列に接続さ
れていることを特徴とする請求項１記載のＤＣ‐ＤＣコ
ンバ−タ。
【請求項２３】更に、前記最小オフ期間よりも長い最
大オフ期間を決定するための最大オフ期間決定手段（７
４）を有し、前記スイッチ制御信号形成手段は前記最小
オフ期間に基づくスイッチ制御信号の作成が不可能な時
に前記最大オフ期間決定手段（７４）で決定された最大
オフ期間を有するスイッチ制御信号を形成することを特
徴とする請求項１記載のＤＣ−ＤＣコンバータ。
【請求項２４】更に、前記スイッチ電圧検出手段（１
１又は１１ａ又は１１ｂ）の出力段に選択的にオン・オ
フすることができるスイッチ（１１０）が設けられてい
ることを特徴とする請求項１記載のＤＣ−ＤＣコンバー
タ。
【請求項２５】前記最小オフ期間信号発生回路（１２
０）は、前記第１の最小オフ期間（Ｔ１）を示す信号を発生する
第１の最小オフ期間信号発生器（１２１）と前記第２の
最小オフ期間（Ｔ２）を示す信号を発生する第２の最小
オフ期間信号発生器（１２２）と、前記第１及び第２の最小オフ期間信号発生器（１２１，
１２２）から前記第１の最小オフ期間（Ｔ１）を示す信
号と前記第２の最小オフ期間（Ｔ２）を示す信号とを選
択的に得るためのスイッチ手段（１２３，１２４）とか
ら成ることを特徴とする請求項２記載のＤＣ−ＤＣコン
バータ。
【請求項２６】前記フライバック電圧発生期間検出手
段（１３０）は、前記スイッチング素子（３）のオフ期間に前記インダク
タンス手段(２又は２ａ)から発生する電圧を方形波に波
形整形する波形整形回路（１３１）と、前記波形整形回
路（１３１）に接続され、前記波形整形回路（１３１）
の出力からフライバック電圧が発生していることを示す
方形波のみを抽出するフライバック期間抽出回路（１３
２）とから成ることを特徴とする請求項２記載のＤＣ−
ＤＣコンバータ。
【請求項２７】前記判定手段は、位相比較器であるこ
とを特徴とする請求項２記載のＤＣ−ＤＣコンバータ。