KR20130088064A - 파워 온 리셋 회로 - Google Patents

Abstract

[과제] 전원 기동의 상태에 관계없이, 정상적으로 동작하는 파워 온 리셋 회로를 제공하는 것이다.
[해결수단] 소스가 제2의 전원 단자에 접속되고, 게이트가 드레인에 접속된 NMOS 트랜지스터와, 소스가 NMOS 트랜지스터의 드레인에 접속되고, 드레인이 제1의 전원 단자에 접속되며, 게이트가 제2의 전원 단자에 접속된 공핍형 NMOS 트랜지스터와, 소스가 제1의 전원 단자에 접속되고, 게이트가 NMOS 트랜지스터의 드레인에 접속된 PMOS 트랜지스터와, PMOS 트랜지스터의 드레인에 일단이 접속되고, 타단이 제2의 전원 단자에 접속된 커패시터와, PMOS 트랜지스터의 드레인에 입력 단자가 접속되고, 출력 단자로부터 파워 온 리셋 신호로서 출력하는 파형 정형 회로로 구성한다. 이렇게 해서, 어떠한 전원 전압으로부터의 상승에 있어서도 확실한 파워 온 리셋 신호 출력이 실현된다.

Description

파워 온 리셋 회로{POWER ON RESET CIRCUIT}

본 발명은, CMOS 반도체 집적 회로의 파워 온 리셋 회로에 관한 것이다.

리셋 단자를 가지지 않는 CMOS 반도체 집적 회로에서는, 전원이 접속된 경우에 내부의 논리 회로나 아날로그 회로를 초기화하는 파워 온 리셋 회로가 내장되어 있다.

종래의 파워 온 리셋 회로에 대해, 도 2를 이용하여 설명한다.

전원 전압이 상승하면, 커패시터(111)의 커플링에 의해, 노드 B의 전압도 전원 전압이 되어 간다. 그러자, 인버터(121)에 의해, 노드 C의 전압은 로우레벨이 된다. 노드 C의 전압은, 파형 정형 회로(107)에 의해 파형 정형되고, 노드 D에 로우레벨의 리셋 신호를 출력한다. 이 리셋 신호는, 노드 D에 접속된 회로를 초기화한다. 또, 노드 C의 전압이 로우레벨이 되면, NMOS 트랜지스터(103)는 오프가 된다.

제어 회로(100)는 입력 단자가 로우레벨이 되면, 출력 단자에 하이레벨의 신호를 출력한다. NMOS 트랜지스터(102)는, 게이트 전압이 높아지므로 온이 되고, 커패시터(111)에 축적된 전하가 공핍형 NMOS 트랜지스터(101)를 통해 방전된다. 노드 B의 전압이 인버터(121)의 반전 전압까지 하강하면, 노드 C의 전압은 하이레벨이 된다. 노드 C의 전압은, 파형 정형 회로(107)에 의해 파형 정형되고, 노드 D의 리셋 신호는 해제된다. 또, 노드 C의 전압이 하이레벨이 되면, NMOS 트랜지스터(103)가 온이 되어 용량(111)을 방전시킴으로써, 노드 B의 전압은 접지 전압이 된다.

여기서, 종래의 파워 온 리셋 회로는, 노드 C에 풀다운 소자(122)가 설치되어 있으므로, 전원 전압의 상승 속도가 느린 경우나 전원 전압이 접지 전압 이외의 전압으로부터 상승할 수 있는 경우에서도, 노드 C의 전압이 좀처럼 일정하지 않게 되기 어렵다는 특징이 있다.

일본국 특허공개 2009-152735호 공보

그러나 종래의 파워 온 리셋 회로는, 내부 전압이 일정해지지 않는 경우는 정상적으로 동작하지 않을 우려가 있다. 특히, 전원 전압이 음의 상태로부터 상승했을 경우에, 노드 B는 접지 전압을 하회하지 않음에도 불구하고, 노드 C는 접지 전압을 하회한다. 따라서, 그 후 파형 정형 회로의 전원이 상승해도, 파형 정형 회로는 파워 온 리셋 신호를 출력할 수 없다.

본 발명은 상기 과제를 해결하고, 전원 기동의 상태에 관계없이, 확실하게 파워 온 리셋 신호를 출력할 수 있는 파워 온 리셋 회로를 제공한다.

본 발명의 파워 온 리셋 회로는, 소스가 제2의 전원 단자에 접속되고, 게이트가 드레인에 접속된 NMOS 트랜지스터와, 소스가 상기 NMOS 트랜지스터의 드레인에 접속되고, 드레인이 제1의 전원 단자에 접속되며, 게이트가 상기 제2의 전원 단자에 접속된 공핍형 NMOS 트랜지스터와, 소스가 상기 제1의 전원 단자에 접속되고, 게이트가 상기 NMOS 트랜지스터의 드레인에 접속된 PMOS 트랜지스터와, 상기 PMOS 트랜지스터의 드레인에 일단이 접속되고, 타단이 상기 제2의 전원 단자에 접속된 커패시터와, 상기 PMOS 트랜지스터의 드레인에 입력 단자가 접속되고, 출력 단자로부터 파워 온 리셋 신호로서 출력하는 파형 정형 회로로 이루어지며, 제1과 제2의 전원 단자의 사이에 충분한 전위차가 없을 때는 PMOS 트랜지스터가 컷오프 상태로 되어 있으나, 상기 전원 단자의 사이에 충분한 전위차가 발생하면 PMOS 트랜지스터가 온이 되고, 상기 커패시터에 충전되며, 그 후 파형 정형 회로에 의해 파워 온 리셋 신호가 출력된다.

본 발명에 의해, 어떠한 전원 전압으로부터의 상승에 있어서도 확실한 파워 온 리셋 신호 출력이 실현된다.

도 1은, 본 발명의 파워 온 리셋 회로를 도시하는 회로도이다.
도 2는, 종래의 파워 온 리셋 회로를 도시하는 회로도이다.

도 1은, 본 발명의 파워 온 리셋 회로를 도시하는 회로도이다.

파워 온 리셋 회로는, 공핍형 NMOS 트랜지스터(3), NMOS 트랜지스터(4), PMOS 트랜지스터(5), 커패시터(6), 파형 정형 회로(7) 및 제1의 전원 단자(1)와 제2의 전원 단자(2)로 구성되어 있다.

NMOS 트랜지스터(4)의 소스는 제2의 전원 단자(2)에 접속되고, 게이트는 드레인에 접속된다. 공핍형 NMOS 트랜지스터(3)의 드레인은 제1의 전원 단자(1)에 접속되고, 소스는 NMOS 트랜지스터(4)의 드레인에 접속되며, 게이트는 제2의 전원 단자(2)에 접속된다. PMOS 트랜지스터(5)의 소스는 제1의 전원 단자(1)에 접속되고, 게이트는 NMOS 트랜지스터(4)의 드레인에 접속되며, 드레인은 커패시터(6)의 한쪽 단자에 접속된다. 커패시터(6)의 다른 쪽 단자는 제2의 전원 단자(2)에 접속된다. 파형 정형 회로(7)의 입력 단자는 PMOS 트랜지스터(5)의 드레인에 접속되어, 파워 온 리셋 신호(8)를 출력한다.

상기와 같이 구성된 본 발명의 파워 온 리셋 회로는, 이하와 같이 동작하여 확실하게 파워 온 리셋 신호를 출력한다.

제1의 전원 단자(1)와 제2의 전원 단자(2)의 사이의 전위차가 공핍형 NMOS 트랜지스터(3)의 임계 전압의 절대치보다 작을 때는, 공핍형 NMOS 트랜지스터(3)가 온 상태로 되고 포화 연결된 NMOS 트랜지스터(4)의 드레인 전압은 제1의 전원 단자(1)와 동일해진다.

전원 전압이 상승하게 되면 NMOS 트랜지스터(4)의 드레인 전압은 NMOS 트랜지스터(4)의 임계 전압 또는 공핍형 NMOS 트랜지스터(3)의 임계 전압의 절대치 중 작은 전압까지 상승한다.

NMOS 트랜지스터(4)의 드레인 전압은, PMOS 트랜지스터의 게이트 전압으로서 입력되어 있기 때문에, PMOS 트랜지스터(5)는 전원 전압이 상승해감에 따라 컷오프 상태로부터 온 상태로 천이한다. 온 상태로 천이한 PMOS 트랜지스터(5)는, 커패시터(6)로의 충전을 개시하고, 충분한 전하가 커패시터로 충전되면, 파형 정형 회로(7)에 의해 파워 온 리셋 신호(8)가 해제된다.

제1의 전원 단자의 전압이 제2의 전원 단자의 전압을 하회한 경우에도, 공핍형 NMOS 트랜지스터(3)가 온 상태를 유지함과 더불어, PMOS 트랜지스터(5)를 오프 상태 또는 기생 다이오드에 의해 제1의 전원 단자보다 약간 높은 전압이 커패시터(6)와의 사이의 단자에 나타난다.

그 후, 제1의 전원 단자와 제2의 전원 단자의 전위차가 되고 제1의 전원 단자의 전압이 제2의 전원 단자보다 높아져 가는 과정에 있어서는 공핍형 NMOS 트랜지스터(3)가 온 상태인 영역에서는 포화 연결된 NMOS 트랜지스터(4)의 드레인 전압은 제1의 전원 단자의 전압과 동일하고, 컷오프 상태가 된 후의 동작에 대해서는 통상의 전원 상승 동작과 동일하다.

이상 설명한 바와 같이, 본 발명의 파워 온 리셋 회로에 의하면, 전원 기동의 상태에 관계없이, 확실하게 파워 온 리셋 신호를 출력할 수 있다.

1: 제1의 전원 단자 2: 제2의 전원 단자
3: 공핍형 NMOS 트랜지스터 4: NMOS 트랜지스터
5: PMOS 트랜지스터 6: 커패시터
7: 파형 정형 회로 8: 파워 온 리셋 신호

Claims (1)

1. 소스가 제2의 전원 단자에 접속되고, 게이트가 드레인에 접속된 NMOS 트랜지스터와,
   소스가 상기 NMOS 트랜지스터의 드레인에 접속되고, 드레인이 제1의 전원 단자에 접속되며, 게이트가 상기 제2의 전원 단자에 접속된 공핍형 NMOS 트랜지스터와,
   소스가 상기 제1의 전원 단자에 접속되고, 게이트가 상기 NMOS 트랜지스터의 드레인에 접속된 PMOS 트랜지스터와,
   상기 PMOS 트랜지스터의 드레인에 일단이 접속되고, 타단이 상기 제2의 전원 단자에 접속된 커패시터와,
   상기 PMOS 트랜지스터의 드레인에 입력 단자가 접속되고, 출력 단자로부터 파워 온 리셋 신호로서 출력하는 파형 정형 회로를 구비한 파워 온 리셋 회로.
   
   

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