JP4167756B2 - 半導体集積回路装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、出力バッファにおける電流レベルの自動補正技術に関し、特に、小振幅出力バッファを有した半導体集積回路装置に適用して有効な技術に関するものである。
【0002】
【従来の技術】
本発明者が検討したところによれば、高速動作が要求される半導体集積回路装置の出力バッファとして、IEEE(The International Electrical and Electronics Engineers Inc)におけるLVDS(Low−Voltage Differential Signals)規格によって取り決められた、いわゆる、小振幅出力バッファがある。
【0003】
この小振幅出力バッファには、電源側と基準電位側とに定電流MOSトランジスタが設けられている。この定電流MOSトランジスタを介して入力側回路に設けられた終端抵抗の一方の端部から他方の端部、または他方の端部から一方の端部のいずれかの方向に電流を流す。
【0004】
終端抵抗の両端部には、電圧降下によって発生した電位差が生じる。この電位差に基づいて入力側回路に設けられた差動入力バッファが動作し、この差動入力バッファによりハイレベル/ローレベルの信号出力が行われる。
【0005】
この差動入力バッファの入力部には小振幅電圧が入力され、この振幅電圧は、基準振幅電圧値、最大振幅電圧値、および最小振幅電圧値などがLVDSによって規定されている。
【0006】
なお、この種の半導体集積回路装置について詳しく述べてある例としては、昭和54年4月30日、株式会社オーム社発行、大須賀 節雄(著)、「ハードウェアの知識」P182があり、この文献には、CPUにおけるバッファを介した入出力制御が記載されている。
【0007】
【発明が解決しようとする課題】
ところが、上記のような半導体集積回路装置の小振幅バッファでは、次のような問題点があることが本発明者により見い出された。
【0008】
すなわち、定電流MOSトランジスタが、製造ばらつきなどによって電気的特性が大きくばらついてしまうと、差動入力バッファに出力する電圧振幅レベルがばらついてしまい、LVDSの規格値を満足することができずに動作が不安定となる恐れがある。
【0009】
本発明の目的は、出力バッファの電流レベルを自己補正することにより、回路動作を大幅に安定化させることができる半導体集積回路装置を提供することにある。
【0010】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0011】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【0012】
すなわち、本発明の半導体集積回路装置は、入力されたデータに基づいて出力する電流の方向ならびに電流レベルを制御するレベル生成制御部と、当該レベル生成制御部から出力された電流レベルが設定値よりも少ない場合に、その規格値に見合った電流レベルに出力を補正するレベル補正部と、該レベル生成制御部から出力される電流が流される終端抵抗と、当該終端抵抗に発生する電位差によってデータがハイレベルかローレベルかを判断し、そのデータのレベル変換を行うレベル変換/判断部とよりなる出力バッファを備えたものである。
【0013】
また、本発明の半導体集積回路装置は、前記出力バッファに、動作制御信号に基づいてレベル生成制御部とレベル補正部との動作を任意に停止させる動作制御部を設けたものである。
【0014】
さらに、本発明の半導体集積回路装置は、入力されたデータに基づいて外部接続された終端抵抗に出力する電流の方向ならびに電流レベルを制御するレベル生成制御部と、当該レベル生成制御部から出力された電流レベルが設定値よりも少ない場合に、その規格値に見合った電流レベルに出力を補正するレベル補正部とよりなる出力バッファを備えたものである。
【0015】
それらにより、プロセスの製造ばらつきによってレベル生成制御部定から出力される電流レベルが小さくなっても規定値に見合ったレベルに自動的に補正することができる。
【0016】
また、本発明の半導体集積回路装置は、前記出力バッファに、動作制御信号に基づいてレベル生成制御部とレベル補正部との動作を任意に停止させる動作制御部を設けたものである。
【0017】
それにより、任意に出力バッファの動作を停止させることができるので、プローブ検査や不良解析などを効率よく行うことができる。
【0018】
さらに、本発明の半導体集積回路装置は、前記出力バッファにレベル補正部を2つ以上設け、制御信号によって2つ以上のレベル補正部の動作を選択的に制御して電流レベルを補正するものである。
【0019】
それにより、電流レベルの補正をより細かく行うことができる。
【0020】
以上のことにより、出力バッファの動作を安定化することができ、かつプロセスの製造ばらつきに起因する歩留まりを低下することができる。
【0021】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【0022】
(実施の形態1)
図1は、本発明の実施の形態1による小振幅出力バッファの回路図である。
【0023】
本実施の形態1において、半導体集積回路装置には、小振幅出力バッファ(出力バッファ)1が設けられている。この小振幅出力バッファ1は、IEEEにおけるLVDSの規格に見合った小振幅差動インターフェイスである。
【0024】
また、小振幅出力バッファ1は、LVDSレベル生成回路(レベル生成制御部)2と、LVDSレベル補正回路(レベル補正部)3とによって構成されている。小振幅出力バッファ1には、2つの出力部4,5が設けられており、これら出力部4,5には、同じくLVDS規格によって規定された100Ω程度の終端抵抗Rの端部がそれぞれ接続されている。
【0025】
この終端抵抗Rの端部には、それぞれ差動入力バッファSBの一方の入力部ならびに他方の入力部がそれぞれ接続されており、差動入力バッファSBの出力部からハイ(Hi)レベルまたはロー(Low)レベルのデータ出力が行われる。
【0026】
また、出力部4、5は、半導体集積回路装置の外部端子とそれぞれ接続されており、終端抵抗Rならびに差動入力バッファSBは、該外部端子を介して半導体集積回路装置の外部に設けられいる。
【0027】
LVDSレベル生成回路2は、PチャネルMOSであるトランジスタ6〜8、NチャネルMOSであるトランジスタ9〜11、およびインバータ12によって構成されている。
【0028】
また、LVDSレベル補正回路3は、トランジスタ13〜20から構成されており、トランジスタ13,14,17,18は、PチャネルMOSであり、トランジスタ15,16,19,20は、NチャネルMOSである。
【0029】
インバータ12の入力部、トランジスタ8,10,13,16のそれぞれのゲートには、小振幅出力バッファ1の前段に接続された回路から出力される出力信号(データ)が入力される入力部と接続されている。インバータ12の出力部には、トランジスタ7,9,17,20のゲートが接続されている。
【0030】
トランジスタ6の一方の接続部には、所定の電圧の電源電圧が供給されており、ゲートには、基準電位が接続されている。さらに、トランジスタ6の他方の接続部には、トランジスタ7,8の一方の接続部がそれぞれ接続されている。
【0031】
トランジスタ7の他方の接続部には、トランジスタ9の一方の接続部、トランジスタ18,19のゲート、トランジスタ18の他方の接続部、ならびにトランジスタ19の一方の接続部がそれぞれ接続されている。このトランジスタ18の他方の接続部、トランジスタ19の一方の接続部は、出力部5と接続されている。
【0032】
トランジスタ8の他方の接続部には、トランジスタ10の一方の接続部、トランジスタ14,15のゲート、トランジスタ14の他方の接続部、ならびにトランジスタ15の一方の接続部が接続されている。また、トランジスタ14の他方の接続部、トランジスタ15の一方の接続部は、出力部4と接続されている。
【0033】
トランジスタ9の他方の接続部には、トランジスタ10の他方の接続部およびトランジスタ11の一方の接続部が接続されている。トランジスタ11のゲートには、前述した電源電圧が供給されており、他方の接続部には基準電位が接続されている。
【0034】
トランジスタ13の一方の接続部には、電源電圧が供給され、他方の接続部には、トランジスタ14の一方の接続部が接続されている。トランジスタ15の他方の接続部には、トランジスタ16の一方の接続部が接続され、トランジスタ16の他方の接続部には、基準電位が接続されている。
【0035】
また、トランジスタ17の一方の接続部には、電源電圧が供給され、他方の接続部には、トランジスタ18の一方の接続部が接続されている。トランジスタ19の他方の接続部には、トランジスタ20の一方の接続部が接続されており、トランジスタ20の他方の接続部には、基準電位が接続されている。
【0036】
次に、本実施の形態の作用について説明する。
【0037】
まず、たとえば、出力信号としてローレベルの信号が小振幅出力バッファ1に入力された場合、トランジスタ8,10,13,16のゲートには、それぞれローレベルの信号が入力され、トランジスタ7,9,17,20のゲートには、インバータ12によって反転されたハイレベルの信号が、それぞれ入力される。
【0038】
トランジスタ8,9,13,20はそれぞれONとなり、トランジスタ7,10,16,17はそれぞれOFFとなる。また、トランジスタ6,11は、常時ONとなった定電流源となっている。
【0039】
よって、電流は、トランジスタ6からトランジスタ8を介して終端抵抗Rを流れた後、トランジスタ9,11を介して基準電位に流れることになる。この終端抵抗Rに生じる電位差によって差動入力バッファSBが動作する。
【0040】
この時、終端抵抗Rによって発生する電位差をLVDS規格に見合った値にするために前述した定電流源であるトランジスタ6,11によって電流制限を行っている。
【0041】
これらトランジスタ6,11の電気的特性が、プロセスの製造ばらつきなどによって変化してしまうと電流値も変化してしまうことになる。トランジスタ6の電流駆動能力が小さい場合には、トランジスタ8から出力されるハイレベル、すなわち、出力部4におけるハイレベルが下がってしまうことになる。
【0042】
トランジスタ8から出力されるハイレベルが下がることによって、トランジスタ14のゲートに入力されるハイレベルも下がることになる。トランジスタ14はPチャネルMOSであるので、ゲートに入力されるハイレベルが下がることによってより強くONすることになり、トランジスタ13,14を介してトランジスタ6における電流供給の不足分が補正されて電流が流されることになる。
【0043】
一方、トランジスタ11の電流駆動能力が小さい場合には、出力部5のローレベルが上がってしまうことになる。出力部5におけるローレベルが上がることによって、トランジスタ19のゲートに入力されるローレベルも上がることになる。トランジスタ19はNチャネルMOSであるので、ゲートに入力されるローレベルが上がることによってより強くONすることになり、トランジスタ19,20によってトランジスタ11を介して流れる電流の不足分を補正して流すことができる。
【0044】
また、出力信号としてハイレベルの信号が小振幅出力バッファ1に入力された場合には、トランジスタ6,7から終端抵抗Rを介してトランジスタ10,11に電流が流れることになるので、トランジスタ6の電流駆動能力が小さい場合には、トランジスタ18がより強くONし、トランジスタ17,18を介してトランジスタ6における電流供給の不足分が補正される。
【0045】
さらに、トランジスタ11の電流駆動能力が小さい場合には、トランジスタ15がより強くONすることになり、トランジスタ15,16によってトランジスタ11を介して流れる電流の不足分を補正することができる。
【0046】
それにより、本実施の形態1によれば、定電流源用のトランジスタ6,11に製造ばらつきがあっても、LVDSレベル補正回路3が小振幅出力バッファ1から出力される信号レベルをLVDSの規定値に見合ったレベルに自動的に補正するので、小振幅出力バッファ1の動作を安定化することができ、かつプロセスの製造ばらつきに起因する歩留まりを低下することができる。
【0047】
(実施の形態2)
図2は、本発明の実施の形態2による小振幅出力バッファの回路図である。
【0048】
本実施の形態2においては、半導体集積回路装置に設けられた小振幅出力バッファ(出力バッファ)1aが、LVDSレベル生成回路2、LVDSレベル補正回路3ならびにテスト回路(動作制御部)21から構成されている。このテスト回路21は、プローブ検査時などにおいて小振幅出力バッファ1aから出力される信号を停止させる。
【0049】
また、LVDSレベル生成回路2は、前記実施の形態1と同様に、トランジスタ6〜8、トランジスタ9〜11およびインバータ12によって構成され、LVDSレベル補正回路3も前記実施の形態1と同様に、トランジスタ13〜20から構成されている。
【0050】
また、テスト回路21は、インバータ22〜24、スイッチング素子25〜28、PチャネルMOSであるトランジスタ29,30、およびNチャネルMOSであるトランジスタ31,32によって構成されている。
【0051】
スイッチング素子25〜28は、PチャネルMOSトランジスタとNチャネルMOSトランジスタとからなり、それぞれのトランジスタの一方の接続部ならびに他方の接続部がそれぞれ接続されている。これらスイッチング素子25〜28は、NチャネルMOSトランジスタのゲートである第1制御端子と、PチャネルMOSトランジスタのゲートである第2制御端子とに入力される信号に基づいてON(導通)/OFF(非導通)制御が行われる。
【0052】
インバータ22〜24の入力部には、前述したプローブ検査時などに半導体集積回路装置に設けられたテスト信号用外部端子から入力されるテスト信号(動作制御信号)TSがそれぞれ入力されるように接続されている。
【0053】
インバータ22の出力部には、トランジスタ29のゲート、スイッチング素子25,26の第1制御端子がそれぞれ接続されている。インバータ23の出力部には、トランジスタ30のゲート、スイッチング素子27,28の第2制御端子が、それぞれ接続されている。
【0054】
さらに、インバータ24の出力部には、トランジスタ11のゲートが接続されている。トランジスタ6,31,32、スイッチング素子25〜28の第2制御端子には、前述したテスト信号用外部端子を介してテスト信号TSが入力されるように接続されている。ここで、トランジスタ6のゲートは基準電位と、トランジスタ11のゲートは電源電圧とそれぞれ接続されておらず、前述したテスト信号外部端子だけが接続されている。
【0055】
トランジスタ29,30の一方の接続部には、電源電圧が供給され、トランジスタ29の他方の接続部には、トランジスタ14のゲートおよびスイッチング素子25の他方の接続部が接続されており、スイッチング素子25,26の一方の接続部には、小振幅出力バッファ1aの出力部4が接続されている。
【0056】
スイッチング素子26の他方の接続部には、トランジスタ31の一方の接続部、トランジスタ15のゲートが接続されており、トランジスタ31の他方の接続部には、基準電位が接続されている。
【0057】
トランジスタ30の他方の接続部には、トランジスタ18のゲートならびにスイッチング素子27の他方の接続部が接続されている。このスイッチング素子27の一方の接続部には、スイッチング素子28の一方の接続部、および出力部5が接続されている。
【0058】
スイッチング素子28の他方の接続部には、トランジスタ32の一方の接続部およびトランジスタ19のゲートが接続されている。よって、トランジスタ14,15のゲートは、スイッチング素子25,26を介してトランジスタ8の他方の接続部と接続され、トランジスタ18,19のゲートは、スイッチング素子27,28を介してトランジスタ7の他方の接続部と接続されることになる。
【0059】
次に、小振幅出力バッファ1aにテスト信号TSが入力された場合に動作を説明する。
【0060】
プローブ検査などの検査を行う場合、テスト信号TSとしてハイレベルの信号がテスト信号用外部端子から入力される。トランジスタ6のゲートには、ハイレベル、トランジスタ11のゲートには、ローレベルの信号がそれぞれ入力されるので、これらトランジスタ6,11はOFFとなり、LVDSレベル生成回路2は動作停止となる。
【0061】
また、トランジスタ29のゲート、スイッチング素子25,26の第1制御端子にはインバータ22を介してローレベルの信号が入力され、トランジスタ31のゲート、スイッチング素子25,26の第2制御端子にはハイレベルの信号が入力される。
【0062】
同様に、トランジスタ30のゲート、スイッチング素子27,28の第1制御端子にはインバータ23を介してローレベルの信号が入力され、トランジスタ32のゲート、スイッチング素子27,28の第2制御端子にはハイレベルの信号が入力される。
【0063】
よって、スイッチング素子25〜28はすべてOFFとなり、トランジスタ29〜32はすべてONとなる。トランジスタ14,18のゲートには、ハイレベルの信号が入力され、トランジスタ15,19のゲートには、ローレベルの信号が入力されることになり、トランジスタ14,15,18,19がすべてOFFとなる。よって、LVDSレベル生成回路2、LVDSレベル補正回路3の動作を停止させることができる。
【0064】
また、通常の動作時には、テスト信号用外部端子が基準電位と接続されており、トランジスタ6のゲートにはローレベル、トランジスタ11にはハイレベルの信号が入力されるので、トランジスタ6,11がONとなり、定電流が供給されるのでLVDSレベル生成回路2は動作状態となる。
【0065】
トランジスタ29のゲート、スイッチング素子25〜28の第1制御端子にはインバータ22,23を介してハイレベルの信号が入力され、トランジスタ30,31のゲート、スイッチング素子25〜27の第2制御端子にはローレベルの信号が入力される。
【0066】
スイッチング素子25〜28はすべてONとなり、トランジスタ29〜32はすべてOFFとなるので、トランジスタ14,15のゲートがトランジスタ8の他方の接続部と接続され、トランジスタ18,19のゲートがトランジスタ7の他方の接続部と接続されることになり、LVDSレベル補正回路3が動作する。
【0067】
それにより、本実施の形態2においては、テスト回路21を設けることにより、小振幅電圧レベルであるLVDSレベル補正回路3の動作を、電源電圧〜基準電位のフル振幅させることなく停止させることができる。
【0068】
また、LVDSレベル生成回路2ならびにLVDSレベル補正回路3の動作をテスト信号TSに基づいて任意に停止することができるので、プローブ検査などを効率よく行うことができる。
【0069】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0070】
前記実施の形態1,2においては、1つのLVDSレベル補正回路を設けたが、1つのLVDSレベル生成回路に対して複数のLVDSレベル補正回路を設けるようにしてもよい。
【0071】
たとえば、4つのLVDSレベル補正回路31 〜34 を設けた場合について説明する。
【0072】
この場合、図3に示すように、それぞれのLVDSレベル補正回路31 〜34 は、制御信号S1〜S4によってそれぞれのLVDSレベル補正回路31 〜34 におけるON/OFF動作が制御される。
【0073】
それにより、小振幅出力バッファ1から出力される信号レベルを細かく補正することができ、小振幅出力バッファ1の動作をより安定化することができる。
【0074】
また、それぞれのLVDSレベル補正回路31 〜34 における補正用に用いられるトランジスタのゲート幅を異なった値に形成することにより、より細かい補正を行うことができる。
【0075】
さらに、前記実施の形態1,2では、終端抵抗および差動入力バッファを半導体集積回路装置外部に設けたが、これら終端抵抗、差動入力バッファ(レベル変換/判断部)を含めて半導体集積回路装置の小振幅出力バッファ(出力バッファ)を構成してもよい。
【0076】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【0077】
(1)本発明によれば、出力バッファにレベル補正回路を設けたことにより、プロセスの製造ばらつきなどによってレベル生成制御部定から出力される電流レベルが小さくなっても規定値に見合ったレベルに自動的に補正することができるので出力バッファの動作を安定化することができる。
【0078】
(2)また、本発明では、出力バッファに動作制御部を設けることにより、レベル生成制御部およびレベル補正部の動作を任意に停止させることができるので、プローブ検査や不良解析などを効率よく行うことができる。
【0079】
(3)さらに、本発明においては、出力バッファにレベル補正部を2つ以上設け、制御信号によって2つ以上のレベル補正部の動作を選択的に制御することにより、電流レベルの補正をより細かく行うことができる。
【0080】
(4)また、本発明によれば、上記(1)〜(3)により、半導体集積回路装置の信頼性を向上でき、かつプロセスの製造ばらつきに起因する歩留まりを低下することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1による小振幅出力バッファの回路図である。
【図2】本発明の実施の形態2による小振幅出力バッファの回路図である。
【図3】本発明の他方の実施の形態による小振幅出力バッファのブロック図である。
【符号の説明】
1 小振幅出力バッファ(出力バッファ)
1a 小振幅出力バッファ(出力バッファ)
2 LVDSレベル生成回路(レベル生成制御部)
3 LVDSレベル補正回路(レベル補正部)
31 〜34 LVDSレベル補正回路(レベル補正部)
4,5 出力部
6〜11 トランジスタ
12 インバータ
13〜20 トランジスタ
21 テスト回路(動作制御部)
22〜24 インバータ
25〜28 スイッチング素子
29〜32 トランジスタ
R 終端抵抗
SB 差動入力バッファ
TS テスト信号(動作制御信号)
S1〜S4 制御信号
Claims (3)
- 小振幅出力バッファを備えた半導体集積回路装置であって、
入力されたデータに基づいて出力する電流の方向ならびに電流レベルを制御するレベル生成制御部と、
前記半導体集積回路装置の外部に設けられ、前記レベル生成制御部から出力される電流が流される終端抵抗と、
前記レベル生成制御部から出力された電流レベルによって前記終端抵抗に発生する電位差が前記小振幅出力バッファの電圧振幅規定値よりも少ない場合に、その規定値に見合った電流レベルに出力を補正するレベル補正部とを備え、
前記レベル補正部は、前記終端抵抗に発生する電位をゲートとドレインとに接続した複数のMOSトランジスタよりなる出力バッファを備えたことを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、前記出力バッファに、動作制御信号に基づいて前記レベル生成制御部と前記レベル補正部との動作を任意に停止させる動作制御部を設けたことを特徴とする半導体集積回路装置。
- 請求項1または2記載の半導体集積回路装置において、前記出力バッファに前記レベル補正部を2つ以上設け、制御信号によって前記2つ以上のレベル補正部の動作を選択的に制御して電流レベルを補正することを特徴とする半導体集積回路装置。
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