JPH0784005A - 簡易スタンバイ状態設定回路 - Google Patents
簡易スタンバイ状態設定回路Info
- Publication number
- JPH0784005A JPH0784005A JP5228519A JP22851993A JPH0784005A JP H0784005 A JPH0784005 A JP H0784005A JP 5228519 A JP5228519 A JP 5228519A JP 22851993 A JP22851993 A JP 22851993A JP H0784005 A JPH0784005 A JP H0784005A
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- JP
- Japan
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- pull
- standby state
- input
- input terminals
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Abstract
(57)【要約】
【目的】外部制御端子、例えばテスト端子、電源端子お
よび接地端子を固定するだけで、容易かつ正確に半導体
集積回路の全入力端子を所要の状態に設定することがで
き、極めて容易にスタンバイ状態を実現することのでき
る、簡易スタンバイ状態設定回路の提供。 【構成】半導体集積回路の全ての入力端子におけるスタ
ンバイ状態時の入力設定に合わせて、前記全ての入力端
子にプルアップ用素子、またはプルダウン用素子を予め
作り込み、全ての前記プルアップ用素子、およびプルダ
ウン用素子を制御する制御信号を外部制御端子から入力
するよう構成し、全ての前記プルアップ用素子、および
プルダウン用素子を前記外部制御端子から入力される制
御信号によって、通常使用の場合には、全ての入力端子
より電気的に切り離し、スタンバイ状態を設定する場合
には、それぞれプルアップ素子、プルダウン素子として
動作させることにより上記目的を達成する。
よび接地端子を固定するだけで、容易かつ正確に半導体
集積回路の全入力端子を所要の状態に設定することがで
き、極めて容易にスタンバイ状態を実現することのでき
る、簡易スタンバイ状態設定回路の提供。 【構成】半導体集積回路の全ての入力端子におけるスタ
ンバイ状態時の入力設定に合わせて、前記全ての入力端
子にプルアップ用素子、またはプルダウン用素子を予め
作り込み、全ての前記プルアップ用素子、およびプルダ
ウン用素子を制御する制御信号を外部制御端子から入力
するよう構成し、全ての前記プルアップ用素子、および
プルダウン用素子を前記外部制御端子から入力される制
御信号によって、通常使用の場合には、全ての入力端子
より電気的に切り離し、スタンバイ状態を設定する場合
には、それぞれプルアップ素子、プルダウン素子として
動作させることにより上記目的を達成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の簡易
スタンバイ状態設定回路に係わり、特に不良解析時にお
ける入力端子の設定の制御が容易な簡易スタンバイ状態
設定回路に関するものである。
スタンバイ状態設定回路に係わり、特に不良解析時にお
ける入力端子の設定の制御が容易な簡易スタンバイ状態
設定回路に関するものである。
【０００２】
【従来の技術】例えば、半導体集積回路の不良解析の手
法の一つに液晶法がある。液晶法とは、液晶がその転移
点以上の温度では液体になるという性質を利用して、半
導体集積回路内部の異常発熱箇所を検出しようとするも
のである。前記液晶法に限らず、半導体集積回路の不良
解析をしようとする場合、半導体集積回路をスタンバイ
状態にする必要性があることがある。この場合、半導体
集積回路の全ての入力端子において、スタンバイ状態に
する為の設定をする必要がある。
法の一つに液晶法がある。液晶法とは、液晶がその転移
点以上の温度では液体になるという性質を利用して、半
導体集積回路内部の異常発熱箇所を検出しようとするも
のである。前記液晶法に限らず、半導体集積回路の不良
解析をしようとする場合、半導体集積回路をスタンバイ
状態にする必要性があることがある。この場合、半導体
集積回路の全ての入力端子において、スタンバイ状態に
する為の設定をする必要がある。
【０００３】図３に示す半導体集積回路２３において、
不良解析を行う際のスタンバイ状態にする為の設定をす
る場合、解析者が全ての入力端子２５に対してマニュア
ルで一端子毎に正しく入力設定、例えばＨＩＧＨレベ
ル、またはＬＯＷレベルに固定しなければならない。現
在では、半導体集積回路の大規模化と共に、そのパッケ
ージも多ピン化しており、前記のような設定を手作業で
行う場合において、設定時間が掛かりすぎる、誤った設
定をしてしまうと解析が進まなくなってしまう等の問題
点があった。また、前記設定をする為には、各々の半導
体集積回路において、その入出力端子数に応じた専用の
治具が必要となり、その開発費用や開発時間も問題とな
っている。
不良解析を行う際のスタンバイ状態にする為の設定をす
る場合、解析者が全ての入力端子２５に対してマニュア
ルで一端子毎に正しく入力設定、例えばＨＩＧＨレベ
ル、またはＬＯＷレベルに固定しなければならない。現
在では、半導体集積回路の大規模化と共に、そのパッケ
ージも多ピン化しており、前記のような設定を手作業で
行う場合において、設定時間が掛かりすぎる、誤った設
定をしてしまうと解析が進まなくなってしまう等の問題
点があった。また、前記設定をする為には、各々の半導
体集積回路において、その入出力端子数に応じた専用の
治具が必要となり、その開発費用や開発時間も問題とな
っている。
【０００４】前記の問題点を解決する手段として、半導
体集積回路の全ての入力端子において、前記設定に従っ
てプルアップ抵抗もしくはプルダウン抵抗を付加する方
法が取られている。しかし、通常使用時において、電源
からＧＮＤへの漏洩電流が流れる為、消費電力が増加す
るという新たな問題が発生している。
体集積回路の全ての入力端子において、前記設定に従っ
てプルアップ抵抗もしくはプルダウン抵抗を付加する方
法が取られている。しかし、通常使用時において、電源
からＧＮＤへの漏洩電流が流れる為、消費電力が増加す
るという新たな問題が発生している。
【０００５】
【発明が解決しようとする課題】本発明の目的は、上記
従来技術の問題点を解消し、外部制御端子、例えばテス
ト端子、電源端子および接地端子を固定するだけで、容
易かつ正確に半導体集積回路の全入力端子を所要の状態
に設定することができ、極めて容易にスタンバイ状態を
実現することのできる、簡易スタンバイ状態設定回路を
提供することにある。
従来技術の問題点を解消し、外部制御端子、例えばテス
ト端子、電源端子および接地端子を固定するだけで、容
易かつ正確に半導体集積回路の全入力端子を所要の状態
に設定することができ、極めて容易にスタンバイ状態を
実現することのできる、簡易スタンバイ状態設定回路を
提供することにある。
【０００６】
【課題を解決するための手段】本発明は、半導体集積回
路の全ての入力端子におけるスタンバイ状態時の入力設
定に合わせて、前記全ての入力端子にプルアップ用素
子、またはプルダウン用素子を予め作り込み、全ての前
記プルアップ用素子、およびプルダウン用素子を制御す
る制御信号を外部制御端子から入力するよう構成し、全
ての前記プルアップ用素子、およびプルダウン用素子を
前記外部制御端子から入力される制御信号によって、通
常使用の場合には、全ての入力端子より電気的に切り離
し、スタンバイ状態を設定する場合には、それぞれプル
アップ素子、プルダウン素子として動作させることを特
徴とする簡易スタンバイ状態設定回路を提供するもので
ある。
路の全ての入力端子におけるスタンバイ状態時の入力設
定に合わせて、前記全ての入力端子にプルアップ用素
子、またはプルダウン用素子を予め作り込み、全ての前
記プルアップ用素子、およびプルダウン用素子を制御す
る制御信号を外部制御端子から入力するよう構成し、全
ての前記プルアップ用素子、およびプルダウン用素子を
前記外部制御端子から入力される制御信号によって、通
常使用の場合には、全ての入力端子より電気的に切り離
し、スタンバイ状態を設定する場合には、それぞれプル
アップ素子、プルダウン素子として動作させることを特
徴とする簡易スタンバイ状態設定回路を提供するもので
ある。
【０００７】
【発明の作用】本発明の簡易スタンバイ状態設定回路
は、前記の様な構成により、半導体集積回路の不良解析
をしようとする場合に、電源端子、接地端子をそれぞれ
電源、接地に固定し、外部制御端子、例えばテスト端子
に制御信号を入力するだけで、制御信号の制御によりス
タンバイ状態にする為の、全ての入力端子の設定が可能
である。この為、設定時間が掛かりすぎる、誤った設定
をしてしまう等の問題点が解決され、さらに、専用の治
具も必要ない。また、通常使用時において、電源からＧ
ＮＤへの漏洩電流も流れない為、消費電力が増加すると
いうこともない。
は、前記の様な構成により、半導体集積回路の不良解析
をしようとする場合に、電源端子、接地端子をそれぞれ
電源、接地に固定し、外部制御端子、例えばテスト端子
に制御信号を入力するだけで、制御信号の制御によりス
タンバイ状態にする為の、全ての入力端子の設定が可能
である。この為、設定時間が掛かりすぎる、誤った設定
をしてしまう等の問題点が解決され、さらに、専用の治
具も必要ない。また、通常使用時において、電源からＧ
ＮＤへの漏洩電流も流れない為、消費電力が増加すると
いうこともない。
【０００８】
【実施例】本発明に係わる簡易スタンバイ状態設定回路
を、添付の図面に示す好適実施例に基づいて以下に詳細
に説明する。
を、添付の図面に示す好適実施例に基づいて以下に詳細
に説明する。
【０００９】図１は、本発明の簡易スタンバイ状態設定
回路の一実施例の構成回路図である。同図において、入
力端子１、２は、信号線１５、１６を介して、それぞれ
入力バッファ６、７の入力端子に接続されており、ま
た、前記入力バッファ６、７の出力端子は、それぞれ信
号線１１、１２に接続されている。外部制御端子３は、
入力バッファ８の入力端子に接続されており、また、前
記入力バッファ８の出力端子は、インバータ９の入力端
子に接続されており、前記インバータ９の出力端子はイ
ンバータ１０の入力端子に接続されている。また、前記
インバータ９、１０の出力端子は、信号線１３、１４を
介して、それぞれプルアップ用のＰチャネルトランジス
タ（ＰＭＯＳ−ＦＥＴ）４、プルダウン用のＮチャネル
トランジスタ（ＮＭＯＳ−ＦＥＴ）５のゲート入力端子
に接続されている。前記プルアップ用のＰチャネルトラ
ンジスタ４、プルダウン用のＮチャネルトランジスタ５
の一方の端子は、それぞれ電源（Ｖｄｄ）および、接地
（ＧＮＤ）に接続されており、また、もう一方の端子に
は、それぞれ信号線１５、１６に接続されている。
回路の一実施例の構成回路図である。同図において、入
力端子１、２は、信号線１５、１６を介して、それぞれ
入力バッファ６、７の入力端子に接続されており、ま
た、前記入力バッファ６、７の出力端子は、それぞれ信
号線１１、１２に接続されている。外部制御端子３は、
入力バッファ８の入力端子に接続されており、また、前
記入力バッファ８の出力端子は、インバータ９の入力端
子に接続されており、前記インバータ９の出力端子はイ
ンバータ１０の入力端子に接続されている。また、前記
インバータ９、１０の出力端子は、信号線１３、１４を
介して、それぞれプルアップ用のＰチャネルトランジス
タ（ＰＭＯＳ−ＦＥＴ）４、プルダウン用のＮチャネル
トランジスタ（ＮＭＯＳ−ＦＥＴ）５のゲート入力端子
に接続されている。前記プルアップ用のＰチャネルトラ
ンジスタ４、プルダウン用のＮチャネルトランジスタ５
の一方の端子は、それぞれ電源（Ｖｄｄ）および、接地
（ＧＮＤ）に接続されており、また、もう一方の端子に
は、それぞれ信号線１５、１６に接続されている。
【００１０】ここで、プルアップ用Ｐチャネルトランジ
スタ４、プルダウン用Ｎチャネルトランジスタ５、入力
バッファ８、インバータ９、１０は本発明の簡易スタン
バイ状態設定回路を構成する。なお、上記構成の実施例
は、スタンバイ状態にする場合の入力端子１、２の設定
が、それぞれＨＩＧＨレベル、ＬＯＷレベルである場合
について示し、以下、これを代表例として説明するが、
本発明はこれに限定されるわけではない。
スタ４、プルダウン用Ｎチャネルトランジスタ５、入力
バッファ８、インバータ９、１０は本発明の簡易スタン
バイ状態設定回路を構成する。なお、上記構成の実施例
は、スタンバイ状態にする場合の入力端子１、２の設定
が、それぞれＨＩＧＨレベル、ＬＯＷレベルである場合
について示し、以下、これを代表例として説明するが、
本発明はこれに限定されるわけではない。
【００１１】まず、通常使用の場合の動作について説明
する。通常使用の場合には、外部制御端子３をＨＩＧＨ
レベルに設定する。この時、入力バッファ８を通過して
インバータ９、１０の出力信号、すなわち信号線１３、
１４は、それぞれＬＯＷレベル、ＨＩＧＨレベルとな
る。前記信号線１３、１４は、それぞれプルダウン用の
Ｎチャネルトランジスタ５および、プルアップ用のＰチ
ャネルトランジスタ４のゲート入力端子に接続されてい
る為、両方のトランジスタはＯＦＦ状態となり、信号線
１６、１５より、電気的に切り離され、通常の動作には
全く影響がないことになる。
する。通常使用の場合には、外部制御端子３をＨＩＧＨ
レベルに設定する。この時、入力バッファ８を通過して
インバータ９、１０の出力信号、すなわち信号線１３、
１４は、それぞれＬＯＷレベル、ＨＩＧＨレベルとな
る。前記信号線１３、１４は、それぞれプルダウン用の
Ｎチャネルトランジスタ５および、プルアップ用のＰチ
ャネルトランジスタ４のゲート入力端子に接続されてい
る為、両方のトランジスタはＯＦＦ状態となり、信号線
１６、１５より、電気的に切り離され、通常の動作には
全く影響がないことになる。
【００１２】次に、スタンバイ状態にする場合の動作に
ついて説明する。スタンバイ状態にする場合には、外部
制御端子３をＬＯＷレベルに設定する。この時、入力バ
ッファ８を通過してインバータ９、１０の出力信号、す
なわち信号線１３、１４は、それぞれＨＩＧＨレベル、
ＬＯＷレベルとなる。前記信号線１３、１４は、それぞ
れプルダウン用のＮチャネルトランジスタ５および、プ
ルアップ用のＰチャネルトランジスタ４のゲート入力端
子に接続されている為、両方のトランジスタはＯＮ状態
となり、信号線１６、１５をそれぞれ、プルダウン、プ
ルアップすることになる。この為、信号線１１、１２も
入力バッファ６、７を通過して、それぞれＨＩＧＨレベ
ル、ＬＯＷレベルに設定され、入力端子１、２に、それ
ぞれＨＩＧＨレベル、ＬＯＷレベルが設定された場合と
同等の効果がある。
ついて説明する。スタンバイ状態にする場合には、外部
制御端子３をＬＯＷレベルに設定する。この時、入力バ
ッファ８を通過してインバータ９、１０の出力信号、す
なわち信号線１３、１４は、それぞれＨＩＧＨレベル、
ＬＯＷレベルとなる。前記信号線１３、１４は、それぞ
れプルダウン用のＮチャネルトランジスタ５および、プ
ルアップ用のＰチャネルトランジスタ４のゲート入力端
子に接続されている為、両方のトランジスタはＯＮ状態
となり、信号線１６、１５をそれぞれ、プルダウン、プ
ルアップすることになる。この為、信号線１１、１２も
入力バッファ６、７を通過して、それぞれＨＩＧＨレベ
ル、ＬＯＷレベルに設定され、入力端子１、２に、それ
ぞれＨＩＧＨレベル、ＬＯＷレベルが設定された場合と
同等の効果がある。
【００１３】図２は、本発明による簡易スタンバイ状態
設定回路を備えている半導体集積回路１９を、不良解析
する場合の治具の一実施例である。ＩＣソケット１８に
は、電源装置１７より、電源線２１、２２および、制御
信号線２０が接続されている。例えば、電源線２１およ
び制御信号線２０は接地（ＧＮＤ）に接続され、電源線
２２は電源（Ｖｄｄ）に接続されている。これらの電源
線２１、２２および、制御信号線２０はＩＣソケット１
８を介して、前記半導体集積回路１９の、それぞれの端
子、例えば、電源端子、接地端子、外部制御端子に入力
されるようになっている。これにより、不良解析をする
場合、半導体集積回路１９をＩＣソケット１８の上に設
置するだけで、半導体集積回路１９をタンバイ状態にす
ることができるので、解析時間を大幅に短縮することが
でき、誤った設定をすることもなくなる。
設定回路を備えている半導体集積回路１９を、不良解析
する場合の治具の一実施例である。ＩＣソケット１８に
は、電源装置１７より、電源線２１、２２および、制御
信号線２０が接続されている。例えば、電源線２１およ
び制御信号線２０は接地（ＧＮＤ）に接続され、電源線
２２は電源（Ｖｄｄ）に接続されている。これらの電源
線２１、２２および、制御信号線２０はＩＣソケット１
８を介して、前記半導体集積回路１９の、それぞれの端
子、例えば、電源端子、接地端子、外部制御端子に入力
されるようになっている。これにより、不良解析をする
場合、半導体集積回路１９をＩＣソケット１８の上に設
置するだけで、半導体集積回路１９をタンバイ状態にす
ることができるので、解析時間を大幅に短縮することが
でき、誤った設定をすることもなくなる。
【００１４】なお、前記プルアップ用のＰチャネルトラ
ンジスタおよび、プルダウン用のＮチャネルトランジス
タは、プルアップ用素子および、プルダウン用素子の一
例であり、通常使用の場合には、入力端子より電気的に
切り離され、また、スタンバイ状態を設定する場合に
は、それぞれプルアップ素子、プルダウン素子として動
作すれば、どのような素子や回路でもよい。前記外部制
御端子は、制御信号を入力できればよく、上記の様に半
導体集積回路に外部から制御信号を入力する外部入力端
子でよいが、特に外部入力端子を設けず、外部からの制
御信号を入力可能なテスト信号入力端子を、前記外部制
御端子として用いるのが必要な端子数を増すことがない
ので、より好ましい。また、前記外部制御端子から入力
される制御信号は、前記プルアップ素子、プルダウン素
子を制御することができればどのような制御信号であっ
てもよく、上記の様に半導体集積回路の外部入力端子に
入力される制御信号でもよいし、またはソフト・ウェア
によって制御される半導体集積回路内部の信号でもよ
い。
ンジスタおよび、プルダウン用のＮチャネルトランジス
タは、プルアップ用素子および、プルダウン用素子の一
例であり、通常使用の場合には、入力端子より電気的に
切り離され、また、スタンバイ状態を設定する場合に
は、それぞれプルアップ素子、プルダウン素子として動
作すれば、どのような素子や回路でもよい。前記外部制
御端子は、制御信号を入力できればよく、上記の様に半
導体集積回路に外部から制御信号を入力する外部入力端
子でよいが、特に外部入力端子を設けず、外部からの制
御信号を入力可能なテスト信号入力端子を、前記外部制
御端子として用いるのが必要な端子数を増すことがない
ので、より好ましい。また、前記外部制御端子から入力
される制御信号は、前記プルアップ素子、プルダウン素
子を制御することができればどのような制御信号であっ
てもよく、上記の様に半導体集積回路の外部入力端子に
入力される制御信号でもよいし、またはソフト・ウェア
によって制御される半導体集積回路内部の信号でもよ
い。
【００１５】本発明の簡易スタンバイ状態設定回路は、
半導体集積回路をスタンバイ状態にして不良解析を行う
液晶法に適用可能なものであるが、本発明はこれに限定
されず、スタンバイ状態で不良解析可能なものであれ
ば、どのような手法にも適用可能であり、例えば、赤外
線顕微温度計、霜付法、アルコール法、フロリナート
法、エミッション顕微鏡等々にも適用可能である。
半導体集積回路をスタンバイ状態にして不良解析を行う
液晶法に適用可能なものであるが、本発明はこれに限定
されず、スタンバイ状態で不良解析可能なものであれ
ば、どのような手法にも適用可能であり、例えば、赤外
線顕微温度計、霜付法、アルコール法、フロリナート
法、エミッション顕微鏡等々にも適用可能である。
【００１６】
【発明の効果】以上詳細に説明したように、本発明によ
れば、半導体集積回路の不良解析をしようとする場合
に、電源端子および接地端子をそれぞれ固定し、外部制
御端子に所定の制御信号を入力するだけで、半導体集積
回路をスタンバイ状態にする為の、全ての入力端子の設
定を極めて容易かつ正確に行うことが可能であるから、
設定時間が掛からない、誤った設定をすることがないと
いう効果がある。また、本発明によれば、前記設定をす
る為に、専用の治具が必要ないことから、その開発費用
や開発時間も必要ない。さらに、本発明によれば、通常
使用時において、Ｐチャネルトランジスタおよび、Ｎチ
ャネルトランジスタはＯＦＦになっているので、プルア
ップ抵抗やプルダウン抵抗を使用した場合と比較して、
電源からＧＮＤへの漏洩電流もないという効果もある。
れば、半導体集積回路の不良解析をしようとする場合
に、電源端子および接地端子をそれぞれ固定し、外部制
御端子に所定の制御信号を入力するだけで、半導体集積
回路をスタンバイ状態にする為の、全ての入力端子の設
定を極めて容易かつ正確に行うことが可能であるから、
設定時間が掛からない、誤った設定をすることがないと
いう効果がある。また、本発明によれば、前記設定をす
る為に、専用の治具が必要ないことから、その開発費用
や開発時間も必要ない。さらに、本発明によれば、通常
使用時において、Ｐチャネルトランジスタおよび、Ｎチ
ャネルトランジスタはＯＦＦになっているので、プルア
ップ抵抗やプルダウン抵抗を使用した場合と比較して、
電源からＧＮＤへの漏洩電流もないという効果もある。
【図１】 本発明に係わる簡易スタンバイ状態設定回路
の一実施例の部分構成図である。
の一実施例の部分構成図である。
【図２】 本発明の簡易スタンバイ状態設定回路を組み
込んだ半導体集積回路を不良解析する場合に用いる治具
の一実施例を示す構成模式図である。
込んだ半導体集積回路を不良解析する場合に用いる治具
の一実施例を示す構成模式図である。
【図３】 従来の半導体集積回路の不良解析をする場合
の一例の部分構成図である。
の一例の部分構成図である。
１、２、２５ 入力端子 ３ 外部制御端子 ４ プルアップ用Ｐチャネルトランジスタ ５ プルダウン用Ｎチャネルトランジスタ ６、７、８、２４ 入力バッファ ９、１０ インバータ １１、１２ １３、１４、１５、１６ 信号線 １７ 電源装置 １８ ＩＣソケット １９、２３ 半導体集積回路 ２０ 制御信号線 ２１、２２ 電源線
Claims (1)
- 【請求項１】半導体集積回路の全ての入力端子における
スタンバイ状態時の入力設定に合わせて、前記全ての入
力端子にプルアップ用素子、またはプルダウン用素子を
予め作り込み、全ての前記プルアップ用素子、およびプ
ルダウン用素子を制御する制御信号を外部制御端子から
入力するよう構成し、全ての前記プルアップ用素子、お
よびプルダウン用素子を前記外部制御端子から入力され
る制御信号によって、通常使用の場合には、全ての入力
端子より電気的に切り離し、スタンバイ状態を設定する
場合には、それぞれプルアップ素子、プルダウン素子と
して動作させることを特徴とする簡易スタンバイ状態設
定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5228519A JPH0784005A (ja) | 1993-09-14 | 1993-09-14 | 簡易スタンバイ状態設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5228519A JPH0784005A (ja) | 1993-09-14 | 1993-09-14 | 簡易スタンバイ状態設定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0784005A true JPH0784005A (ja) | 1995-03-31 |
Family
ID=16877700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5228519A Withdrawn JPH0784005A (ja) | 1993-09-14 | 1993-09-14 | 簡易スタンバイ状態設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0784005A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005121544A (ja) * | 2003-10-17 | 2005-05-12 | Nec Electronics Corp | 半導体集積回路及びその検査方法 |
-
1993
- 1993-09-14 JP JP5228519A patent/JPH0784005A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005121544A (ja) * | 2003-10-17 | 2005-05-12 | Nec Electronics Corp | 半導体集積回路及びその検査方法 |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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