JPH04255046A - メモリープロテクト回路 - Google Patents
メモリープロテクト回路Info
- Publication number
- JPH04255046A JPH04255046A JP3015068A JP1506891A JPH04255046A JP H04255046 A JPH04255046 A JP H04255046A JP 3015068 A JP3015068 A JP 3015068A JP 1506891 A JP1506891 A JP 1506891A JP H04255046 A JPH04255046 A JP H04255046A
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- JP
- Japan
- Prior art keywords
- circuit
- battery
- capacitor
- voltage
- constant voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 23
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001012 protector Effects 0.000 description 1
Landscapes
- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はメモリープロテクト回路
に係り、特に外部からデータの書き込むことの出来るラ
ンダムアクセスメモリー部（以下ＲＡＭ部と略す）を有
し、電池が切り離された時、前記ＲＡＭ部のデータを保
持する時計用ＬＳＩ等のメモリープロテクト回路に関す
る。
に係り、特に外部からデータの書き込むことの出来るラ
ンダムアクセスメモリー部（以下ＲＡＭ部と略す）を有
し、電池が切り離された時、前記ＲＡＭ部のデータを保
持する時計用ＬＳＩ等のメモリープロテクト回路に関す
る。
【０００２】
【従来の技術】従来のこのＲＡＭ部のデータ保持回路と
して、図２の様な回路がある。
して、図２の様な回路がある。
【０００３】図２において、電池Ａが接続された定常状
態ではこの電池Ａから、直接ＣＰＵ部Ｇ、入出力部Ｈに
それぞれ電圧が供給されている。又ＲＡＭ部Ｆには、充
電回路Ｂを介して電圧が供給されている。
態ではこの電池Ａから、直接ＣＰＵ部Ｇ、入出力部Ｈに
それぞれ電圧が供給されている。又ＲＡＭ部Ｆには、充
電回路Ｂを介して電圧が供給されている。
【０００４】ＲＡＭ部Ｆへのデータは、入出力部Ｈとバ
スＩを通して外部から伝達され、ＣＰＵ部Ｇの命令とバ
スＫを介して受けて、所定のＲＡＭ部Ｆのアドレスに書
き込まれて記憶される。
スＩを通して外部から伝達され、ＣＰＵ部Ｇの命令とバ
スＫを介して受けて、所定のＲＡＭ部Ｆのアドレスに書
き込まれて記憶される。
【０００５】電池Ａの寿命がなくなって電池交換する際
、ＲＡＭ部Ｆへの電池Ａからの電圧の供給がなくなると
、せっかく書き込んだ多くのデータがすべて消えてしま
うので、再度１つ１つ書き込まねばならなくなる。その
ようなデータが消失しない為に電池Ａが取りはずされた
時、すなわちスイッチＣがＯＦＦになった時、コンデン
サＥに充電されていた電荷によってＲＡＭ部Ｆに電圧が
供給される。
、ＲＡＭ部Ｆへの電池Ａからの電圧の供給がなくなると
、せっかく書き込んだ多くのデータがすべて消えてしま
うので、再度１つ１つ書き込まねばならなくなる。その
ようなデータが消失しない為に電池Ａが取りはずされた
時、すなわちスイッチＣがＯＦＦになった時、コンデン
サＥに充電されていた電荷によってＲＡＭ部Ｆに電圧が
供給される。
【０００６】スイッチＣがＯＦＦの時、端子ａの制御信
号は低（Ｌｏｗ）レベルでトランジスタＴ１，Ｔ２はカ
ットオフしている。又、ダイオードＤ１は逆バイアスと
なるので、コンデンサＥの電荷はＣＰＵ部Ｇや入出力部
Ｈには供給されない。
号は低（Ｌｏｗ）レベルでトランジスタＴ１，Ｔ２はカ
ットオフしている。又、ダイオードＤ１は逆バイアスと
なるので、コンデンサＥの電荷はＣＰＵ部Ｇや入出力部
Ｈには供給されない。
【０００７】ＲＡＭ部ＦのデータはコンデンサＥの容量
と電圧及びＲＡＭのリーク電流とＲＡＭ部最低電圧で定
まる所定の時間データを保持する。
と電圧及びＲＡＭのリーク電流とＲＡＭ部最低電圧で定
まる所定の時間データを保持する。
【０００８】電池が交換されると、即ちスイッチＣがＯ
Ｎになると、ダイオードＤ１と抵抗Ｒ１を通してすみや
かにコンデンサＥに充電されると共に、ＲＡＭ部Ｆに電
圧が供給される。
Ｎになると、ダイオードＤ１と抵抗Ｒ１を通してすみや
かにコンデンサＥに充電されると共に、ＲＡＭ部Ｆに電
圧が供給される。
【０００９】スイッチＣがＯＮの時、端子ａには高（Ｈ
ｉｇｈ）レベルの信号が印加され、トランジスタＴ１，
Ｔ２は導通し、コンデンサへの充電を電池電圧迄行なっ
ていく。
ｉｇｈ）レベルの信号が印加され、トランジスタＴ１，
Ｔ２は導通し、コンデンサへの充電を電池電圧迄行なっ
ていく。
【００１０】
【発明が解決しようとする課題】しかし、この従来のメ
モリープロテクタト回路では、電池の寿命を保証する為
、ＲＡＭ部Ｆのリーク電流を極めて小さくしなければな
らず、その為にＣＰＵ部Ｇや入出力部Ｈのトランジスタ
のスレッショルド電圧（以下ＶＴと略す）よりも高いＶ
Ｔにして、ＲＡＭ部Ｆのリーク電流を減らしていたが、
ＲＡＭ部ＦのＶＴを高くすることは、Ｐチャンネルトラ
ンジスタとＮチャンネルトランジスタの２つの工程を追
加することになり、コストアップとなるばかりでなく、
歩留り低下となる問題点があった。
モリープロテクタト回路では、電池の寿命を保証する為
、ＲＡＭ部Ｆのリーク電流を極めて小さくしなければな
らず、その為にＣＰＵ部Ｇや入出力部Ｈのトランジスタ
のスレッショルド電圧（以下ＶＴと略す）よりも高いＶ
Ｔにして、ＲＡＭ部Ｆのリーク電流を減らしていたが、
ＲＡＭ部ＦのＶＴを高くすることは、Ｐチャンネルトラ
ンジスタとＮチャンネルトランジスタの２つの工程を追
加することになり、コストアップとなるばかりでなく、
歩留り低下となる問題点があった。
【００１１】本発明の目的は、前記問題点を解決し、製
造工程を追加する必要がなく、安価に製造できるように
したメモリープロテクト回路を提供することにある。
造工程を追加する必要がなく、安価に製造できるように
したメモリープロテクト回路を提供することにある。
【００１２】
【課題を解決するための手段】本発明の構成は、電池か
ら直接駆動される中央処理部及び入出力部と、前記電池
から充電回路を介して電荷が充電されるコンデンサと、
前記コンデンサに電源が接続されたＲＡＭ部とを備え、
前記中央処理部及び入出力部，ＲＡＭ部はそれぞれバス
により接続されたメモリプロテクト回路において、前記
充電回路と前記電池または前記コンデンサとの間に定電
圧回路を設け、前記定電圧回路の出力を前記コンデンサ
及び前記ＲＡＭ部に接続し、前記電池が切断された時に
前記定電圧回路がしゃ断されるようになしたことを特徴
とする。
ら直接駆動される中央処理部及び入出力部と、前記電池
から充電回路を介して電荷が充電されるコンデンサと、
前記コンデンサに電源が接続されたＲＡＭ部とを備え、
前記中央処理部及び入出力部，ＲＡＭ部はそれぞれバス
により接続されたメモリプロテクト回路において、前記
充電回路と前記電池または前記コンデンサとの間に定電
圧回路を設け、前記定電圧回路の出力を前記コンデンサ
及び前記ＲＡＭ部に接続し、前記電池が切断された時に
前記定電圧回路がしゃ断されるようになしたことを特徴
とする。
【００１３】
【実施例】図１は本発明の一実施例のメモリープロテク
ト回路を示す回路図である。
ト回路を示す回路図である。
【００１４】図１において、本実施例が、図２と同じ働
きをなすものは同一の符号を付した。
きをなすものは同一の符号を付した。
【００１５】本実施例は電池ＡからＣＰＵ部Ｇと入出力
部Ｈとは直接駆動される。ＲＡＭ部Ｆは、充電回路Ｂと
定電圧回路Ｄとを介して定電圧が供給される。
部Ｈとは直接駆動される。ＲＡＭ部Ｆは、充電回路Ｂと
定電圧回路Ｄとを介して定電圧が供給される。
【００１６】ここで、充電回路Ｂは、抵抗Ｒ１，ダイオ
ードＤ１，トランジスタＴ１，Ｔ２を有する。
ードＤ１，トランジスタＴ１，Ｔ２を有する。
【００１７】定電圧回路Ｄは、定電流Ｉ１，Ｉ２，Ｉ３
，トランジスタＴ３〜Ｔ１１，コンデンサＣ１，抵抗Ｒ
２，Ｒ３を有する。
，トランジスタＴ３〜Ｔ１１，コンデンサＣ１，抵抗Ｒ
２，Ｒ３を有する。
【００１８】充電回路Ｂについては、図２で説明した通
りである。端子ｂには、制御信号として電池Ａが接続さ
れている時、即ちスイッチＣがＯＮ時はＨｉｇｈ，電池
Ａが切断されている時即ちスイッチＣがＯＦＦの時はＬ
ｏｗに設定されている。
りである。端子ｂには、制御信号として電池Ａが接続さ
れている時、即ちスイッチＣがＯＮ時はＨｉｇｈ，電池
Ａが切断されている時即ちスイッチＣがＯＦＦの時はＬ
ｏｗに設定されている。
【００１９】従って、電池Ａが接続された状態では、ト
ランジスタＴ１１は導通しているので、電池Ａの電圧は
充電回路Ｂを介しさらにトランジスタＴ１１を介して定
電圧回路Ｄに加えられる。
ランジスタＴ１１は導通しているので、電池Ａの電圧は
充電回路Ｂを介しさらにトランジスタＴ１１を介して定
電圧回路Ｄに加えられる。
【００２０】トランジスタＴ５，Ｔ６は差動増幅器を構
成しており、定電流Ｉ１とトランジスタＴ３，Ｔ４で作
られた基準電圧がトランジスタＴ５のゲートに接続し、
前記差動増幅器の出力を構成するトランジスタＴ１０の
ソース電圧を抵抗Ｒ３とＲ４で分圧し、分圧点から前記
差動増幅器で構成するトランジスタＴ６のゲートに負帰
還をかけて、トランジスタＴ３とＴ４との基準電圧と抵
抗Ｒ２とＲ３との分圧比で定められる定電圧が端子Ｃに
発生し、コンデンサＥに充電すると共に、ＲＡＭ部Ｆに
供給される。
成しており、定電流Ｉ１とトランジスタＴ３，Ｔ４で作
られた基準電圧がトランジスタＴ５のゲートに接続し、
前記差動増幅器の出力を構成するトランジスタＴ１０の
ソース電圧を抵抗Ｒ３とＲ４で分圧し、分圧点から前記
差動増幅器で構成するトランジスタＴ６のゲートに負帰
還をかけて、トランジスタＴ３とＴ４との基準電圧と抵
抗Ｒ２とＲ３との分圧比で定められる定電圧が端子Ｃに
発生し、コンデンサＥに充電すると共に、ＲＡＭ部Ｆに
供給される。
【００２１】前記定電圧の値は、ＲＡＭ部Ｆの動作に必
要な最低動作電圧に若干のマージンを見込んだ電圧値に
設定されている。
要な最低動作電圧に若干のマージンを見込んだ電圧値に
設定されている。
【００２２】従って、ＲＡＭ部Ｆには電池Ａの高電圧が
直接印加されず、最適な定電圧が供給されるので、不要
なリーク電流は流れない。このため、ＲＡＭ部Ｆのリー
ク電流は、極めて低減できる。
直接印加されず、最適な定電圧が供給されるので、不要
なリーク電流は流れない。このため、ＲＡＭ部Ｆのリー
ク電流は、極めて低減できる。
【００２３】又スイッチＣがＯＦＦの時には、コンデン
サＥに充電されている電荷が放電して、ＲＡＭ部Ｆに電
圧が供給されるので、ＲＡＭ部Ｆのデータを保持できる
。端子ｂの制御信号はＬｏｗに設定されているので、ト
ランジスタＴ１１はカットオフとなり、定電圧回路Ｄの
電流はしゃ断されるので、電流は流れない。従って、コ
ンデンサＥの放電電流への影響はない。
サＥに充電されている電荷が放電して、ＲＡＭ部Ｆに電
圧が供給されるので、ＲＡＭ部Ｆのデータを保持できる
。端子ｂの制御信号はＬｏｗに設定されているので、ト
ランジスタＴ１１はカットオフとなり、定電圧回路Ｄの
電流はしゃ断されるので、電流は流れない。従って、コ
ンデンサＥの放電電流への影響はない。
【００２４】
【発明の効果】以上説明した様に、本発明は、ＲＡＭ部
の電源として定電圧回路を介して供給することにより、
ＲＡＭ部のリーク電流を極めて低減出来、ＣＰＵ部等と
同一のＶＴを有するトランジスタで構成できるという効
果を有する。また定電圧回路の出力電圧は時にＭＯＳト
ランジスタＶＴを基準電圧としているのでＲＡＭ部の最
低動作電圧の変動として連動してかわるので、ＲＡＭ部
の動作を保証するうえで都合が良く、さらにメモリープ
ロテクト動作時すなわち電池が切断された状態では定電
圧回路はしゃ断されているので不要な電流は流れないと
いう効果がある。
の電源として定電圧回路を介して供給することにより、
ＲＡＭ部のリーク電流を極めて低減出来、ＣＰＵ部等と
同一のＶＴを有するトランジスタで構成できるという効
果を有する。また定電圧回路の出力電圧は時にＭＯＳト
ランジスタＶＴを基準電圧としているのでＲＡＭ部の最
低動作電圧の変動として連動してかわるので、ＲＡＭ部
の動作を保証するうえで都合が良く、さらにメモリープ
ロテクト動作時すなわち電池が切断された状態では定電
圧回路はしゃ断されているので不要な電流は流れないと
いう効果がある。
【００２５】尚、本実施例では、定電圧回路を充電回路
とコンデンサとの間に設けたが、電池と充電回路の間に
設けても同等の効果が得られる。
とコンデンサとの間に設けたが、電池と充電回路の間に
設けても同等の効果が得られる。
【図１】本発明の一実施例のメモリープロテクト回路を
示す回路図である。
示す回路図である。
【図２】従来のメモリープロテクト回路を示す回路図で
ある。
ある。
Ａ 電池
Ｂ 充電回路
Ｃ スイッチ
Ｄ 定電圧回路
Ｅ コンデンサ
Ｆ ＲＡＭ部
Ｇ ＣＰＵ部
Ｈ 入出力部
Ｉ，Ｊ，Ｋ バス
Ｒ１，Ｒ２，Ｒ３ 抵抗
Ｔ１〜Ｔ１１ トランジスタ
Ｉ１，Ｉ２，Ｉ３ 定電流源
Ｄ１ ダイオード
ａ，ｂ，ｃ 端子
Claims (2)
- 【請求項１】 電池から直接駆動される中央処理部及
び入出力部と、前記電池から充電回路を介して電荷が充
電されるコンデンサと、前記コンデンサに電源が接続さ
れたＲＡＭ部とを備え、前記中央処理部及び入出力部，
ＲＡＭ部はそれぞれバスにより接続されたメモリプロテ
クト回路において、前記充電回路と前記電池または前記
コンデンサとの間に定電圧回路を設け、前記定電圧回路
の出力を前記コンデンサ及び前記ＲＡＭ部に接続し、前
記電池が切断された時に前記定電圧回路がしゃ断される
ようになしたことを特徴とするメモリプロテクト回路。 - 【請求項２】定電圧回路が、差動増幅器を有する請求項
１記載のメモリープロテクト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3015068A JPH04255046A (ja) | 1991-02-06 | 1991-02-06 | メモリープロテクト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3015068A JPH04255046A (ja) | 1991-02-06 | 1991-02-06 | メモリープロテクト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04255046A true JPH04255046A (ja) | 1992-09-10 |
Family
ID=11878531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3015068A Pending JPH04255046A (ja) | 1991-02-06 | 1991-02-06 | メモリープロテクト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04255046A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62289994A (ja) * | 1986-06-06 | 1987-12-16 | Nec Corp | 半導体メモリ装置 |
| JPH02165216A (ja) * | 1988-12-19 | 1990-06-26 | Mitsubishi Electric Corp | マイクロコンピュータ |
-
1991
- 1991-02-06 JP JP3015068A patent/JPH04255046A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62289994A (ja) * | 1986-06-06 | 1987-12-16 | Nec Corp | 半導体メモリ装置 |
| JPH02165216A (ja) * | 1988-12-19 | 1990-06-26 | Mitsubishi Electric Corp | マイクロコンピュータ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970930 |