JPS61127228A - デイジタル情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ディジタル情報処理装置に関するもので、
例えば、マイクロコンピュータ機能を持った半導体集積
回路装置に利用して有効な技術に関するものである。

〔背景技術〕

例えば、１チップのマイクロコンピュータ機能を利用し
た液晶表示制御回路が公知である（■日立製作所昭和５
７年９月発行ｒ液晶駆動タイプＬＣＤＩＩＩ　　ユーザ
ーズマニアルＪ参照）。

この半導体集積回路装置ＬＣＤｍにおいては、プログラ
ム又は外部制御信号によりクロンク用発振回路の動作を
停止（ホルト）させて、内部回路の動作を停止させるこ
とにより低消費電力化を図るという機能が設けられてい
る。上記動作停止の解除は、別に設けられたタイマー用
発振回路により形成された所定の時間信号により行われ
る。したがって、発振回路としては、上記クロック用の
発振回路とタイマー用の発振回路の２つが必要になる。

このため、２つの発振回路を構成する水晶撮動子等の外
部部品がそれぞれ必要になることの他、それらをを接続
するための外部端子を２組（台杆４（囚）設ける必要が
ある。

また、上記のように間欠的に動作させるクロック用発振
回路の周波数の高安定化のために、水晶振動子又はセラ
ミック振動子を用いると、その動作停止の解除を行うと
き、言い換えるならば、上記クロック用発振回路を再び
動作状態にさせる時、Ｉ常発振が生じて安定した周波数
信号が得られるまで時間を要することとなって応答性に
問題がある。

〔発明の目的〕

この発明の目゛的は、低消費電力化と外部端子及び外部
部品点数を削減したディジタル情報処理装置を提供する
ことにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の遺りである。

すなわち、タイマー等の比較的低い周波数信号を基準周
波数信号とするＰＬＬ　（フェーズ・ロックド・ループ
）回路によって、比較的高い周波数信号を形成して、情
報処理のための比較的高い周波数のクロック信号を形成
するものである。

〔実施例〕

第１図には、この発明が適用された１チップマイクロコ
ンピユータの一実施例のブロック図が示されている。同
図において、点線で囲まれた部分は集積回路ＬＳＩであ
り、ここに形成された各回路ブロックは、全体として１
チフプマイクロコンピユータを構成しており、公知の半
導体集積回路の製造技術によってシリコンのような１個
の半導体基板上において形成される。

記号ＣＰＵで示されているのは、マイクロプロセッサで
あり、その主要構成ブロックが代表として例示的に示さ
れている。

Ａはアキュムレータ、Ｘはインデックスレジスタ、ＣＣ
はコンディションコードレジスタ、ＳＰはスタックポイ
ンタ、ＰＣＢ、ＰＣＬはプログラムカウンタ、ＣＰＵ−
Ｃ０ＮＴはＣＰＵコントローラ、ＡＬＵは算術論理演算
ユニットである。

このようなマイクロプロセッサＣＰＵの構成は、例えば
、四オーム社から昭和５３年４月１０日に発行されたｒ
マイクロコンビエータの基礎Ｊ矢田光治著によって公知
であるので、その詳細な説明を省略する。なお、外部か
ら供給される割り込み信号、又は外部に送出する各種信
号を信号Ｃとして示している。

記号Ｉ１０で示されているのは、人出力ポートであり、
その内部にデータ伝送方向レジスタを含んでいる。また
、記号１で示されているのは、入力専用ボートである。

記号Ｏ５Ｃで示されているのは、発振回路であり、特に
制限されないが、外付される水晶振動子Ｘｔａｌを利用
して高精度の基準周波数信号を形成する。この基準周波
数信号は、特に制限されないが、約３２．７６８ＫＨｚ
のような比較的低い周波数信号とされ、一方において次
に説明するタイマーの基準時間パルスとしても用いられ
る。このタイマーは、カウンタＣ０ＵＴ、分周回路ＰＲ
及びコントローラＣ０ＮＴとによって構成される。

すなわち、分周回路ＰＲは、上記発振回路Ｏ３Ｃにより
形成された発振出力を受けて、１秒パルスを形成する。

カウンタ回路Ｃ０ＵＴは、この１秒パルスを計数して時
間情報を形成する。コントローラＣ０ＮＴは、時間の設
定や各種タイマー制御を行うものである。これらの各回
路からなるタイマーは、その電源供給によって定常的に
動作状態にさせられるものである。また、上記発振回路
ＯＳＣによって形成された比較的低い周波数信号は、液
晶駆動回路ＬＣＤ−ＤＲＶのクロック信号としても利用
される。この液晶駆動回路ＬＣＤ−ＤＲＶは、表示情報
を受けるシフトレジスタやラッチ回路や、ラッチ回路の
出力を受けて、液晶のセグメント電極を駆動する駆動回
路及びコモン電極を駆動する駆動回路等を含んでいる。

また、上記発振回路Ｏ３Ｃにより形成された発振周波数
信号は、他方において上記マイクロプロセッサＣＰＵの
クロック信号を形成するために利用される。すなわぢ、
マイクロプロセッサＣＰＵのクロック信号を形成するク
ロック発生回路ＣＰＧは、後述するように、上記発振周
波数を基準周波数信号とするＰＬＬ回路を含み、マイク
ロプロセッサＣＰＵを高速動作させるために約４ＭＨｚ
ないしａＭＨｚのような比較的高い周波数のクロック信
号を形成する。

記号ＲＡＭで示されているのは、ランダム・アクセス・
メモリであり、王として一時データの記憶回路として用
いられる。

記号ＲＯＭで示されているのは、リード・オンリー・メ
モリであり、各種情報処理のためのプログラムが格納さ
れている。

以上の各回路ブロックは、マイクロプロセッサＣＰＵを
中心としバスＢＵＳによって相互に接続されている。こ
のバスＢＵＳには、データバスとアドレスバスとが含ま
れるものである。

第２図には、上記発振回路Ｏ３Ｃと上記クロック発生回
路ＣＰＧの一実施例のブロック図が示されている。

発振回路Ｏ８Ｃは、特に制限されないが、次の回路によ
って構成される。ＣＭＯ３（相補型ＭＯ５）インバータ
回路ＩＶの入力と出力との間にはバイアス抵抗Ｒ１が設
けられる。上記インバータ回路ＩＶは、反転増幅回路と
して動作し、それぞれの入力と出力は、それぞれ外部端
子Ｐｉ、Ｐ２に結合される。上記インバータ回路ＩＶは
、これらの外部端子ＰＬ、Ｐ２間に水晶撮動子Ｘｔａｌ
が接続され、各外部端子ＰＬ、Ｐ２と回路の接地電位点
との間にそれぞれキャパシタＣ１，Ｃ２が設けられこと
によって発振回路を構成する。また、上記インバータ回
路ＩＶは、外部端子Ｐ１から基準周波数信号を供給する
と、それに従った周波数信号を送出する。上記ＣＭＯＳ
インバータ回路■Ｖの出力から得られた発振出力は、一
方においてタイマーを構成する分周回路ＰＲ（図示せず
）に供給される。

また、上記発振回路ｏＳＣの出力は、他方において次の
クロック発生回路ＣＰＧを構成するＰＬＬ回路の基準周
波数信号として利用される。すなわち、上記発振出力は
、ノア（ＮＯＲ）ゲート回路Ｇ１を介して位相比較回路
ＰＤの一方の入力に供給される。上記位相比較回路ＰＤ
の他方の入力には、プリスケーラＰＳＣによって周波数
逓降（分周）された電圧制御型発振回路ＶＣＯの出力が
供給される。この位相比較回路ＰＤの出力信号は、ロー
パスフィルタＬＰＦを介して上記電圧制御型発振回路Ｖ
ＣＯの制御電圧端子に供給される。このようなＰＬＬル
ープによって、電圧制御型発振回路ＶＣＯの発振周波数
は、上記発振回路ＯＳＣによって形成された約３２ＫＨ
１の基準周波数に対してプリスケーラＰＳＣの逆分局比
に従った約４ＭＨｚのような比較的高い周波数に位相（
周波数）ロックされる。上記電圧制御型発振回路ＶＣＯ
により形成された上記比較的高い周波数信号は、クロッ
ク供給回路ＣＰに供給され、ここで必要な数のクロック
信号が形成される。

この実施例では、クロック発生回路ＣＰＧにおける低消
費電力化も図るため、上記ＰＬＬ回路の動作そのものも
間欠的に動作状態にさせる。このようなＰＬＬ回路の間
欠動作を実現するため、電圧制御型発振回路ｖＣＯは、
オア（ＯＲ）ゲート回路Ｇ２の出力によって、その正帰
還ループが断たれるようにされる。また、このオアゲー
ト回路Ｇ２の出力は、上記ノアゲート回路Ｇ１の他方の
入力に供給されることによって、上記基準周波数信号が
位相比較回路ＰＤに供給されるのを選択的に制御する。

すなわち、オアゲート回路Ｇ２の出力信号がハイレベル
（論理“１”）されると、上記ノアゲート回路Ｇ１の出
力は、ロウレベル（ｉ＊理°Ｏ”）に固定される。上記
オアゲート回路Ｇ２の入力には、マイクロプロセッサＣ
ＰＵからの指示に従った制御信号と外＠端子Ｐ３から供
給された制御信号が供給される。例えば、マイクロプロ
セッサＣＰＵにより形成されたボルト信号を図示しない
ラッチ回路が保持すると、上記オ７ゲート回路Ｇ２にハ
イレベルの信号を供給して、電圧制御型発振回路ＶＣＯ
の動作を停止させるとともにＰＬＬループを遮断させる
。また、上記ラッチ回路をタイマー出力によりリセット
させることにより、上記クロック発生回路ＰＣＧの再起
動をかけるものである。このような動作は、外部端子Ｐ
３から供給される制御信号によっても同様に行われる。

このような間欠的なりロック発生回路ＣＰＧの動作によ
って、間欠的なりロック信号が形成される。これにより
、マイクロプロセッサＣＰＵが何も情報処理動作を行わ
ない一定期間、そのクロック信号を停止させることによ
って、低消費電力化を実現するものである。

第３図には、上記電圧制御型発振回路ＶＣＯの一実施例
の回路図が示されている。同図の各回路素子は、公知の
ＣＭＯ３（相補型ＭＯ３）集積回路の製造技術によって
、１省の単結晶シリコンのような半導体基板上において
形成される。同図において、ソース・ドレイン間に直線
が付加されたＭＯＳ　Ｆ　ＥＴはＰチャンネル型である
。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯ３
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＰチャンネルＭＯ３ＦＥＴは、上記半導体基
板表面に形成されたＮ型ウェル領域に形成される。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯ３ＦＥＴの共通の基板ゲートを構成
する。Ｎ型ウェル領域は、その上に形成されたＰチャン
ネルＭＯ３ＦＥＴの基体’ｙ”　−トを構成する。

制御電圧ＶＣは、ＮチャンネルＭＯ５ＦＥＴＱ１、Ｑ２
のゲートに供給される。上記ＭＯ３ＦＥＴＱ２は、電流
源を構成しキャパシタＣの放電電流を形成する。すなわ
ち、ＭＯ３ＦＥＴＱ２は、上記制御電圧ＶＣに従って形
成し、Ｎチャンネル型のスイッチＭＯ３ＦＥＴＱ５を介
してキャパシタＣを放電させる。上記ＭＯ３ＦＥＴＱＩ
のドレインには、Ｐチー？７ネ／ｌ／ＭＯ３ＦＥＴＱ３
．Ｑ４により構成された電流ミラー回路が設けられる。

これにより、上記ＭＯ３ＦＥＴＱＩのドレインから得ら
れる制御電圧ＶＣに従った吸い込み電流は、上記電流ミ
ラーＭＯ３ＦＥＴＱ３．Ｑ４ｔ−介Ｌｒ押し出し電流に
変換される。上記ＭＯＳ　Ｆ　ＥＴＱ４のドレインから
得られる押し出し電流は、Ｐチャンネル型のスイッチＭ
Ｏ３ＦＥＴＱ６を介してキャパシタＣに供給されること
により、キャパシタＣを充電させる。上記スイッチＭＯ
３ＦＥＴＱ５、Ｑ６は、そのゲートに次のゲート機能を
持つシュミットトリガ回路の出力が供給さることによっ
て相補的に動作状態にされ、キャパシタＣの充放電動作
を行う、上記キャパシタＣの電圧Ｖは、ＮチャンネルＭ
Ｏ３ＦＥＴＱ７とＰチャンネルＭＯ３ＦＥＴＱ７からな
るＣＭＯＳインバータ回路の入力に供給される。このイ
ンバータ回路の出方は、ＣＭＯＳノアゲート回路Ｇ３の
一方の入力に供給される。このノアゲート回路Ｇ３の出
方は、一方において上記キャパシタＣの充放電を行うス
イッチＭＯ３ＦＥＴＱ５．Ｑ６のゲートに供給される。

上記ノアゲート回路Ｇ３の出力は、他方において、特に
制限されないが、ＣＭＯＳインバータ構成のＮチャンネ
ルＭＯ３ＦＥＴＱ８とＰチャンネルＭＯ３ＦＥＴＱ９の
ゲートに供給される。

このインバータ回路の出力は、上記キャパシタＣの電圧
Ｖを受けるＣＭＯＳインバータ回路の出方と共通接続さ
れる。言い換えるならば、上記２つのＣＭＯＳインバー
タ回路におけるＮチャンネルＭＯ３ＦＥＴＱ６．Ｑ８と
Ｐチャンネ／Ｌ／ＭＯ３ＦＥＴＱ７．Ｑ９はそれぞれ並
列形態にされる。これにより、キャパシタＣの電圧Ｖを
受けるＣＭＯＳインバータ回路（Ｑ６．Ｑ７）は、後述
するような２つのロジックスレソシッルドｆｉ圧ＶＨと
ＶＬを持つシュミットトリガ回路を構成する。上記ノア
ゲート回路Ｇ３の他方の入力は、発ＷＲ動作を停止させ
るための制御端子Ｃとされる。

次に、第４図の動作波形図を参照して、上記電圧制御型
発振回路ＶＣＯの動作を説明する。

上記制御端子Ｃにロウレベル（論理ｋＯ”）が供給され
ると、ノアゲート回路Ｇ３は、ゲートを開いてインバー
タ回路（Ｑ６．Ｑ７）の出力を伝える。今、ノアゲート
回路Ｇ３の出力がロウレベルなら、Ｐチャンネル型のス
イッチＭＯ３ＦＥＴＱ６がオン状態にされ、Ｐチャンネ
ルＭＯＳＦＥＴＱ４のドレイン電流に従ってキャパシタ
Ｃの充電動作を行う、この時、ノアゲート回路Ｇ３のロ
ウレベルの出力によってＰチャンネルＭＯ３ＦＥＴＱ９
がオン状態にされる。これにより、キャパシタＣの電圧
■を受けるＣＭＯＳインバータ回路の出力は、上記Ｐチ
ャンネルＭＯ３ＦＥＴＱ９のオン状態によってハイレベ
ル側にオフセントを持つようにされる。すなわち、ＭＯ
３ＦＥＴＱ７とＱ９との合成コンダクタンスが大きくさ
れるため、この時のロジックスレッショルド電圧は、Ｖ
Ｈのように比較的高い電圧にされる。キャパシタＣへの
充電によって電圧Ｖが高くされることにより、Ｎチャン
ネルＭＯＳ　Ｆ　ＥＴＱ　６がオン状態にされても、Ｐ
チャンネル側のコンダクタンスが比較的大きくされてい
るので、そのコンダクタンス比に従ったロウレベルを得
るための入力電圧Ｖは、ロジックスレッショルド電圧Ｖ
Ｈのように比較的高くされる。上記キャパシタＣの電圧
Ｖがロジックスレッショルド電圧ＶＨを越えると、その
出力がロウレベルにされる。この結果、ノアゲート回路
Ｇ３の出力はロウレベルからハイレベルに変化する。上
記ノアゲート回路Ｇ３の出力がハイレベルにされると、
Ｐチャンネル型のスイッチＭＯ５ＦＥＴＱ６はオフ状態
に、Ｎチャンネル型のスイッチＭＯＳ　Ｆ　ＥＴＱ　５
はオン状態に切り換えられる。

これにより、キャパシタＣは、ＭＯ３ＦＥＴＱ２のドレ
イン電流に従った放電動作に切り換えられる。また、上
記ノアゲート回路Ｇ３の出力のハイレベルによって、Ｐ
チャンネルＭＯ３ＦＥＴＱ９はオフ状態に、Ｎチャンネ
ルＭＯ３ＦＥＴＱ８はオン状態に切り換えられる。これ
により、上記キャパシタＣの電圧Ｖを受けるＣＭＯＳイ
ンバータ回路の出力は、上記の場合とは逆にロウレベル
側にオフセットを持つようにされ、ロジックスレッショ
ルド電圧がＶＬのように比較的低くされる。

したがって、上記放電動作は、キャパシタＣの電圧Ｖが
上記ロジックスレフシッルド電圧ＶＬ以下になるまで行
われる。このような動作の繰り返しによって、ノアゲー
ト回路Ｇ３の出力から発振信号φ、が得られる。

上記キャパシタＣの充放電電流は、上記制御電圧ＶＣに
従って変化する９例えば、同図に実線で示すような充放
電波形に対して、制御電圧ＶＣが高（されると、その分
充放電電流が大きくされるので、上記オフセット電圧幅
（ＶＨ−ＶＬ）での充放電時間が同図に点線で示すよう
ち短くなるので、発振周波数は高くされる。また、逆に
、制御電圧ＶＣが低くされると、その分充放電電流が小
さくされるので、上記充放電時間が長（なるので発振周
波数は低くされる（図示せず）。

また、制御端子Ｃにハイレベル（論理“０”）供給する
と、ノアゲート回路Ｇ３の出力はロウレベルに固定され
ることにより、上記発振動作が停止させられる。なお、
この実施例の電圧制御型発振回路ｖＣＯは、制御端子Ｃ
のロウレベルによって再発振動作を行う場合、上記キャ
パシタＣへの充放電動作により発振動作が行われるので
、水晶振動子等を用いたような興常発擺現象が生じるこ
とはなく、良好な応答性が得られる。

〔効　果〕

（１）振動子等の外部回路網を結合させる外部端子と、
上記外部回路網の結合によって発振回路を構成する増幅
回路と、この増幅回路の出力から得られる比較的低い周
波数信号を基準周波数信号とするＰＬＬ回路とを設けて
比較的高い周波数信号を形成する。これにより、比較的
低い周波数信号で動作する内部回路と、比較的高い周波
数信号で高速動作する内部回路とを含むディジタル情報
処理装置として、その外部端子数と外部部品の０Ｊ減を
実現することができるという効果が得られる。

（２）上記比較的高い周波数信号、を形成するＰ　Ｌ　
Ｌ回路の動作を選択的に停止させることにより、高速動
作を行う内部回路における低消費電力化を図ることがで
きるという効果が得られる。

（３）上記（１）により、ＰＬＬ回路を利用して比較的
高い周波数信号を形成することによって、極めて安定し
た情報処理のためのシステムクロック信号を得ることが
できるという効果が得られる。

（４）　Ｐ　Ｌ　Ｌ回路を構成する電圧制御型発振回路
の出力に基づいてシステムクロック信号を形成すること
により、水晶振動子を用いた場合のような再起動時の異
常発振が防止できるととともに、上記比較的低い周波数
に位相ロックした信号が得られるので、システムの再起
動時のクロック送出タイミングが簡単にできるという効
果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を進展しない範囲で種々変更可
能であることはいうまでもない０例えば、電圧制御型発
振回路ＶＣＯは、奇数個のインバータ回路をリング状に
縦列形態に接続したリングオシレータに、上記制御電圧
を受けて動作状態にされる伝送ゲー）ＭＯＳＦＥＴを介
して接続するもの等種々の実施形態を採ることができる
ものである。また、ＰＬＬ回路を構成する（ｔの回路や
池の内部回路の具体的回路は、種々の実施形態を採るこ
とができるもである。さらに１、ＰＬＬ回路は常時動作
状態にしておいて、マイクロプロセッサ等の内部回路に
対してクロック信号を選択的に供給するものであっても
よい。

〔利用分野〕

この発明は、タイマー回路等のように比較的低い周波数
信号で常時動作状態にさせる内部回路と、高速動作のた
めに比較的高い周波数信号を必要とす省内部回路を含む
マイクロコンビ、１−夕のような各種ディジタル情報処
理装置に広く利用できるものである。

【図面の簡単な説明】

第１図は、この発明を１チップのマイクロコンビエータ
に適用した場合の一実施例を示すプロ・ツク図、 第２図は、その発振回路とクロック発生回路の一実施例
を示すプロ７り図、 第３図は、その電圧ヤ制御型発撮回路の一実施例を示す
回路図、 第４図は、上記電圧制御型発振回路の動作の一例を説明
するための波形図である。 ＬＳＩ・・半導体集積回路装置ＣＰＵ・・マイクロプロ
セッサ、ＣＰＵ−Ｃ０ＮＴ・・ＣＰＵコントローラ、Ａ
ＬＵ・・算術論理ユニット、Ａ・・アキエムレータ、Ｘ
・・イ゛ンデフクスレジスタ、ＣＣ・・状態レジスタ、
ＳＰ・・スタックポインタ、ＰＣ）（、ＰＣＬ・・プロ
グラムカウンタ、ＲＡＭ・・ランダム・アクセス・メ□
′モリ、ＲＯＭ・・リード・オンリー・メモリ、Ｉｌｏ
・・入出力ポート、■・・入力専用ボート、Ｏ２０・・
発振回路、Ｃ０ＵＴ・・カウンタ、Ｃ０ＮＴ・・コント
ローラ、ＰＲ・・分周回路、ＢυＳ・・バス、ＣＰＧ・
・クロック発生回路、ＬＣＤ−ＤＲＶ・・液晶駆動回路
、ＶＣＯ・・電圧制御型発振回路、ＰＳＣ・・プリスケ
ーラ、ＰＤ・・位相比較回路、ＬＰＦ・・ローパスフィ
ルタ 第１図 第２図

Claims (1)

1. 【特許請求の範囲】 １、外付部品の結合によって比較的低い発振周波数信号
   を形成する増幅回路と、この発振周波数信号を受けて定
   常的な動作を行う内部回路と、上記発振周波数信号を基
   準周波数信号として、情報処理を行うクロック信号とし
   ての比較的高い周波数信号を形成するＰＬＬ回路とを含
   むことを特徴とするディジタル情報処理装置。 ２、上記ＰＬＬ回路は、所定の制御信号によって間欠的
   に動作させられるものであることを特徴とする特許請求
   の範囲第１項記載のディジタル情報処理装置。 ３、上記ディジタル情報処理装置は、ＣＭＯＳ回路によ
   り構成されるものであることを特徴とする特許請求の範
   囲第１又は第２項記載のディジタル情報処理装置。 ４、上記ディジタル情報処理装置は、１チップのマイク
   ロコンピュータ機能を持つ半導体集積回路装置であるこ
   とを特徴とする特許請求の範囲第１、第２又は第３項記
   載のディジタル情報処理装置。