JPH10507561A - 改良型集積回路と、該集積回路の使用方法 - Google Patents

Abstract

(57)【要約】 本発明は、改良型集積回路と、該集積回路の使用方法に関する。この改良型集積回路は、プログラムの少なくとも一つの命令シーケンスの実行と集積回路の内部または外部の電気信号との相関をなくする無相関手段を有する。

Description

【発明の詳細な説明】 改良型集積回路と、該集積回路の使用方法 本発明は、改良型集積回路とその使用方法に関する。本発明は、特にマイクロ プロセッサやマイクロコンピュータ、さらに、あらゆる保護を要するワイヤド論 理回路にも実施可能である。 マイクロプロセッサまたはマイクロコンピュータは、内部または外部から供給 される一つのクロック信号に対して基準付けされた一つまたは複数のタイミング 信号と同期して、メモリに記憶させたプログラムの連続する命令を逐次に実行す ることが知られている。 これにより、プログラム実行の様々な段階をクロック信号と相関させることが 可能である。なぜなら、特定の命令の実行は、それ自体、いくつかの段階に分割 され、それらの段階は、連続する一個または複数のクロックパルスでタイミング が取られるからである。即ち、通常のマイクロプロセッサでは、その動作は、一 般に、基準クロックを移相しながら必要な電気パルスを発生させるシーケンサ回 路から発するクロック信号で周期的にタイミングが取られているからである。動 作のシーケンスは、様々なレジスタ、メモリ、内部装置にアクセスするのに必要 な 時間だけでなく、特に、様々な論理回路を介してバスで信号を伝送する時間も考 慮に入れなければならない。従って、各命令の始まりと終わりの時点が完全に分 かれば、理論上、所定の時点にプロセッサの処理装置で実行される命令が何であ るか知ることが可能である。なぜなら、実行されるプログラムはあらかじめ定め られた一連の命令で構成されているからである。 例えば、プログラムの開始から、または処理装置のリセットから、あるいはま た、ある事象もしくは外部または内部の基準信号から経過した時間により、送り 出されたクロックパルスの数を決定することができる。 このように、マイクロプロセッサまたはマイクロコンピュータでのプログラム 実行を観察できるということは、マイクロプロセッサまたはマイクロコンピュー タを高い安全性を要求されるアプリケーションに利用する時には、重大な不具合 となり得る。なぜなら、このようにすれば、悪意を持った人間が、プロセッサが 置かれている連続した状態を知り、これらの情報を利用して、いくつかの内部処 理結果を知ることができるからである。 例えば、ある外部信号で与えられる動作は、内部機密情報の テスト、またはメッセージの解読、あるいはまた、いくつかの情報の保全性検査 のように、定められたセキュリティ作業の結果に応じて様々な時点で発生する。 考慮に入れられる時点に応じて、外部信号は、その結果について、あるいは情報 の機密内容について、また、暗号計算の場合には、利用される暗号化秘密キーに ついても、情報を与えることになる。 一方、モデルＳＴ１６ＸＹの名称でＳＧＳ Ｔｈｏｍｓｏｎ社が商品化したマ イクロプロセッサまたはマイクロコンピュータが知られているが、それらに含ま れるマイクロプロセッサには、乱数発生器が組み込まれており、例えば暗号化ま たは暗号解読の計算に利用される乱数を得ることができる。 本発明の目的の一つは、回路に上記タイプの探索を禁止する手段を設け、さら に一般的に言えば、不正であろうとなかろうと回路の内部動作を観察できないよ うにすることにある。 この目的は、改良型集積回路が、あるプログラムの少なくとも一つの命令シー ケンスの実行と、回路の内部または外部の電気信号との相関をなくする手段を有 することにより、達成される。 別の特徴によれば、回路の電気信号は、タイミング信号か、 同期信号か、あるいはステータス信号である。 別の特徴によれば、無相関手段は、配列が時間的にランダムである一連のクロ ックパルスまたはタイミングパルスを発生させる回路を一つまたは複数含む。 別の特徴によれば、無相関手段には、プロセッサでのプログラムシーケンスの 実行から同期解除することのできる乱数発生器を含む。 別の特徴によれば、無相関手段は、短すぎるタイミングパルスを排除できるク ロック較正回路を含む。 別の特徴によれば、無相関手段は、割込み乱数発生システムを含む。 別の特徴によれば、無相関手段は、命令と実行時間が異なりランダムに選択さ れる二次シーケンスの実行を含む。 別の特徴によれば、副次処理の可変時間は、乱数発生器から提供される値によ って決まる。 別の特徴によれば、副次処理は、主プログラムの一般動作コンテキストを復元 する必要なく主プログラムに戻ることができるように、このようなコンテキスト を変更しない。 別の特徴によれば、副次処理は、主プログラムのコンテキス トを復元してから、主プログラムにプロセッサの制御を回復させる。 別の特徴によれば、主プログラムは、一つまたは複数の無相関手段を許可また は阻止できる。 別の特徴によれば、回路は、プロセッサのタイミング信号、同期信号、あるい はステータス信号の移相手段を有する。 別の特徴によれば、これらの移相手段は、プロセッサのタイミング信号、同期 信号、あるいはステータス信号のランダム移相を発生させる。 別の特徴によれば、ランダム移相手段は、プログラムの実行中に、外部クロッ クから部分的にまたは完全にプロセッサの動作を同期解除する。 別の特徴によれば、乱数発生器は、乱数値で初期設定されるフィードバック式 または他の型式のカウンタを利用する。 別の特徴によれば、初期設定値は、不揮発性メモリから得られる。 別の特徴によれば、初期設定値は、プログラムの実行中に変更される。 別の特徴によれば、乱数発生器は、初期設定値で初期設定さ れる暗号型式のアルゴリズム、またはチョッパ機能を利用する。 別の特徴によれば、動作のシーケンスは、様々なレジスタ、メモリ、内部装置 にアクセスするのに必要な時間だけでなく、特に、様々な論理回路を介してバス で信号を伝送する時間も考慮に入れる。 本発明の別の目的は、該集積回路の使用方法を提案することにある。 この目的は、以下の方法によって、達成される。 ランダムパルス形のクロックを用いて、一つまたは複数の命令もしくは演算の シーケンスを開始させる、 割込みシーケンスをランダムに開始させる、 主要な一連の命令または演算の実行中に、ランダムな一連の命令または演算の 処理を開始させる、あるいは 上記の可能性の少なくとも二つを組み合わせる。 本発明のその他の特徴と利点は、添付図面を参照して下記の説明を読めば、さ らに明確になる。添付図面において、 第１図は、本発明の第一の実施例の電子回路の基本図を示す。 第２図は、本発明の簡略化した第二の実施変形例を示す。 第３Ａ図は、較正回路の実施図を示す。 第３Ｂ図は、較正回路のシーケンス論理図を示す。 第４Ａ図は、移相回路の実施論理回路図を示す。 第４Ｂ図は、上記回路の信号シーケンスの図を示す。 第５図は、本発明の第三の実施変形例を示す。 第６図は、内部クロックの実施論理回路図を示す。 第７Ａ図は、乱数発生器の実施論理図を示す。 第７Ｂ図は、乱数発生器の各セルの実施論理図を示す。 第８図は、ランダムに選んだ副プログラムシーケンスの一例を概略的に示す。 図で説明するマイクロコンピュータは、例えば保護電源付きのＲＡＭ型、または ＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、またはフラッシュ型のＲＡＭな ど、あるいはこれらのメモリの組合せのようなプログラム可能な、あるいはプロ グラム可能でない少なくとも一つの不揮発性メモリと直結したＲＡＭ型の汎用記 憶素子を有するマイクロプロセッサを組み込んだモノリシック集積回路を意味す る。 次に、第１図を用いて本発明を説明する。第１図では、ＣＰＵ（１）は、内部 クロック（１１）で動作する乱数発生器（２）を備えている。このようなプロセ ッサとしては、既述の通り、特にＳＴ１６ＸＹというマイクロコンピュータファ ミリが知られている。しか しながら、入力の少なくとも一つにフィードバックされる並列入出力シフトレジ スタであって、乱数発生器を構成するために内部クロックでシフトのタイミング を取るシフトレジスタを利用する上記マイクロコンピュータまたはマイクロプロ セッサは、マイクロプロセッサのマシンサイクルの外部シーケンスクロックを使 って、レジスタの内容の読取り命令を実行する。本発明により、擬似乱数ではな くて乱数を発生させることができ、これは、乱数発生器の内部クロックが、外部 クロックの多周波数を持つことにより、外部クロックに対して、ランダムに移相 されるという事実に基づいている。 本発明の特徴は、主プログラムを実行するマイクロプロセッサを、外部シーケ ンスクロックにより相関された完全同位相の動作から、無相関の動作に移すこと を可能にするいくつかの要素を該マイクロプロセッサに付加することで、このよ うな乱数発生器付きマイクロプロセッサの原理を利用することにある。このよう なマイクロプロセッサでは、必要に応じて、また、選択される実施例に従い、所 定の命令の実行時間は、同じ命令を数回実行した場合、同じにはならない。また は、このようなマイクロプロセッサでは、たとえ、ある命令シーケンスが主プロ グラムで何度か実行される場合にも、実行時間は様々となる。即ち、ある命令シ ーケンスの実行時間がそれ自体様々であり、同一命令シーケンスの実行時間は様 々となる。これは、第１図の回路で得られ、ここでは、乱数発生器（２）及び内 部クロック（１１）は、マイクロプロセッサまたはマイクロコンピュータの外部 クロックＣＬＫＥに対して移相され、非同期化された一定の周波数の自由発振器 で実現される。従来、当業者は、クロックが不規則であるようなマイクロコンピ ュータまたはマイクロプロセッサの動作にタイミングを合わせるようなことはし なかった。逆に、必要な電気パルスを発生させるシーケンサ回路から一般的に生 成されるクロック信号に従う動作に対して周期的にタイミングが取られるように 、あらゆる処置を講じ、特に、基準クロックを移相させる方法を使った。 これは、特に、動作のシーケンスが、様々なレジスタ、メモリ、内部装置にア クセスするのに必要な時間だけでなく、様々な論理回路を介してバスで信号を伝 送する時間も考慮に入れる必要があるという事実による。本発明では、データバ ス（３）を介して様々な装置に乱数値を提供し、その乱数値を以下の様々な要素 にロードするか、あるいはその出力（２２）に変動 周期性のパルス信号を発生させるために、乱数発生器（２）を利用する。従って 、本発明のマイクロプロセッサまたはマイクロコンピュータでは、ランダムに配 列されたクロックパルスから、ロードと命令の実行に必要な信号を発生できる。 ただし、このパルスは、プロセッサ（１）が様々な演算を実行するだけの遅延を 持つように、最小のサイクル時間を維持しなければならない。マイクロプロセッ サ（１）におけるクロックの役目をする信号を、較正回路（９）に送らなければ ならない。この較正回路の出力（９５）を多重化回路（１８）に送る。その多重 化制御入力（１９）は、乱数発生器（２）、あるいは主プログラム（５）で決定 される値がロードできるレジスタ（８）から一ビットないし数ビットの信号を受 け取る。このレジスタ（８）に乱数値をロードする時、プロセッサに送られるク ロック信号の選択はランダムに決定されるが、このレジスタ（８）に、主プログ ラムで決定される値をロードする時には、マイクロプロセッサのシーケンスクロ ックが外部クロックＣＬＫＥであるか、または無相関クロックＣＬＫ２であるか どうか決定するのは主プログラムである。同様に、レジスタ（８）の一ビットま たは数ビットが、接続線（８２）を介して、論理回路（２８）に送 られ、そこで、レジスタ（８）のビット（一つまたは複数）に応じて、内部クロ ック信号（１１）を乱数発生器（２）に送ることが妥当であるかどうか確認する ことができる。従って、この乱数発生器は、外部クロックＣＬＫＥの場合でも、 該信号を、接続線（２６）と論理回路（２８）を介して受け取ることで、動作す ることができる。後者の場合には、発生する値は、擬似乱数値となる。乱数発生 器（２）は、回路（２８）を介してレジスタ（８）のビット（一つまたは複数） で妥当と確認される内部クロック（１１）を利用して動作することができ、この ような場合、発生する値は、乱数値となる。乱数発生器（２）の出力（２２）に 発生し、較正回路（９）で受け取られる信号１は、周期性がランダムか、あるい は擬似ランダムに変化するパルス信号に相当する。この周期性が擬似ランダムに 変化するという事実は、あまり面倒なことではない。なぜなら、後でわかるよう に、較正回路（９）は、内部クロック信号（ＦＲＣ）を動作させて、その内部ク ロック信号自体、別の周波数と、外部クロック信号ＣＬＫＥに対する移相、従っ て、この外部クロック信号に同期化された擬似ランダムクロック信号に対する移 相により、無相関を再びもたらすからである。 この装置には、乱数発生器（２）が乱数をロードするか、あるいは主プログラ ム（５）が、このプログラムで決定される値をロードするためのレジスタＲ２も 含まれる。このレジスタＲ２は、較正回路（９）の出力（９５）から発する無相 関クロック信号ＣＬＫ２を、入力の一つに受け取る割込みトリガ論理回路（４） により、全て、または一部、利用する。回路（４）の出力は、レジスタ（８）の 一つまたは複数のビットで制御されるゲート（４８）を介して、ＣＰＵの割込み 入力（１２）に送られる。このレジスタ（８）の一つまたは複数のビットは、い くつかのマイクロプロセッサ上に標準的な方法で得られる割込みのマスキング制 御の役割を果たしている。プロセッサの割込み入力（１２）に割込みが示される と、例えば、オペレーティングシステムか、または副プログラムに含まれる割込 み処理プログラムは、割り込まれたシーケンスの主プログラムとは異なる処理時 間を取り入れる。割込みによる動作モードには、二つの段階があることを理解す る必要がある。 第一の段階では、主プログラムと呼ばれるプログラムで制御されるマイクロプ ロセッサは、例えば、これらの割込みのマスク解除により、無相関の動作を許可 する。 第二の段階では、この割込みは、動作を自動的に副プログラムに向かわせる。 この演算は、主プログラムを働かせることなく行われる。 最後に、本発明の装置には、後でわかるように、主プログラム（５）で呼び出 されるたびに異なる様々な持続時間を発生させることのできる副プログラム（６ ）も含まれる。従って、第１図に示される実施変形例により、主プログラム（５ ）は、無相関クロックＣＬＫ２を用いて、一つまたは複数の命令の実行シーケン スを開始させることにより、あるいはある命令シーケンスの実行中に、ランダム に開始する割込み管理を取り入れるかどうか決定することにより、あるいは命令 シーケンスの実行中に、変動する処理時間も発生させる副プログラム（６）への ジャンプを取り入れるかどうか決定することにより、あるいは決定しないことに より、あるいはまた、以上の様々な可能性を組み合わせることにより、所望の保 護の度合いを実現することができる。このようにして、副プログラム（６）は、 本発明の変形例において、第８図に示される通り、ランダムに呼び出される複数 のシーケンス（６１、６２、６３．．．６ｎ）で構成され、各シーケンス（０、 １、２、または２^n-1）は、各ブランチに 変動する処理時間をもたらす異なる命令のグループと、マイクロプロセッサの異 なる動作を利用する。これらのシーケンスは、例えば、主プログラムが副プログ ラムへのジャンプを行った後で、ランダムに呼び出され、副プログラムは、段階 （第８図の６４と６５）で、メモリ（７）から得られた乱数値Ｖを、マイクロプ ロセッサ（１）の二つのレジスタ、例えばＲ１０とＲ１１にロードする。副プロ グラムは、この値Ｖを段階的に増分し、次に、副プログラムは、段階６６におい て、増分されたこの値（Ｖ＋１）を不揮発性メモリＮＶＭ（７）に記憶させるよ う命令する。不揮発性メモリ（７）に記憶されたこの値は、後の利用に充てられ る。次に、段階６７の副プログラムは、該副プログラム（６）のシーケンス（６ １、６２、６３．．．６ｎ）の中から実行すべきプログラムシーケンスを指定し 得る値ｒを得るために、Ｒ１０からｎビットの上位ビット、または下位ビットを 抽出する。副プログラムの各シーケンスは、異なる処理をもたらす。例えば、シ ーケンス（０）は、まず段階６１１では、マイクロプロセッサのレジスタＲ１１ の内容をレジスタＲ１２に転送することにある。段階６１２では、Ｒ１２の内容 は、桁上げ値（ＣＡＲＲＹ）で加算され、次に、段階６１３では、 レジスタＲ１１の内容とレジスタＲ１２の内容とで排他的論理和が実行され、そ の結果がレジスタＲ１２に入れられる。段階６１４では、プロセッサがＲ１２を 段階的に減分する。段階６１５では、Ｒ１２がゼロに等しいかどうか決定するた めに、Ｒ１２の値に対してテストを行う。Ｒ１２＝０の場合には、プロセッサは 、主プログラムの実行に戻る。逆の場合には、副プログラム（６１）は、段階６ １６が行なわれ、その段階でレジスタＲ１０の内容のローテーションが行われる 。次の段階は、レジスタＲ１０から定められた重みのｎビットを抽出して、次に 、副プログラムの値ｒで定められたシーケンスの一つにアクセスすることにある 。このようにして、例えば、段階（６ｎ１）では、Ｒ１０とＲ１１の値の乗算の 結果をＲ１３とＲ１４に転送するシーケンス（２^n-1）にアクセスできる。段階 （６ｎ２）では、このシーケンスは、Ｒ１３とＲ１４のローテーションを行い、 次に、段階（６ｎ３）では、Ｒ１３の内容をＲ１１に転送する。段階（６ｎ４） では、Ｒ１１は、段階的に減分され、次に、段階（６ｎ５）では、Ｒ１１の値に 対してテストを行う。このテストは、Ｒ１１の内容が３であるかどうか決定する ことにある。もしそうであれば、主プログラムに戻り、もしそうで なければ、このプログラムは、段階（６ｎ６）で、Ｒ１０の左回りのローテーシ ョンが行なわれ、次に、命令（６７）が実行され、副プログラムの新たなシーケ ンスにアクセスする。 副プログラムを無相関クロックまたは割込み管理と組み合わせることを検討す る場合、このような組合せにおいては、より簡単な処理をもたらす副プログラム で十分である。簡略化された副プログラムは、以下の命令で構成である。 ＭＯＶ Ｂ，Ｒ２は、マイクロプロセッサのレジスタＢにレジスタＲ２の内容 をロードすることである。 ＬＯＯＰ ＤＣＸ Ｂは、レジスタＢを値Ａだけ段階的に減分することである 。 ＪＮＺ Ｂ ＬＯＯＰは、レジスタＢの値に対してテストを行い、その値がゼ ロと異なる場合には、ラベルＬＯＯＰに戻ることにある。 このシーケンスは、主プログラムの命令に戻す命令で終了するが、その命令は 、副プログラム（６）へのジャンプの前に最後の命令を実行した直後に出された ものである。主プログラム（５）のある命令は、乱数発生器（２）で提供された 乱数値を、副プログラム（６）へのジャンプの前に、あらかじめレジスタ Ｒ２にロードする。従って、副プログラムを実行すると、異なる持続時間が常に 発生する。 持続時間の異なる副プログラムの別の実施例では、一連の命令が記憶されてい る副プログラム（６）に対応するプログラム記憶領域を定める。ＡＤＣ、ＳＵＢ 、ＡＮＡ、ＭＯＶなどのように短いマシンサイクル数を要する命令に対して、好 ましくは、異なるマシンサイクル数を要する命令を選択し、例えばＪ、ＣＡＬＬ 、ＲＥＴ、ＲＳＴ、ＰＣＨＬ、ＩＮＸ等の命令を用いて実行する。それゆえ、こ の記憶領域には、互いにマシンサイクル数の異なる実行時間を有するいくつかの 命令が入っている。主プログラム（５）には、インデックスがレジスタＲ２の内 容に一致し、かつ、アドレスが記憶域（６）の第一のアドレスに一致するインデ ックス付きアドレスへのジャンプ命令が含まれる。従って、主プログラム（５） のこの命令を実行することにより、プロセッサ（１）は、実行時間がアドレス指 定位置に応じて異なるような命令をランダムにアドレス指定する。周知のように 、乱数発生器（２）は、最初に、ある変数で初期設定される。この初期変数は、 不揮発性メモリ（７）に入っており、例えば、マイクロプロセッサ（１）の停止 前に乱数発生器（２） で発生した最後の乱数値で構成される。従って、実行しようとするプログラムで 制御されるマイクロプロセッサは、例えば、レジスタＲ２またはＲ８のローディ ングによるか、あるいは副プログラムの呼出しにより、このプログラムの命令実 行のシーケンスの無相関手段を、このプログラムを介してトリガできる。 第２図は、本発明の簡略化した別の実施変形例を示す。この変形例では、レジ スタ（８）の内容は、マルチプレクサ（１８）を制御して、外部クロックＣＬＫ Ｅがプロセッサ（１）に送られるものか、あるいはただ単に、無相関クロックＣ ＬＫ２がＣＰＵ（１）で利用されるものかを決定する。このレジスタ（８）では 、持続時間が異なる命令実行シーケンスを生成しながら、所定の時点にセキュリ ティモードの始動を決定するように作成されている主プログラム（５）のある命 令の実行により、バス（３０）によるローディングが行われる。乱数発生器（２ ）は、バス（３１）により、不揮発性メモリ（７）と接続されており、例えば、 モノリシック回路を新たに接続する際に、乱数発生器が、前の初期値とは異なる 値で再初期設定されるように、発生した最後の値を記憶させることができる。こ のバス（３１）は、場合によっては、プロセッサ（１）で制御されることもある 。 別の変形例では、メモリ（７）への書込みは、ワイヤド論理で制御できる。 別の実施例では、第４Ａ図で示されるように、クロック回路の出力に可変移相 回路（４５）を設けることができる。この移相回路は、例えば、回路（１１）か ら発する信号ＦＲＣ、あるいは回路（９）の出力（９５）から提供される再較正 信号ＦＲＣでタイミングを取るシフトレジスタＤ１〜Ｄ５で構成され、分周器（ ４５２）で分周される信号Ｉ（出力（２２）から供給される）を移相する。移相 回路（４５）の出力は、マルチプレクサ（４５１）ＭＵＸで構成され、このマル チプレクサにより、直接的には乱数発生器（２）から、また、間接的にはバス（ ３）を介して主プログラム（５）か、または副プログラム（６）からロードされ るレジスタＲＭの内容に応じて、シフトレジスタの出力信号Ｑ１、Ｑ２、．．． ．Ｑ５のいずれか一つを抽出することができる。この場合、出力で送り出される クロックＳの前縁は、シフトレジスタの中央段で供給される中央パルスに対して 、乱数によって定まる値だけ遅れるか、または進み、その分だけ、実行中のプロ グラムの命令の実行シーケンスを遅らせるか、または進ませる。 別の実施例では、乱数発生器と移相回路は、とくに重要ないくつかの周期の間 、常時利用できるが、このような段階の間、プロセッサは、ランダムなタイミン グに合わせられる。なぜなら、各クロックパルスを隔てる時間間隔は様々であっ て、標準的なプロセッサの場合のように一定ではないからである。 プロセッサで実行されるプログラムは、実際のセキュリティオペレーティング システムでプロセッサ（１）の動作が制御されるように編成可能であり、このオ ペレーティングシステムで、プロセッサが実行するプログラムの種類に応じて利 用すべきスクランブルのタイプが決まる。このような場合、乱数発生器、較正装 置、移相回路の割込みや制御、および主プログラムと副プログラムの開始により 生じる様々な信号を、適切に管理するのは、このオペレーティングシステムであ る。副プログラムは、該副プログラム専用の時間を利用し、特に主プログラムに 役立ち得る処理を実行することにより、単純な時間のひきのばしとは別の役目を 実現するために利用できる。従って、このような処理は、例えば、後で主プログ ラムで利用される計算の準備として構成できる。もちろん、プロセッサがマルチ プログラミングとして機能し、それらのアプリケーションプログラムが、い ずれも主プログラムと見なせる時には、本発明のメカニズムを容易に一般化する ことができる。上記の乱数発生器とクロック移相回路は、個々の実施上の問題を 有するものではなく、本発明とは関係しない他の用途にも使用されるものであり 、当業者には周知である。 割込みを利用しない本発明の第五の簡略化実施例も実現することができる。主 プログラムを保護することが必要な時には、主プログラムはそれ自体、様々なシ ーケンスをスクランブルするように、該主プログラムで選択される時点か、また は開始時点か、あるいは処理中に、ランダムな長さの処理を生成する副プログラ ムを始動させる。 次に、本発明を実施し得る様々な回路を、その他の図を参照して説明する。第 ７Ａ図と第７Ｂ図に示される乱数発生器は、例えば、それぞれ、二つの入力を有 する排他的論理和ゲート（２３）と、それに接続されたＤタイプのフリップフロ ップ（２４）であって、その出力（Ｑ）が次のセルの排他的論理和ゲートの二つ の入力の一つに接続されているものから成るセルのグループ（Ｂ０〜Ｂ７）で構 成される。排他的論理和ゲートの第二の入力は、初期化ローディングできるよう 、バス（３） から到来するデータ入力信号を受け取る。セル（Ｂ０）と（Ｂ３）は、最後のセ ル（Ｂ７）からのフィードバック信号（２５）を受け取る。最後のセル（Ｂ７） の出力（２２）は、ランダムに変わる周期性を持ったパルス信号（Ｉ）を送出す る出力でもある。次に、この信号（Ｉ）は、第３Ａ図に示される較正回路（９） で使用される。第３Ｂ図は、第３Ａ図の較正回路（９）の入力信号と出力信号の シーケンスを示している。この較正回路は、三つの入力を有するＮＡＮＤゲート 二つ（９１、９１）から成り、それぞれ一つの入力に、乱数発生器（２）の出力 （２２）からの信号Ｉを受け取る。第一のＮＡＮＤゲート（９１）は、ＪＫタイ プのフリップフロップ（９３）の出力（Ｑ２）を受け取るが、一方、別のゲート （９０）は、このフリップフロップ（９３）の反転出力（ＮＱ２）を受け取る。 フリップフロップ（９３）は、そのクロック入力にクロック信号ＦＲＣを受け取 り、回路内の内部クロックを形成する。この内部クロックは、例えば、第６図に 示される回路で発生させる。フリップフロップ（９３）のＪとＫの入力は、「１ 」の論理レベルを表す供給電圧に接続される。内部クロック信号ＦＲＣは、イン バータ（９２）により、ＮＡＮＤゲート（９０、９１）の各 第三の入力にそれぞれ送られる。第一のＮＡＮＤゲート（９０）の出力は、第二 の論理フリップフロップ（９４）の「１」セット入力に送られ、第二のＮＡＮＤ ゲート（９１）の出力は、第二のフリップフロップ（９４）のゼロリセット入力 に送られる。第二のフリップフロップ（９４）は、そのクロック入力と入力（Ｊ ）が、「１」のレベルを表す供給電圧に接続され、また、その入力（Ｋ）は、ゼ ロのレベルを表す供給電圧に接続されている。第二のフリップフロップ（９４） の出力（Ｑ１）は、接続線（９５）により供給される信号ＣＬＫ２をマルチプレ クサ（１８）に送る。内部クロックＦＲＣは、第６図の回路で規定される最小パ ルス幅Ｔｍを有する周期パルス信号を接続線（１１１）に送る。回路（１１）は 、例えば、一連の（この場合、五つ）インバータ（１１１〜１１５）で構成され ており、これらのインバータはそれぞれ、定められた伝播時間、例えば１０ナノ 秒の伝播時間を持つことから、出力ＦＲＣにおいて、５０ナノ秒のパルスを得る ことができる。この出力ＦＲＣは、第一のインバータ（１１１）の入力に接続線 （１１６）によりフィードバックされ、また、第一のインバータ（１１１）の入 力には、抵抗（１１７）を介して、５ボルトの供給電圧も供給 される。パルス幅は、５０ナノ秒に選択されるが、インバータのゲート数を変え て、Ｔｍ値を変化させることは言うまでもない。第３Ｂ図に示されるように、こ のＴｍ値は、第３Ａ図の論理回路（９）で使用され、ランダムに変わる周期性を 持ったパルス信号（Ｉ）から、パルス信号ＣＬＫ２を発生させる。ただし、この パルス信号ＣＬＫ２は、互いに幅の異なるパルスが最小値Ｔｍを有し、かつ、そ の周期性も異なっており、外部クロックＣＬＫＥに対して非同期化されている。 なぜなら、内部クロックは、集積回路に電圧を印加すると直ちに動作し、該クロ ックの初期周期性が外部クロックの周期性と異なる場合には、スタート時に、ク ロックが同期化される可能性は全くないからである。較正装置（９）の信号は、 内部サイクルを実行するために、プロセッサに必要な最小時間Ｔｍの少なくとも 二倍に等しい周期を有している。信号ＣＬＫ２の各前縁は、少なくともＴｍ値だ け互いに離れているが、前縁の位置と前縁の正確な持続時間は予測不可能である 。 実施変形例がどのようなものであれ、主プログラムは、変形例に応じて、乱数 発生器か、ランダムクロックか、副プログラムか、ランダム割込みか、あるいは これら少なくとも二つの装 置の組合せによって定まる予測不能なシーケンスに従って実行される。主プログ ラムがセキュリティの面で重要でない機能を実行する時には、プログラムは、例 えば外部クロックＣＬＫＥに依存して、その結果を外部に与えるか、あるいはま た、処理時間を最適化するように無相関割込みをマスクすることができる。セキ ュリティ機能を使うと直ちに、主プログラム（５）は、ランダムクロックの有効 性を確認することにより、または様々な動作信号を「スクランブル」するように 無相関の割込み（一回、または二回）で主プログラムに対してクロックを非同期 化することにより、あるいはまた、副プログラムに頼ることにより、ランダムモ ードでの動作が可能となる。 乱数発生器（２）として、例えば、異なる周期を有するフィードバック式カウ ンタを使用することができる。このカウンタは、不揮発性メモリ（７）に記憶さ せた「種」（情報）により、初期設定される。プロセッサが始動する時、カウン タは、初期値として記憶させた値を考慮に入れる。計算中、または計算の終了時 に、不揮発性メモリ（７）を、種の役目を果たす新たな値で更新して、次の初期 設定の時に、カウンタを初期設定する。割込み発生回路（４）は、例えば、発生 した数が、プログラム のいくつかのデータと同等であるような特徴をいくつか有する時に、上記の割込 みパルスを発生できるように構成されている。この回路（４）はまた、一つまた は複数のカウンタの一ビットないし数ビットの値を取ることもできる。第５図に 示されるように、暗号アルゴリズム（６９）を利用して、あるいは上記の「種」 （情報）で初期設定されるチョッパ機能を利用して、非常に優れた乱数発生器を 実現することも可能である。このような場合、乱数発生器は、プロセッサ（１） で実行されるアルゴリズムを使用するプログラムの形式を取る。例えば、不揮発 性メモリ（７）に記憶した変数、また他方ではバッファレジスタ（４１）に記憶 させる結果を生成するためのキーを受け取って暗号アルゴリズムを使用するプロ グラムの形式を取る。次に、バッファレジスタに記憶させた結果は、ソフトウェ アまたはハードウェアのデコーダ装置（４２）で処理されて、無相関クロック信 号ＣＬＫ２、あるいは、プロセッサ（１）向けの割込み信号を発生させる。この 乱数発生器は、上記の様々な乱数を発生させるために使用される。この乱数発生 器を実現する別の仕方は、「ノイズ」と呼ばれるダイオードの端子に発生する電 圧を増幅し、ノイズパルスがあまりにも急激に動作を妨害するこ とのないように、低域フィルタに通して信号を成形することにある。 クロック移相回路では、上記のものとは別の可能性が存在する。例えば、プロ セッサのクロックの１０倍の大きさのクロックで制御されるシフトレジスタがあ る。このレジスタが１０個のフリップフロップから成っている場合には、十の入 力と一つの出力を有するマルチプレクサを用いてプロセッサで選択できる位相の 互いに異なる十個のパルスが使える。マルチプレクサの出力は、前述の通り、プ ロセッサの内部クロック信号を出すために使用される。 別の実施例は、上記の乱数発生器と同一タイプの回路を使用して、カウンタの 様々な段階からパルスを抽出することにある。このような場合、プロセッサは、 時間的にランダムに配列されたパルスによりタイミングが取られる。 別の実施例は、乱数発生器の信号を利用して、シフトレジスタから、これらの パルスを抽出することにある。このようなメカニズムを精巧にするために、きわ めて多数の組合せが可能であるが、本発明の原理は常に適用される。 第１図の実施変形例は、最も完成されたものである。マイク ロプロセッサタイプまたはマイクロコンピュータタイプのモノリシック回路には 、図に示される要素の一つまたは複数、あるいは任意の組合せが組み込まれるこ とは、言うまでもない。 従って、変形例により、このモノリシック回路には、マイクロプロセッサ、乱 数発生器、内部クロック（ＦＲＣ）、および無相関クロックを形成する較正回路 が組み込まれる。 別の変形例では、モノリシック回路には、マイクロプロセッサ、乱数発生器、 割込み発生回路が組み込まれる。 別の変形例では、モノリシック回路には、マイクロプロセッサ、副プログラム 、および無相関、較正クロック回路が組み込まれる。 別の変形例では、モノリシック回路には、マイクロプロセッサ、無相関、較正 クロック回路、および割込み回路が組み込まれる。 モノリシック回路のその他の変形例では、マイクロプロセッサの代わりに、マ イクロコンピュータを用いる。 モノリシック集積回路のその他の変形例では、マイクロプロセッサの代わりに 組合せ論理を用いることにより、特定の用途に対して、限られた数の命令を実行 することができる。このよ うな場合に、同一の安定化メカニズムが集積回路に用いられることは言うまでも ない。 当業者に理解できるその他の変形例も、本発明の範囲に属している。

Claims (1)

1. 【特許請求の範囲】 １．プログラムの少なくとも一つの命令シーケンスの実行と集積回路の内部また は外部の電気信号との相関をなくする無相関手段を有することを特徴とする改良 型集積回路。 ２．マイクロプロセッサまたはマイクロコンピュータの電気信号が、タイミング 信号、同期信号、あるいはステータス信号であることを特徴とする請求の範囲第 １項に記載の集積回路。 ３．無相関手段が、配列が時間的にランダムである一連のクロックパルスまたは タイミングパルスを発生させる回路を一つまたは複数含むことを特徴とする請求 の範囲第１項に記載の集積回路。 ４．無相関手段が、プロセッサでのプログラムシーケンスの実行から同期解除す ることのできる乱数発生器を含むことを特徴とする請求の範囲第１項に記載の集 積回路。 ５．無相関手段が、短すぎるタイミングパルスを排除し得るクロック較正回路を 含むことを特徴とする請求の範囲第４項に記載の集積回路。 ６．無相関手段が、割込み乱数発生システムを含むことを特徴 とする請求の範囲第１項に記載の集積回路。 ７．無相関手段が、命令と実行時間が異なり、ランダムに選択される二次シーケ ンスの実行を含むことを特徴とする請求の範囲第１項に記載の集積回路。 ８．副次処理の様々な時間が、乱数発生器から提供される値によって定まること を特徴とする請求の範囲第７項に記載の集積回路。 ９．副次処理が、主プログラムの一般動作コンテキストを復元する必要なく主プ ログラムに戻ることができるように、該コンテキストを変更しないことを特徴と する請求の範囲第７項に記載の集積回路。 １０．副次処理が、主プログラムのコンテキストを復元してから、主プログラム にプロセッサの制御を回復させることを特徴とする請求の範囲第７項に記載の集 積回路。 １１．主プログラムが、一つまたは複数の無相関手段を許可または阻止できるこ とを特徴とする請求の範囲第１項に記載の集積回路。 １２．プロセッサのタイミング信号、同期信号、あるいはステータス信号の移相 手段を有することを特徴とする請求の範囲第 １項に記載の集積回路。 １３．移相手段が、プロセッサのタイミング信号、同期信号、あるいはステータ ス信号のランダム移相を発生させることを特徴とする請求の範囲第１２項に記載 の集積回路。 １４．ランダム移相手段が、プログラムの実行中に、外部クロックから部分的に または完全にプロセッサの動作を同期解除することを特徴とする請求の範囲第１ ３項に記載の集積回路。 １５．乱数発生器が、乱数値で初期設定されるフィードバック式または他の型式 のカウンタを使用することを特徴とする請求の範囲第４項に記載の集積回路。 １６．初期設定値が不揮発性メモリから得られることを特徴とする請求の範囲第 １５項に記載の集積回路。 １７．初期設定値がプログラムの実行中に変更されることを特徴とする請求の範 囲第１６項に記載の集積回路。 １８．乱数発生器が、初期設定値で初期設定される暗号型式のアルゴリズム、ま たはチョッパ機能を利用することを特徴とする請求の範囲第１５項に記載の集積 回路。 １９．動作のシーケンスが、様々なレジスタ、メモリ、及び内部装置にアクセス するのに必要な時間だけでなく、様々な論理 回路を介してバスで信号を伝送する時間も考慮することを特徴とする請求の範囲 第１項に記載の集積回路。 ２０．プログラムの少なくとも一つの命令シーケンスの実行と集積回路の内部ま たは外部の電気信号との相関をなくする無相関手段を含む集積回路の使用方法で あって、 ランダムパルス形のクロックを用いて、一つまたは複数の命令もしくは演算の シーケンスを開始させ、 割込みシーケンスをランダムに開始させ、 主要な一連の命令または演算の実行中に、ランダムな一連の命令または演算の 処理を開始させ、あるいは 上記の可能性の少なくとも二つを組み合わせる、 各段階を含むことを特徴とする方法。 ２１．少なくとも一つのプログラムと、該プログラムの命令実行のシーケンスの 無相関手段により制御されるマイクロプロセッサを含む集積回路であって、前記 プログラムの一部が、無相関手段の動作を許可、変更、または阻止できることを 特徴とする集積回路。 ２２．前記無相関手段が、配列が時間的にランダムであるタイミング信号または 一連のクロックパルスを発生させる手段であ って、割込みをランダムに発生させる手段あるいは二次シーケンスの実行を開始 させる手段に接続された手段を含むことを特徴とする請求の範囲第２１項に記載 の集積回路。 ２３．マイクロプロセッサ、あるいは命令を実行する手段を含む集積回路であっ て、マイクロプロセッサまたは命令実行手段のタイミングクロックの選択手段を 含み、これにより、集積回路の外部のクロックＣＬＫＥか、あるいはランダムク ロックＣＬＫ２またはＳを選択し得ることを特徴とする集積回路。 ２４．乱数発生器に内部クロック（ＦＲＣ）または外部クロック（ＣＬＫＥ）を 供給すると、該乱数発生器からランダムクロックが発生することを特徴とする請 求の範囲第２３項に記載の集積回路。