JPH04199234A - プログラムテスト方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ この発明は、割込処理プログラムと被割込処理プログラ
ムを有する情報処理装置に係り、そのプログラムのテス
ト方式に関する。

「従来の技術］ 従来、割込処理プログラムと被割込処理プログラムを有
する情報処理装置においては、情報処理装置の製造段階
において、装置に含まれるプログラム処理のテストを行
っている。またこのプログラム処理のテストを行うため
には、いろいろな入力データを用いてデス１−して、そ
の装置の処理品質を保証している。

第２図は一般的な割込処理プログラムを有する情報処理
装置のプログラム構成例を示す。

第３図は第２図を実現する一般的なハードウェア構成図
である。図において情報処理装置は通信制御部９から入
力データを供給され、あるいは通信制御部９ヘデータを
出力する入出力回路７と、パスライン１１を介して入力
データに基づき、メモリ８中の所望のプログラムを選定
して、選定されたプログラムと入カテ′−夕をＣＰＵｌ
０に出力して、ＣＰＵｌ０においてプログラムにしたが
って、入力データを演算して得られたデータを、入出力
回路７に出力し、次に通信制御部９ヘデータを供給する
。

第２図において、プログラムはＡプログラムとＢプログ
ラムとＣプログラムの３つで構成されている。割込処理
プログラムであるＢプログラムは、被割込処理プログラ
ムであるＡプログラム又はＣプログラムから割込をかけ
られて実行する例えばサブルーチンプログラムのような
性格のものとする。

Ａプログラムには、処理工程１と処理工程２とが含まれ
ているものとする。またＢプログラムには処理要求時工
程５と要求実行処理工程６が含まれているものとする。

更にＣプログラムには処理工程３と処理工程４が含まれ
ているものとする。

例えばＡプログラムの実行が命令されると、処理工程１
で所定の処理を行った後、処理工程２に進む。処理工程
２において所定の処理が実行され、Ｂプログラムの処理
要求時工程５に対して処理要求がされた場合、処理は処
理工程２がら処理要求時工程５に移行される。

またＣプログラムの実行が命令されると、処理工程３で
所定の処理を行った後、処理工程４に進む。処理工程４
において所定の処理が実行され、Ｂプログラムの処理要
求時工程５に対して処理要求がされた場合、処理は処理
工程４から処理要求時工程５に移行される。

この情報処理装置がマルチプロセ・・ノサでマルチタス
クオペレーションされている場合、ＡプログラムとＣプ
ログラムが同じ時期に実行されると、Ｂプログラムに対
する処理要求がＡプログラムとＢプログラムの両方から
出力される。

この処理要求の時期は、処理工程１及び処理工程３に与
えられるデータによって、処理工程２がら出力される処
理要求の方が、処理工程４から出力される処理要求より
も速く要求される場合と、その逆も起こりうる。

つまり、このようにＡプログラムに入力されるデータ及
びＣプログラムに入力されるデータによって、Ｂプログ
ラムに処理要求するタイミングも異なってくる。

このようなプログラム構成で動作する装置（例えばマル
チタスクオペレーション装置）においては、製造時にこ
のようなプログラム構成で、正常に動作するか否かを、
テストしなければならない。

しかしながら、このようなプログラム構成の情報処理装
置の動作を、テストするためにはプログラムにいろいろ
な種類の入力データを用意して、いろいろな動作モード
を想定して、プログラムのテストを行う方法が必要であ
った。

例えば、上記で説明した情報処理装置のようにＡプログ
ラム、Ｂプログラム、Ｃプログラムから構成され、Ａプ
ログラム又はＣプログラムからＢプログラムに割込みの
処理要求が出力されるような動作があるので、プログラ
ムのテストの段階において、どちらのプログラムからど
のタイミングで処理要求がＢプログラムに要求されても
、正常に被割込処理プログラムの処理と割込処理プログ
ラムの処理が実行されることをテストすることはプログ
ラムの順序性をテストすることとして重要なテスト要素
であった。

このようなプログラム構成における処理要求のの順序性
をテストする方法として、この出願人が先に出願した特
開昭６０−１４３５７号公報に示す方法があった。この
文献に示されているプログラムテストの方法は次のよう
な方法であった。

この方法は、応答信号（例えばＲＥＡＤＹ信号）入力端
子を備えたマイクロプロセッサを用い、割込に応じて複
数のジョブを処理し、かつ少なくとも一つのジョブが規
定時間内に処理を完了することを必要とする割込処理プ
ログラムを含むプログラムをテストするプログラムテス
ト方式において、マイクロプロッサの応答信号入力端子
と、マイクロプロセッサによって制御される装置の応答
信号出力端子との間にランダム遅延回路を挿入し、マイ
クロプロセッサの処理速度をランダムな時間低下させる
ことによって割込の生じるプログラムステップ位置を変
更しテストすることを特徴とする。

［発明が解決しようとする課題］ し、かじながら、Ｌ記のようなプログラムテストの方式
では、マイクロプロセッサの応答信号入力端子と、マイ
クロプロセッサによって制御される装置の応答信号出力
端子の間にランダム遅延回路を挿入しているので、マイ
クロプロセッサに応答信号入力端子が必要であり２応答
信号入力端子を有しないマイクロプロセッサにおいては
上記方法は適用できないという問題があった。

またランダノ、遅延回路における、遅延音の上限とＦ限
の設定方法が　１６進カウンタの複数の計数値出力から
選択するようになっており、遅延量の上限と下限を変更
するためには設定を変更する必要があった。まなこのよ
うなランダム遅延回路をマイクロ１０セ・ソサごとに設
けることは、複数のマイクロブ１７セツサを有する情報
処理装置においては、ハードウェア規模を大きくさせる
要素となるのて゛負担となった。

この発明は、以上の課題に鑑み為されたものであり、そ
の目的とするところは、迅速かつ漏れなくプログラムの
テストを行うにとかて゛きるプログラムテスト方式を提
供することである。

［課題を解決するための手段１ この発明は１以上の目的を達成するなめｔこ、−、ア。

ログラムテスト方式を改良しな。

つまり、割込処理プログラムを備え　割込処理プログラ
ムから被割込処理プログ・ラムに対ｊ−割込みを行う機
能を有する情報処理装置において、プログラムメモリ中
のプロゲラムコ−）へをランダム値の基礎データとして
、前記被割込処理プ１−７グラムの処理をランダム値に
相当する時間分遅延させるランダム遅延手段を被割込処
理プログラムの処理工程中に挿入し、被割込処理プログ
ラム中にプログラムテストモードか音かを判断するテス
トモード判断手段を有し、プログラムテストモートであ
れば前記ランダム遅延手段を行うことを特徴とする。

［作用］ この発明によれば、ランダム遅延手段によ−）で、被割
込処理プログラムの処理がランダムに遅延されるので、
被割込処理プロゲラｌ＼から割込処理プログラムに対す
る処理要求の出力タイミングがランダムに変更される。

１．７たがって、割込プログラムに対して被割込処理プ
ログラムが複数あった場合に、各々の割込処理プログラ
ムに有する異なる遅延量のランダム遅延手段のランダム
値が変更されるごとに、割込みの出力タイミングが異な
る処理要求を出力して、割込処理°プログラムに対する
順序性のテストができる、 またテストモード判断手段を被割込処理プログラムの処
理工程中に初めから挿入しておくことによって、テスト
のときに改めて被割込処理プログラムを変更する必要が
ない。

Ｌ実施例］ 次にこの発明に係るプログラムテスト方式の好適な一実
施例を図面を用いて説明する。

第１図は、実施例に係る１０グラムテスト方式を説明す
るプログラム構成図である。第４図は、ランダム遅延発
生手段を割込処理の中に入れた例を示すプログラム構成
図である。第５図は、ランダム遅延手段に、遅延を有効
とするか否かを判断する手段を挿入する方法の説明図で
ある。第６図は、ランダム遅延時間発生手段を実現する
ためのフローチャートである。、第７図は、ランダム遅
延をさせるためのランダｌ＼値群である。

第１図において、情報処理装置のメモリに含まれるプロ
グラムが、Ａプログラム、Ｂプログラム。

Ｃプログラムから構成され、Ａプログラムは処理工程１
と処理工程２を含み、割込処理アログラノ、であるＢプ
ログラムには処理要求待工程５！：、要求実行処理工程
６を含み、Ｃプログラムには処理工程３と処理工程４を
含む。従来の第２図と異なる点は、Ａプログラムの処理
工程】−の前にランダム遅延手段１−１と、Ｃプログラ
ムの処理工程３の前にランダム遅延手段１−２を含むと
ころである。

尚この情報処理装置のハードウェア構成は、前記第３図
に示す構成で実現できるので、説明は省略する。

このランダム遅延手段１−１．１−２は、処理をランダ
ムに遅延させる機能を有する、・′５）まり、ある時間
において、ランダム遅延手段１−１は、Ｔ１時間処理を
遅延させ、ランダム遅延手段１−２は１２時間処理を遅
延させる。

すなわち、これらのプログラム構成において、Ｂプログ
ラムに対する割込の処理要求の順序性をテストするため
に、所定のデータが与えられ、プログラムテストの命令
がされると、Ａプログラムにおいて、Ｔ１時間後に処理
工程１において処理が実行され、処理工程１の実行後、
次に処理工程２において処理が実行される。処理工程２
において処理要求Ａ１がＢプログラムに出力される時間
と、Ｃプログラムにおいて、Ｔ２時間後に処理工程３に
おいて処理が実行され、処理工程３の実行後、次に処理
工程４において処理が実行され、処理工程４において処
理要求Ｃ１がＢプログラムに出力される時間は異なるこ
とになる。例えば、Ｔ１〉Ｔ２ならば、処理要求Ａ１よ
りも処理要求Ｃ１の方が、先に出力される。またＴｌ＜
Ｔ２ならば、処理要求Ｃ１よりも処理要求Ａ１の方が、
先に出力される。

すわわち、ランダム遅延手段１−１及びランダム遅延手
段１−２に設定される遅延量によって、処理要求Ａ１又
は処理要求Ｃ１が出力される順序を変えて割込処理機能
の確認を行うことができる。

更に、上記遅延量をランダムに変えることによって、い
ろいろなタイミングの組み合わせで、処理要求を出力し
て、プログラムの動作をテストできる。

また、前記ランダム遅延手段１−１又は１−２を処理工
程の中に挿入しても同じような作用をもたらす。例えば
第４図に示すようにランダム遅延手段１−１を、Ａプロ
グラムの処理工程１の中に挿入する。またランダム遅延
手段］−−２を、Ｃプログラムの処理工程３の中に挿入
する。

また、このランダム遅延手段１−１．１−２は通常のプ
ログラム処理においては、必要のないものあるので、プ
ログラムテストのときのみ動作させることが必要である
。その方法として第４図に示すように、前記ランダム遅
延手段１−１又は１−２の処理の中に、現在のモードが
通常運用処理モードなのか、あるいはテストモードなの
かを判断する判断手段（ステップ４−１）を設け、通常
運用中モードであれば、遅延させずに次の処理に進む、
しかしながら、テストモードと判断されれば、ランダム
遅延処理４−２に進み遅延させた後、次の処理に進む。

前記ランダム遅延手段１−１又は１−２の具体的な実現
方法を、第６図と第７図を用いて以下に説明する。

ランダム遅延手段における、遅延ばらつきの有る数（例
えば乱数）を基礎データとして、この乱数の値を遅延量
として処理を遅延させるものである。つまり、例えば第
７図の（Ａ＞は１６進法（ＨＥＸＡｄｅｃｊｍａｌ）２
桁で表される数値が２５６個（２５６バイト）並べられ
ている。これらは情報処理装置のプログラムメモリ中に
格納されているプログラムコードであり、各々のプログ
ラムコードを対応する文字に変換したものが、第６図の
（Ｂ）に示す文字群である。このプログラムコードは、
乱数に近いばらつきを有しているので、このコードを使
用して遅延を生じさせる。

例えば第７図の（Ａ＞において、プログラムメモリの０
番地に記憶されているｒＨＥＸＡ　　ＩＢＪは、第７図
の（Ｂ）においては、「・ｊで表されている。また「Ｉ
Ｂ」は１０進法では「２７」（ＨＥＸＡ　　１０＝１６
．ＨＥＸＡ　　Ｂ＝１１＞を表す。

これらのランダムな値を使用して、前記処理の遅延を生
じさせる。

つまり、第６図において、ステップ５−１において、最
初にプログラムメモリ中の適当な番地からランダム値を
取り出してくる。例えばプログラムメモリ中の１番地の
値を取り出しな場合、１番地の値はｒＢＢ、であるので
、１０進法に変換すると、ｒ１８７Ｊ　（ＨＥＸＡ　　
ＢＯ＝１６ｘｌｌ＝１７６、ＨＥＸＡ　　Ｂ＝１１＞で
あるので１番地の値の取り出しによって、前記ステップ
５−１で設定されるランダム値は「１８７」と設定され
る。

次にステップ５−２→ステップ５−３に進む。

この２つのステップで、前記ランダム値の回数弁、ずな
わぢ前記ｒ１８７Ｊ回カウントダウンする。

つまり、ステップ５−２で、前記ランダム値の回数弁ル
ープしてカウントタウンしたが否かを判断し、回数弁ル
ープしていなければ次のステップ５−３に進む。このス
テップで、前記ランダム値ｒ　ｉ　８７−１から１減算
して、再びステップ５−２においてループ回数を確認す
る。このステップ５−２と５−３を繰り返して、ループ
回数が前記ランダム値のｒ　Ｌ　８７　、ｊになったら
、次にステップ５−４に進む。このループ回数に相当す
る時間、処理の遅延を生じさせる。前記ランダム値の「
１８７−（の取り出し位置が′プロクラムメモリ中の１
゜番地から取り出したので、次の遅延処理の機会にラン
ダム値の取り出し位置を１７番地加算された番地、すな
わち２番地からランダム値を収り出す設定を行い、ラン
ダム遅延処理を終了し、次に再び第１−図に示す場合に
は、処理工程１又は処理工程３の処理に進む。

ま−）で、プログラム構成Ｉ・の処理中にランダム遅延
手段を通過するごとにランダム値の取り出し位置は、１
番地すつずノすることによって、プロクラムメモリ中の
ランダム値によって、その値に相当するループ回数分に
対応する時間、処理の遅延を起こさせる。

第１図において、上記のようなランタム遅延手段をＡプ
ログラムのランダム遅延手段］−−−，１に設け、更に
Ｃプログラムのランタム遅延手段１〜２に設けることに
よって、処理要求Ａ１及び処理要求Ｃ１−がＢプログラ
ムの処理要求待丁程う（、Ｊ出力さｈるタイミングをラ
ンダムに変更している。ここで、ランダム遅延手段１−
１−とランダム遅延手段１−２において、最初のランク
“ム値の取り出し、位置は両方が同じプログラムメモリ
中の位置から取り出したのでは、同じ遅延量となり効果
をもたらさないのて′、異なる取り出し位置からランダ
ノ、値を取り出す必要がある。

例えば前記ランダム遅延手段１−１におけるｎｉｆ記ラ
ンうダム値が１１Ｂ］であノ′トげ、２７囲ルーアして
カウントダウンし、また前記ランダム遅延手段１−２に
おける前記ランダム値かｒＢＢ、てあｈば１−８７回ル
ープしてカウントダウンするのて゛、当然割込みための
処理要求は、Ａプログラムの処理部２から出力される処
理要求Ａ１の方が処理要求Ｃ］よりも先になる。またラ
ンダム値が前記と逆の値になれば、当然ながら処理要求
が出力されるタイミングも逆になり、先に処理要求Ｃ１
が出力される°。

二のようにして、処理要求Ａ１及び処理要求Ｃ１−のタ
イミングの順序性の違いによる、Ｂプログラムの割込処
理の動作をテストすることができる。

第５図のランダム値として、第６図に示すプログラムメ
モリ中のプログラムコードをランダム値の基礎データと
して、遅延を起こさせていたが、このようなプログラム
メモリのプログラムコートを使用しなくても、他に例え
ば疑似乱数を発生する簡単な手段によってランダム値を
得る方法であっても良い。この疑似乱数発生手段は、一
般に知られているＭ系列（最大長周期系列）発生手段に
よって実現される。この発生手段は簡単なプログラノ、
に初期値を与えて発生できるので、ハードウェアを大き
くしない点で有効であると考えられる。

「発明の効果」 以上述べたようにこの発明によれば、次のよっな効果を
発揮する。

情報処理装置に組み込まれた割込処理ブロクラムから被
割込処理プログラムに出力される割込処理のタイミング
を、簡単なランダム遅延手段によってランダムに変更で
きるので、又遅延量を自動的に変更でき、プ）−７グラ
ムテストが迅速に行える。

またこのう〉′ダム遅延手段を挿入する二とによるハー
ドウェア規模に与える影響も少ない。

【図面の簡単な説明】

第１−図は本発明に係るプログラムコート方式を実現す
るための好適な実施例の構成図、第２図は従来の一般的
なプログラム構成図、第３図は第２図のプログラム構成
を有する一般的な情報処理装置のハードウェア構成図、
第ど１図は処理工程中にランダム遅延手段を挿入する場
合の説明図、第５図はランダム遅延手段に、遅延を特徴
とする特許かを判断する手段を挿入する方法の説明図、
第６図はランダム遅延手段の具体的な実現方法を説明す
るフローチャート、第７図は第６図においてランダム値
を得るための、プログラムメモリに格納されたプログラ
ムコードの例である。 図中、１〜４は処理工程、５は処理要求時工程、６は要
求実行処理工程、７は入出力回路、８はメモリ、９は通
信制御部、１０はＣＰＵ、１１はパスラインである。 特許出願人　　長野沖電気株式会社 沖電気工業株式会社 、呂ン。 代　理　人　　弁理士　銘木　敏明・、７；キ□；申 第１図 ランタ゛ム遅延手段を処理工程１に入れた例第４図 ランタ゛ムな遅延の有効／無効判定 第５図 （Ａ） ０００１　ｆ１２０３０４０５０６　ｏｌ　０８１１９
　ＯＡ　ＯＢ　ＱＣＯＤ　ＯＥ　ＯＦ７″［１り゛ンム
メ量り例

Claims (1)

1. 【特許請求の範囲】 割込処理プログラムを備え、割込処理プログラムから被
   割込処理プログラムに対し割込みを行う機能を有する情
   報処理装置において、 プログラムメモリ中のプログラムコードをランダム値の
   基礎データとして、前記被割込処理プログラムの処理を
   ランダム値に相当する時間分遅延させるランダム遅延手
   段を被割込処理プログラムの処理工程中に挿入し、 被割込処理プログラム中にプログラムテストモードか否
   かを判断するテストモード判断手段を有し、 プログラムテストモードであれば前記ランダム遅延手段
   を行うことを特徴とするプログラムテスト方式。