TWI255464B - Data output controller in semiconductor memory device and control method thereof - Google Patents

Description

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偉元ΐ是有習見之行位址控制器延遲技術之高速記 丨即^^限制内計數器之運作，該計數器根據行位 =2延遲控制著資料輸出的時間 =制器延遲為12’外部時脈信號tck所需之時 丁 2二%一f ) ，DLL CLK —般增加為三十五億分之 八二一 ，而分析讀取指令所需之時間為二十五億 刀 5ns )。此夕卜，如果由讀取指令到資料輸出

第6頁 1255464 五、發明說明（2) 所需之時間為一百二十倩八 一 計時器之時間為六十億；：” 1 2llS ) ’指定給内部 2· 5ns =6ns )。其中，内部計二⑽) ( 12>ns '3· 5ns、 使得資料輸出時間與i 2之行;、=生1 1個計數器信號， 來，如果内部計時器= :器延遲同步。由此看 間，該内部計時器所需之時 而要至/ 6 0 0ps的時 先給内部計時器之時間（6nsB) \ 1 Χ 6·6=6·6μ，超過原 資料輸出的時間。 因此，難以精確的控制 【本發明之内容】 題，而本發明之一目T J:Ϊ ί Ϊ:J在ΐ前技術中，問 確的控制高速記憶元件之資料輸‘：u -種藉由精 憶元件故障的方法。 _出時間心夠防止高速記 本發明之另一目的在提供一種 外部同步資料與行位址控制器延遲貝(c:輸出=術’，由 記憶元件之行位址控制H延遲已經，時如果兩速 出使控制信號致能。 、 、擇性的使用輸 為了達成上述目的，本發明一古 元件之資料輸出控制器，該資料輪種半導體 一延遲單元，用以延遲外部時脈俨號·匕 -延遲線，用以讓延遲單元之輪出號 —相位偵測器，用以偵測外部時 、进， 出信號間之相位差； 夸脈“唬和延遲線之輸 —計數器/延遲線控制單元，用以輪出-控制延遲線

第7頁 五、發明說明（3) 之時間延遲的計數器信號，Ab 號； 此回應相位偵測器之輸出信 一時序解碼器/暫存器 線控制單元之輸出信號之° \用以檢驗能回應計數器/延遲 該頻率有關之資料； 部時脈信號的頻率，並儲存與 夕工，用以接收奮 該多工器根據由時序解個輸出使致能控制信號，其中 號的頻率資料，選擇其中、:暫存器所檢驗之外部時脈信 出使致能控制信號包括半導：輸：使致能控制信號。該輸 根據本發:件輪出驅動之運作。 址控制器延遲為η，Λ由多工写實施例，如果記憶元件之行位 包括下列三者其中 °、輪-出之輸出使致能控制信號 -輸出使致能控制信號、二^:位址控制器延遲為η之第 第二輸出使致能控制；號代仏立:止控制器延遲為μ之 之第三輸出使致能控號。、仃位址控制器延遲為η-2 址控之體實施例，如果記憶元件之行位 包括下列以之由多.工代7,之輸出梅 -”使致能控制信; 之數個輸出使致能控制信號。 “丨器之遲小於n 為了達成上述目的，本發明另一 資料輸出控制器，該資料輸出控制Ϊ包：種Η! 部時脈信號和外部時脈信號之延遲電路二；;卜部= 1255464 五、發明說明（4) 號之單位延遲多工一· 值分析資料儲# f执構，運用弟一機構偵測到之數 單元中之資料的第二機構，而該資料儲Ϊ 得之數值，根據預：：：位=，依據第二機構所分析獲 時間的第三機構 〃 工制器延遲調整資料輸出之 根據本發明之較佳具體實施 延遲外部時脈信號之延遲單元，j弟铷構包含一用以 輸出信號之延遲線，二2成一用以延遲該延遲單元之 出信號間之相位差之相位^器部時脈信號和延遲線之輸 第二機構包含一計數器/延遲 一計時器信垆，兮 艮徑制早凡’用以輸出 相位们則=輸：^能；制；；線之時間延遲，*回應 檢驗能回應計數;遲線;;夺單序解1器/暫存器，用以 第=包mrr關之資訊。 為/暫存器之輸出信號。 叩w應時序解碼 半導ί:ΐίΐΐ::二=另；方面又提供-種控制 外部時脈信號之單位延遲多工； 之^遲電路偵測該 之數值分析資料儲存單元中之 =弟一機構偵測到 部計時已經設定；及 笙、_ °Λ貝料儲存單元之内 值根據預定之行位師1 ) ^據/ =構所分析獲得之數 技制為延遲调整資料輪出之時間。 1255464

五、發明說明（5) 步驟根具體實施例，步驟u ) &含下列子 需之時間，被儲存作為 s J: ”曰令產生之信號所 儲存於唯二r::;;; ;” (⑽）“；及使用 【本發明之實施方Ιί“4计异遺失DDL時鐘之週期。 以下將參照附加圖元古访士々 第1圖為根據本發明之° 一呈體H例。 器的方塊圖。 ，、體只她例之貢料輪出控制 如第1圖所示之資料輪屮狄生丨即 用以延遲外部時脈信號；^延控遲\=括:延^單，? 3 V之；出信號延遲；—相位偵測器103，用以:上，外早:時 ，旒和延遲線102之輸出信號間之相位差一:、卜。: 遲線控制單元1〇4，用以輸出-控制延遲線102之時間ϋ ^:十數器信號，能回應相位偵測器…時、 :Γ=:Γ105’用以檢驗能回應計數二 使致能控制信號。 夕工為106 ’用以接收數個輸出 根據本發明控制具有上述資料輸出控制5!之丰導 憶元件之資料輸出的方法，包括m之丰導體$己 遲销測該外部時脈信號之單 單元延遲分析-已決定内部時序之資料储：；r貞：：：

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分析所獲得之數值依照預定之行位址控制器延遲調整資料 輸出之時間的步驟。 一延遲單元1 01接收外部時脈信號EXT CLK，而該延遲單 元1 0 1之輸出jg號EXT CLK — D係經由延遲外部時脈信號Εχ丁 CLK預定之時間而獲得。根據本發明，外部時脈信號Εχτ CLK延遲了 1/6 tCLK，為外部時脈信號Εχτ CLK之一段時 間。 ▲延遲線102接收延遲單元1〇ι之輸出信號Εχτ CLK —^，

而A延遲線之輸出信號EXT CLK — D2係經由延遲延遲單元 1〇1之輸出信號EXT CLK一D預定之時間而獲得。最初，延遲 ^1。02之時間延遲實質上為〇。因此，延遲單元1〇1之輸出 仏唬EXT CLK一D在沒有時間延遲的情況不被傳送到相位偵 測器。第3圖顯示該延遲線1 〇 2之電路結構。如第3圖所 示，延遲線102包含數個單元延遲元件3丨至33。

相位偵測器1 03比較外部時脈信號Εχτ CLK和延遲線 1 〇2之輸出信號EXT CLK — D2。由於延遲線1〇2最初之時間延 遲為0，相位偵測器1 〇 3可以偵測到如第2圖所示之丨/ 6 tCLK相位差。第2圖顯示最初外部時脈信號Εχτ CLK和延遲 線102之輸出信號EXT CLK-D2間之相位差。 亦即，相位偵測器1 〇3偵測到外部時脈信號Εχτ clk和 延遲線102之輸出信號EXT CLK — D2間之相位差。 相位偵測Is 1 0 3之輸出信號，被傳送到計數器/延遲線 控制單元1 0 4。 計數器/延遲線控制單元1 〇 4調整延遲線丨〇 2之時間延

第11頁 五、發明說明（7) 遲’以回應相位偵測器1 0 3之輸出信號。換言之，計數器/ 延遲線控制單元104產生數個計數器信號以調整延遲線1〇2 之，間延遲。舉例而言，如第3圖所示，計數器/延遲線控 制單疋104經使用計數器信號（c〇nt — n、c〇nt — n — 1…及 C〇nt —1 ) ’調整用於延遲線1〇2之延遲信號Εχτ CLK_D。 如時序解碼器/暫存器丨〇 5偵測能回應計數器/延遲線控 制單το 1 0 4之計數器信號之使計數器信號致能之數目，並 且將该數目儲存於一暫存器中。計數器信號之時間延遲， 可經由檢驗計數器信號之數目而偵測出來。 。亦即，如果分析讀取指令所產生之信號為CASP —RD信 唬，％序解碼器具有形式為唯讀記憶體（r〇m )之内 ί:;照外部時脈之輸入產生casp_rd信號戶；

而之時間，被儲存為第3圖所示之粗單位延遲（C ς二這=資：在設計該時序解碼器之最初階段即已 疋。此外，日守序解碼器具有形式為 之讀取複製作為粗單位延遲夕τ外士 —=體（ROM ) 面資料至各個而序解碼器經增加上 开通天之DDL時鐘之週期。炙丁怒，Λ 據已計算之資料控制半導體記憶元件之運 《 〇6根 由時序解碼器/暫存器1〇5 程度。 刊j ® ^^口琥代表時間延遲的 用於$十數器/延遲線控制 器105之ACT信號為使致能信號。 口守序解碼器/暫存 號 之信 多工器1 0 6接收由時序解 第9圖顯示多工器1〇6之例子°存器1〇5輸出

第12頁 1255464 五、發明說明（8) 參照第9圖，多工器1 0 6接收數個輸出使致能信號 (OEOO、〇E02、〇E04…0E18及OE20)，並從這些信號選擇 一個來回應時序解碼器/暫存器1 〇 5之輸出信號。其中，輸 出使致能信號之兩位數字（ΟΕΟΟ、〇Ε02、〇Ε04···〇Ε18及 ΟΕ20 )表示行位址控制器延遲。例如，〇Ε〇4意指行位址控 制器延遲為4。本發明有關前述行位址控制器延遲之概念 稍後將參照第9圖詳細說明。 〜 一多工器106之輸出信號R0UT，係一與時脈上升緣及輸 出資料同步之控制信號，多工器丨〇 6之輸出信號F〇UT，係 一與4脈下降緣及輸出資料同步之控制信號，多工器1 〇 6 之輸出信號DQS一PRE係一用以產生内部DQS信號之控 號。 、第2圖顯示外部時脈信號EXT CLK與穿過延遲區1〇1之 延遲信號EXT CLK一D之波形。由第2圖可知，延遲信號Εχτ CLK一D被輸出’同時外部時脈信號EXT CLK被延遲了1/6 tCLK。 ，3圖說明如第1圖所示之延遲線。 麥照第3圖，（粗單位延遲）代表一單元延]

^ 斗 * 计數 ^《吕號（C〇nt-n、Cont-n — ：l ···及C〇nt — l )為 计f器/延遲線控制單元i〇4輸出之信號。如第3圖可‘… 信號EXT CLK-D穿過延遲線之前之時間延遲， 係根據計數器信號之邏輯準位所決定。 κ遲 第4圖5兒明如第1圖所示之相位偵測器1 〇 3。 相位该測器包含一積測器4〇1、一鎖相信號產生

1255464 五、發明說明（9) 下延遲單元4 〇 4及一僅測終端 402、一上延遲單元403 單元405。 作，Ζίτ'ΐΓι!具有用以比較外部時脈信號EXT CLK和延遲 :~ 2兩者相位之電路。延遲信號EXT CLK-D2為 延遲線1 0 2之輸出信號。 第7圖為债測器401之方塊圖。如第7圓所示 401包含比較器75、76及77。fc卜龢盟士 u , ^ rr V ^ 車乂态76直接比較外部時脈 k唬EXT CLK和延遲信號EXT cu —D2兩者之相位。比較器 之仏唬為PD1。比較器75比較外部時脈信號EXT CLK°和 穿過單元延遲元件71之延遲信號Εχτ CLKJ)2兩者的相位。 t匕較器75之信號為"PD2"。比較器77比較外部時脈信號Εχτ CLK，和穿過彼此依序相連之單元延遲元件72、73及以 延遲佗號Ε X T C L Κ 一 D 2兩者的相位。比較器7 7之信號 為PD3"。以下將參照第5圖說明由比較器75、76及？？輸出 之各信號之邏輯準位。在第5圖中，Εχτ cu代表外部時脈 k號’Delay-elk代表用於第7圖所示之比較器75、76及了7 之信號。由第5圖可知，如果外部時脈信號Εχτ cu在延 信號Delay-elk之上升緣為高準位，比較器之輸出即為高 準位。反之，如果外部時脈信號Εχτ CLK在延遲信號 Delay-elk之上升緣時為低準位，比較器之輸出為低準 位。例如在第7圖中’如果外部時脈信號Εχτ cl藉 元延遲元件7丨用於=較器75之延遲信號Εχτ cu_D2之 緣為高準位，比杈β 75即輸出—高準位信號。反之，如 外部時脈信號EXT CLK在藉由單元延遲元件71用於比較器

遲之仏號Dealy一0K。當接收到信號Deaiy- qk，計數器/延 遲線控制單元104即調整延遲線丨02之時間延遲。 1255464 五、發明說明（10) 75之延遲信號EXT CLK-D2之上升緣為低準位，比較器75輸 出一南準位信號。 第4圖所示之鎖相信號產生器4 0 2，經由接收偵測器 401之輸出信號PD1、PD2及PD3檢驗時間延遲的量。第8圖 顯示第4圖中鎖相信號產生器4 0 2之例子。如第8圖所示， 如果偵測器40 1之輸出信號PD1、PD2及PD3之邏輯準位分別 為L·、L及II，鎖相信號產生器402之輸出信號Ready— LOCK變 為高準位，不然變為低準位。 上延遲單元4 0 3輸出一用以增加延遲線丨〇 2之時間延遲 之信號Deal y一up。當接收到信號Deal y—up，計數器/延遲 線控制單元1 〇 4即增加延遲線1 〇 2之時間延遲。 下延遲單元404輸出一用以減少延遲線丨〇2之時間延遲 之信號Deal y — Dn。當接收到信號Deai y— Dn，計數器/延遲 線控制單元1 〇 4即減少延遲線1 〇 2之時間延遲。 偵測終端單元40 5輸出一用以調整延遲線1〇2之時間延 第6圖顯示當一偵測終端單元之輸出信號、一上延遲 單元之輸出信號及一下延遲單元單元之輸出信號使致能（ 第6圖中，信號Delay — cU與第6圖所示之

EXT 由第6圖可知，決定延遲線時間延遲之增加、減少或 固^議’係經由偵測外部時脈信號Εχτ ακ和延 遲線間之相位差而產生。

第15胃 1255464 ------- 五、發明說明（11) 第7圖為第4圖所示之偵測器4 〇 1的方塊圖。 =8圖為第4圖所示之鎖相產生器4〇2之電路圖。 第9圖為第1圖所示之多工器之操作電路圖，i 6根據行位址控制器延遲產生輸出信號r〇ut /亦夕， 圖不是第}圖所示多工器1〇6之完整電路圖，而 來說明多工器106輸出R0UT信號之程序的電路圖。秋/而用 f9圖所示之電路圖，和第1圖所示之多工器106產= 信號ROUT之電路圖並無太大差異。 生輸出 第9圖中，〇E05、OE06、〇E07及〇E〇8分別代表合杆付 址控制器延遲（CL)為5、6、7及8時用 田 使致能信號。 貝卞+之輸出 通常，如果行位址控制器延遲為5，資料經由一 電路在讀取指令5個時脈後被輸出。此時，控制資料輸 驅動運作之信號為〇E 〇 5。 然而，於先前技術中曾提及之高速記憶元件（例如 DDR SDRAM和DM2 SDRAM)中，由於時脈信號之頻率的辦 加，難以精確的使行位址控制器延遲和輸出使控制庐號曰 能相配。 ^ 為了解決上述問過，本發明建議一種輸出資料的方 法，當選擇性地使用輸出使控制信號致能，而且如果記憔 元件之行位址控制器延遲已經決定，經由外部同步資料^ 行位址控制器延遲。 、 ^ 以下將參照第9圖詳細說明本發明。〇 υ τ [ 1 ]、〇卩T [2]、〇UT[3]及OUT [4]為第1圖所示之時序解碼器/暫存器

1255464 l、發明說明（12) 1 Ο 5之輸出信號。 開啟如憶之行位址控制器延遲為5，-開咖被 R〇UT π #二使致能控制信號0E05被傳送到輸出終端 κυυ i ，同時穿過開關SWi。 向 之一被、異到售田、Ϊ π使致能控制信號0E〇5、0E06兩者其中 被傳& \遥到之使致能控制信號經穿過開關SW2 被傳达到輸出終端R0UT。你 號之頻率被維持在適者範圍內，§用於記憶元件之時脈信 6，輸出使致能控制作輸〇二_’空如果行位址控制器延遲為 終炉Rm丨T。妙^木旒0 06經穿過開關SW2被傳送到輸出 嘀：一圍Γ::*用於記憶元件之時脈信號之頻率超出 ίΓ二輸出使致能控制信號_6，可能難以 器延遲為6同步而輸出資料。在此情 元株之次料Α屮0、疋輪出使致能控制信號0Ε05，高速記憶 7G件之貝料輸出即可穩定的運作。 齡如ί t隱Γ件之仃位址控制器延遲為7，-開關SW3被 出使致能控制信號刪5、〇讓及_7三 mwr，偟’被，被選到之使致能控制信號經穿過開 關SW3被傳运到輸出終端咖。在此情況下，記情元件之 基本運作和行位址控制器延遲為6之記憶元件類似。 記憶行位址控制器延遲為8，-開關SW4被 開啟。因此，當輸出使致能控制信號_5、ΟΕ06、刪7及

Oj 0 8 # t之I選到後’被選到之使致能控制信號經 穿過開關SW4被傳送到輪出終端_τ。在此情況下，記憶 五、發明說明（13) :件之基本運作和行位址控制器延遲為6之記憶元件類 形。第1G圖顯示當行位址控制器延遲_時之信號的波 能回應讀取指令之外部時 沪個内Q卩項取指令，由 為一信號，經由讓資斜盥；α 1° ΐ後時脈所產生，rclk 以輸出資料。D 、’ ”内。卩時脈信號之時脈上升緣同步

後3個時脈產圖生所不’内部項取指令CAS_RD係由讀取指令RD ，在與内部讀取指令 生。苴紗ί 制信號〇Ε〇0之上升緣同步時產 由此；知一：Ϊ能控制信號亦依照相同方式依序輸出。 栌制致能控龍細09，在與輸Α使致能 Ϊϊΐοΐ ΐ升緣同步時產生…-輸出使致能控 步時產U ±。’ H ^出使致能㈣信號OE09之上升緣同 項I ί f ?圖所不’如果行位址控制器延遲為1 6，資料必 i ΐ=6個時脈輸出，讀取指令rd是由外部時 16之^情-杜且古^生。然而，由於行位址控制器延遲為 時門：K牛工有鬲的頻率，資料並無法在規格定義下之 “内輪出。纟此情況下，最好產生一控制信號，使得資 1255464 發明說明（14) 五 1在如第1 〇圖所示之輸出使致能控制信號⑽〇 9 · 5的高準位 時輪出。RCLK_DO信號可經由對輸出使致能控制信號 OE09.5和内部時脈信號DLL CLK進行邏輯和（AND)的運算 而獲得。儘管圖中未顯示，資料在外部時脈信號Εχτ CLK 後1 6個時脈，與RCLK_D0信號之上升緣同步時輸出，外部 時脈信號EXT CLK與行位址控制器延遲為丨6 一致。 簡&之’就南速記憶元件而言’内部讀取指令 係由外部時脈信號EXT CLK後3個時脈所產生。如果時間延 遲大約3個時脈（時間延遲在内部讀取運作中是無可避免 的），若行位址控制器延遲為16，6個時脈的内部錯誤也 許會發生。因此，内部時脈信號DLL CLK之計時數大約為 1 0個時脈。根據本發明，資料在「行位址控制器延遲為 16」的時間點視内部時脈信號而定輸出，與輸出使致 制信號OE09. 5相符。 t 一如上所述，本發明提供一種如果資料輸出由於高速記 憶兀件之特性沒有符合行位址控制器延遲，可在内 資料輸出運作的方法。 ° 因此’即使行位址控制器延遲增加，資料輸出 可以穩定的進行。 ，雖然本發明較佳具體實施例主要作為說明之用，那此 热悉本技術的人將察覺到各種修改、增加及替換， : 揭示於下之中請專利範圍中的範圍和精神，、均有二^ 苐19頁 1255464 圖式簡單說明 第1圖為根據本發明之一具體實施例之資料輸出控制 器的方塊圖； 第2圖顯示外部時脈信號之波形及穿過延遲部分之延 遲信號； $ 3圖顯示第1圖所示之延遲線； 第4圖顯示弟1圖所示之相位傾測器； f 5圖說明第4圖所示之偵測器的基本運作； 第6^圖顯示當一偵測終端單元之輸出信號使致能、一 士延遲單元之輪出信號使致能及一下延遲單元之輸出信號 使致能之信號圖； ^ 7圖為第4圖所示之偵測器的方塊圖； =圖所示之lock產生器之電路圖； 第-1!所示之多工器之操作電路圖； 形。 ‘不田仃位址控制器延遲為夺之信號的波 圖式中70件名稱與符號昭 1Λ1 ΙΟΙ I 02 I 03 104 I 05 106 31 延遲單元 延遲線 相位偵測器 計數器/延遲線控制 時序解碼器/暫存器70 多工器 ° 32、33 :單元延遲元件

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第21頁

Claims (1)

1255464 -----—. 六、申請專利範圍 制器1包：種半導體元件之資料輪出控制器，該資料輸出控 二延遲單元，用以延遲外部時脈信號； 二=!、？以讓延遲單元之輸出信號延遲； 出信號間之相用以侦測外部時脈信號和延遲線之輸 之時延數遲器線Λ制單Λ’/以輸出一控㈣^ 號； & b回應相位偵測器之輸出信 率，用以檢驗外部時脈信號之頻 與該頻率有關之資料；以及，兀之輸“唬，及儲存 該多：收數個輪出使致能控制信號，其中 號的頻率資'料，J 個暫存器所檢驗之外部時脈信 出使致能控制信號包括半導控制信號’該輸 遲，而且控制半導俨节ρ j ^件之仃位址控制器延 9上Γ 憶兀件輪出驅動之運作。 果記憶元件之行位址控制器延遲為:輸其中如 出使致能控制信號包括下列三1 一夕·器輸出之輸 制器延遲為η之第一輪出# ，、中之一 ·代表行位址控 制器延遲為μ之第出Λ能控制信號、代表行位址控 控制器上二輸^致能控制信號、代表行位址 之弟二輪出使致能控制信號。 • D凊專利範圍第1項之資料輸出控制器，其中如 第22頁 六、申請專利範圍 f Z隐元件之行位址控制器延遲為η，由工 出使致能控制信號包括下列 。。輪出之輪 遲為η之第-輸出使致能控㈣號，·及代^ 工制^延遲小Μη之數個輪出使致能控制信號。戈、正 位侦= 號兩者之相位，該延遲=比k外#時脈#號和延遲信 據外部時脈信號和延遲c::: d出信㉟，並且根 -鎖相信號產生器，經由；個比較信號， 延遲之程度，一上延遲I_偵測器之比較信號檢驗時間 時間延遲之信e，一下延：單用以=出一能增加延遲線之 線之時間延遲之錢，及輸出-能減少延遲 延遲線之時間延遲之運作。]終…，用以終結調整 制器5包；;種半導體元件之資料輪出控制器，該資料輸出控 電路部時脈信號和外部時脈…延遲 。該外部時脈信號之多單元延遲；仏唬之i遲 第一機構，運用第一機M :元中之資料，該資料儲值分析資料儲存 及， 平70之内部计時已經設定；以 弟二機構，依據第二德、4 故 之行位址控制器延遲調；資料 •如申請專利範圍第5 次 、日 一機構包括一用以延遲外邻斤之/枓输出控制器，其中第 ° τ脈信號之延遲單元，一用以 1255464 ------- 六、申請專利範圍 延遲該延遲單元之輪出信號之延 信號和延遲線之輸出信號間之相位f，f —偵測外部時脈 7.如申請專利範圍第6門項之之相資^ 二機構包括一計數琴/征、ff 6、貝枓輸出控制器，其令第 ^ ^ ，, ί ； ^ ^ - 測器之輸出信號，及一時銥:4 k遲，而回應相位偵 回應計數器/延遲線控制單元之石y5出/ 3器’用以檢驗能 的頻率，並儲存與該頻率有關之輸資^號之外部時脈信號 8 ·如申清專利範圍第7 次、 三機構包括一多工哭，、貝^輸出控制器，其中第 競，以控制資料輸^財=數個輸出使致能控制信 存器之輸出信號。 b卞s n ’而回應時序解碼器/暫 9 ♦種半導體記憶元件之皆祖於山 包括以下步驟： 、；斗輸出控制方法，該方法 i )依據外部時脈信號和外 測該外部時脈信號之單位延遲多工夺脈^唬之延遲電路偵 i i )運用步驟i )裆 夕 ， 之資料，該資料儲存單、^ 1之數值分析資料儲存單元中 -)依據步計時已經設定；以及 位址控制器延遲調整資料輸刀出之獲：間之數值㈣^ 1 0 ·如申請專利笳 ·、a 步驟i i )又包括以下子步驟=、之貢料輸出控制方法，其中 使用唯讀記憶體（R"〇MA f 中藉由分析一由外部時；-内部信號之時序’其 <項取指令產生之信號所需 第24頁 1255464 六、申請專利範圍 之時間，被儲存作為單位延遲時間多工； 使用唯讀記憶體儲存一讀取複製作為粗單位延遲 (CUD )多工；以及 使用儲存於唯讀記憶體中之資料計算遺失DDL時鐘之 週期。

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