WO2021140998A1 - 半導体装置、および半導体装置システム - Google Patents

半導体装置、および半導体装置システム Download PDF

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terminal
semiconductor device
unit
frequency
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圭 長尾
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ローム株式会社
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    • H05B45/50—Circuit arrangements for operating light-emitting diodes [LED] responsive to malfunctions or undesirable behaviour of LEDs; responsive to LED life; Protective circuits

Definitions

  • the present invention relates to a semiconductor device having an oscillator.
  • a semiconductor device formed including a semiconductor integrated circuit is often provided with an oscillator that generates a clock signal.
  • a PWM (Pulse Width Modulation) signal can be generated based on a clock signal.
  • the semiconductor device is, for example, an LED (Light Emitting Diode) drive device (LED driver)
  • LED driver Light Emitting Diode
  • An example of an LED drive device having a PWM dimming function is disclosed in Patent Document 1.
  • a system may be configured by using a plurality of the above semiconductor devices.
  • the frequency of the clock signal generated by the oscillator included in each semiconductor device varies. If the frequency of the clock signal varies, for example, the PWM signal may not be synchronized. In this case, for example, there is a possibility that a defect may occur in the image formed by the PWM dimming of the LED.
  • each semiconductor device is a crystal oscillator, it is possible to suppress the variation in the frequency of the clock signal, but it is disadvantageous in terms of cost.
  • an object of the present invention is to provide a semiconductor device capable of synchronizing the frequencies of clock signals generated in each semiconductor device even when a plurality of semiconductor devices are used.
  • the semiconductor device is The oscillator that generates the first clock signal and The first terminal to which the input clock signal is input from the outside and A first counter that counts a clock signal based on the first clock signal between the edges of the input clock signal, and A controller that sends a command for adjusting the frequency of the first clock signal to the oscillator based on the result of comparison between the counter value and the expected value by the first counter. (First configuration).
  • the configuration may include a selector that selects and outputs as an output clock signal, and a second terminal that outputs the output clock signal to the outside (second configuration).
  • the frequency dividing unit divides the output of the first frequency divider and the output of the first frequency divider by the first frequency dividing device.
  • a second frequency divider that divides by ratio, The first counter may be configured to count the output of the first frequency divider (third configuration).
  • the frequency dividing portion may be configured to generate the second clock signal whose duty is restricted to a predetermined value (fourth configuration).
  • one of the selection of the input clock signal by the selector, the selection of the second clock signal, and the selection of not outputting the output clock signal can be set. (Fifth configuration).
  • the oscillator may be a ring oscillator (sixth configuration).
  • the ring oscillator has an odd number of inverters, a DAC (DA converter) that DA-converts a rough adjustment command from the controller, and a current corresponding to the output of the DAC to the inverter.
  • the configuration may include a current supply unit for flowing current and a mirror capacity adjustment unit for changing the capacity value connected to the node between the inverters based on the fine adjustment command from the controller (seventh configuration).
  • the mirror capacity adjusting unit has a plurality of capacity units including a capacity and a switch arranged between the capacity and the node, and the semiconductor device includes a plurality of capacity units.
  • a configuration further including a first self-diagnosis unit that applies Low and High voltages to the node while changing the pattern of the capacitance unit that turns on the switch, and compares the output from the capacitance unit with the expected value.
  • a measuring unit that measures the frequency of the first clock signal in a test operation in which the controller keeps one of the coarse adjustment command and the fine adjustment command constant and changes the other.
  • a second self-diagnosis unit including a comparison unit for comparing the measurement results of the measurement unit before and after the change of the command may be provided (nineth configuration).
  • the second self-diagnosis unit includes a second counter of a predetermined bit for counting a signal having a predetermined frequency, and the measuring unit includes a period during which the second counter counts the predetermined bit.
  • the third counter that counts the first clock signal may be configured (10th configuration).
  • a configuration may include a PWM signal generation unit that generates a PWM signal based on the first clock signal (11th configuration).
  • the PWM signal generation unit may be configured to form the edge of the PWM signal when the edge of the input clock signal is detected (12th configuration).
  • the LED terminal to which the cathode of the LED can be connected and the current driver for controlling the current flowing through the LED terminal are provided, and the current driver responds to the PWM signal. It may be configured to be turned on and off (13th configuration).
  • the semiconductor device system includes a plurality of semiconductor devices having the thirteenth configuration, and each of the plurality of semiconductor devices is externally connected to the semiconductor device via a CAN (Controller Area Network) transceiver.
  • the on-duty of the PWM signal is commanded (14th configuration).
  • the semiconductor device system includes a plurality of semiconductor devices having any of the second to fifth configurations, the second terminal of the semiconductor device on the front stage side and the second terminal on the rear stage side.
  • the configuration is such that the first terminal of the semiconductor device is connected (15th configuration).
  • the semiconductor device system having the fifteenth configuration may be for in-vehicle use.
  • the semiconductor device of the present invention even when a plurality of semiconductor devices are used, it is possible to synchronize the frequencies of clock signals generated in the individual semiconductor devices.
  • FIG. 1 It is a figure which shows the structure of the LED drive device which concerns on an exemplary embodiment of this invention. It is a figure which shows an example of the case where a plurality of LED drive devices are connected and used. It is a figure which shows the system configuration example when the LED drive device is applied to the rear lamp of a vehicle. It is a block diagram which shows the structure about the frequency synchronization of the clock signal in the LED drive device. It is a table which shows the correspondence relationship between the setting data SYNCSET set in the register, the valid / invalid of the PWMIN terminal, and the valid / invalid of the PWMOUT terminal. It is a figure which shows an example of the structure which connected a plurality of LED drive devices.
  • the coarse adjustment command COARS is a timing chart showing an example of a test operation when the fine adjustment command FINE is changed while being constant (when normal).
  • the coarse adjustment command COARS is a timing chart showing an example of a test operation when the fine adjustment command FINE is changed while being constant (in the case of an abnormality). It is a timing chart which shows an example of the code change pattern in the test using the 2nd self-diagnosis part (when it is normal). It is a timing chart which shows an example of the code change pattern in the test using the 2nd self-diagnosis part (in the case of abnormality occurrence).
  • the fine adjustment command FINE is a diagram showing a count start timing when the coarse adjustment command COARS is constantly changed.
  • the coarse adjustment command COARS is a diagram showing a count start timing when the fine adjustment command FINE is changed constantly.
  • FIG. 1 is a diagram showing a configuration of an LED drive device 30 according to an exemplary embodiment of the present invention.
  • the LED driving device 30 shown in FIG. 1 drives LED arrays A1 to A24 having a plurality of channels (24 channels as an example in this embodiment).
  • the LED drive device 30 is for in-vehicle use as an example.
  • the LED drive device 30 includes a minimum voltage selection unit 1, a reference voltage generation unit 2, a spectrum diffusion reference voltage generation unit 3, a frequency / voltage conversion unit 4, an error amplifier 5, a ripple injection unit 6, and an amplifier. 7, Low side comparator 8, High side comparator 9, RS flip flop 10, OCP (overcurrent protection) unit 11, driver logic unit 12, diode 13, driver 14, SWOCP unit 15, NMOS transistor 16, UVLO (Under Voltage Lock Out) / TSD (Thermal Shut Down) section 17, band gap reference 18, internal voltage generator 19, internal voltage generator 20, anomaly notification section 21, and NMOS.
  • a semiconductor integrated circuit that integrates a transistor 22, an I / O (input / output) port 23, a ring oscillator 24, a control logic unit 25, a current driver 26, a short detection unit 27, and an open detection unit 28. It is a semiconductor device having (IC chip).
  • the LED drive device 30 has, as external terminals for establishing an electrical connection with the outside, a COMP terminal, an SNSN terminal, an SNSP terminal, a BOOT terminal, a GH terminal, a SW terminal, a PGND terminal, a VIN terminal, a VREG5 terminal, and the like. It has VREG3 terminal, FAILB terminal, EN terminal, RX terminal, TX terminal, CS0 to CS3 terminal, PWMIN terminal, FBV terminal, MINSELV terminal, LED1 to LED24 terminal, LGND1 to LGND4 terminal, PWMOUT terminal, and GND terminal. There is.
  • an output stage 35 for generating an output voltage Vout from the input voltage Vin by DC / DC conversion and supplying it to the anodes of the LED arrays A1 to A24 is arranged.
  • Each of the output stages 35 is a discrete component and includes a switching element N1, a diode D1, an inductor L1, a resistor R1, and an output capacitor Co. Since the switching element N1 is driven and controlled by the LED driving device 30, the output stage 35 is controlled by the LED driving device 30.
  • a DC / DC converter is formed by the output stage 35 and the LED drive device 30.
  • an asynchronous rectifying type step-down DC / DC converter is particularly configured as the DC / DC converter.
  • the drain of the switching element N1 composed of the NMOS transistor is connected to the application end of the input voltage Vin.
  • the node Nd1 to which the source of the switching element N1 and the cathode of the diode D1 are connected is connected to the SW terminal.
  • the anode of the diode D1 is connected to the application end of the ground potential.
  • the node Nd1 is connected to one end of the inductor L1.
  • the other end of the inductor L1 is connected to one end of the resistor R1 by a node Nd2.
  • the other end of the resistor R1 is connected to one end of the output capacitor Co by the node Nd3.
  • the other end of the output capacitor Co is connected to the end where the ground potential is applied.
  • the gate of the switching element N1 is connected to the output end of the driver 14 via the GH terminal.
  • the low potential side of the driver 14 is connected to the SW terminal.
  • the high potential side of the driver 14 is connected to the cathode of the diode 13.
  • the anode of the diode 13 is connected to the application end of the reference voltage Vdrv5.
  • One end of the boot capacitor Cb is connected between the inductor L1 and the node Nd1.
  • the other end of the boot capacitor Cb is connected to the cathode of the diode 13 via the BOOT terminal.
  • the switching element N1 is turned on. At this time, a voltage higher than the voltage generated in the boot capacitor Cb by charging from the input voltage Vin is generated in the BOOT terminal. This makes it possible to turn on the switching element N1 which is an NMOS transistor.
  • the output voltage Vout is generated at the node Nd3 by such on / off control of the switching element N1.
  • each cathode of the LED arrays A1 to A24 is connected to the LED1 to LED24 terminals, respectively.
  • the minimum voltage selection unit 1 selects the minimum voltage among the terminal voltages (cathode voltage) of the LEDs 1 to 24.
  • the node Nd2 to which one end of the resistor R1 is connected is connected to the SNSP terminal.
  • the node Nd3 to which the other end of the resistor R1 is connected is connected to the SNSN terminal.
  • the SNSP terminal voltage and the SNSN terminal voltage are input to the amplifier 7.
  • the amplifier 7 amplifies and outputs the voltage difference between the SNSP terminal voltage and the SNSN terminal voltage. As a result, the amplifier 7 detects the inductor current flowing through the inductor L1 (resistor R1).
  • the ripple injection unit 6 injects ripple into the minimum voltage selected by the minimum voltage selection unit 1 based on the output of the amplifier 7.
  • the minimum voltage after injecting the ripple is input to the inverting input end ( ⁇ ) of the Low side comparator 8 and input to the non-inverting input end (+) of the High side comparator 9.
  • the output of the Low side comparator 8 is input to the reset terminal of the RS flip-flop 10.
  • the output of the High side comparator 9 is input to the set terminal of the RS flip-flop 10.
  • the flip-flop output signal FFOUT is output from the Q output terminal of the RS flip-flop 10.
  • the driver logic unit 12 controls the switching element N1 via the driver 14 based on the flip-flop output signal FFOUT.
  • the frequency / voltage conversion unit 4 converts the frequency of the flip-flop output signal FFOUT into a voltage signal and outputs it to the non-inverting input terminal (+) of the error amplifier 5.
  • the output of the spread spectrum reference voltage generation unit 3 is input to the inverting input terminal (-) of the error amplifier 5.
  • the reference voltage generation unit 2 variably generates the Low side reference voltage VrefL and the High side reference voltage VrefH based on the output of the error amplifier 5.
  • the Low side reference voltage VrefL is input to the non-inverting input end (+) of the Low side comparator 8.
  • the high-side reference voltage VrefH is input to the inverting input end ( ⁇ ) of the high-side comparator 9.
  • hysteresis control (Bang-Bang control) is performed, and the minimum voltage among the cathode voltages of the LED arrays A1 to A24 is controlled to a desired voltage. Further, by changing the switching frequency with time by the spread spectrum reference voltage generation unit 3, it is possible to disperse the spectrum frequency, suppress the peak of the spectrum power, and take EMI (Electro Magnetic Interference) measures. ..
  • FIG. 2A shows, as an example, a configuration in which three LED drive devices 30 (30 m, 30s1, 30s2) are connected and used.
  • the LED drive device 30m corresponds to the master described later
  • the LED drive devices 30s1 and 30s2 correspond to the slave described later.
  • Each cathode of the LED arrays A1 to A24 is connected to each of the LED drive devices 30m, 30s1 and 30s2.
  • An output voltage Vout generated by the DC / DC function in the LED drive device 30 m is applied to each anode of the LED arrays A1 to A24.
  • the DC / DC function is not used in the LED drive devices 30s1 and 30s2.
  • FIG. 2A the configuration relating to the output of the output voltage Vout is shown in a simplified manner for convenience.
  • the FBV terminal outputs the respective cathode voltages of the LED arrays A1 to A24 and the minimum voltage selected by the minimum selection unit 1 among the voltages of the MINSELV terminals.
  • the FBV terminal of the external LED drive device 30 is connected to the MINSELV terminal.
  • the MINSELV terminal of the LED drive device 30 m is connected to the FBV terminal of the LED drive device 30s1, and the MINSELV terminal of the LED drive device 30s1 is connected to the FBV terminal of the LED drive device 30s2.
  • the FBV terminal of the LED drive device 30 m and the MINSELV terminal of the LED drive device 30s2 are not connected.
  • the MINSELV terminal of the LED drive device 30s2 should be connected to an application end of a high gain voltage such as the reference voltage Vdrv5 generated at the VREG5 terminal of the LED drive device 30s2 so as not to affect the selection of the minimum voltage. Is desirable.
  • the minimum voltage among the cathode voltages of the LED arrays A1 to A24 is selected, and the selected minimum voltage is output from its own FBV terminal.
  • the voltage input from the FBV terminal of the LED drive device 30s2 to its own MINSELV terminal and the minimum voltage among the cathode voltages of the LED arrays A1 to A24 are selected, and the selected minimum voltage is itself. It is output from the FBV terminal of.
  • the voltage input from the FBV terminal of the LED drive device 30s1 to its own MINSELV terminal and the minimum voltage among the cathode voltages of the LED arrays A1 to A24 are selected, and the selected minimum voltage is DC. / Used for DC function.
  • the OCP unit 11 detects the overcurrent based on the detection result of the inductor current by the amplifier 7 and protects it.
  • the SWOCP unit 15 is a circuit that detects an overcurrent flowing through the switching element N1.
  • the NMOS transistor 16 is connected between the SW terminal and the PGND terminal.
  • the PGND terminal is connected to the ground potential.
  • the UVLO / TSD unit 17 monitors the input voltage Vin to perform low voltage protection, and monitors the junction temperature of the LED drive device 30 to perform overheat protection.
  • the input voltage Vin is generated based on the battery power supply B and applied to the VIN terminal.
  • the bandgap reference 18 is a reference voltage source that generates a stable reference voltage Vbg based on the input voltage Vin applied to the VIN terminal.
  • the internal voltage generation unit 19 generates a reference voltage Vdrv5 of 5V based on the input voltage Vin.
  • the output end of the internal voltage generator 19 is connected to the capacitor via the VREG5 terminal.
  • the internal voltage generation unit 20 generates a reference voltage Vref 33 of 3.3 V based on the reference voltage Vdrv5.
  • the output end of the internal voltage generator 20 is connected to a capacitor via the VREG3 terminal.
  • the MCU (Micro Controller Unit) 45 and the CAN (Controller Area Network) transceiver 40 are arranged outside the LED drive device 30.
  • the NMOS transistor 22 is pulled up by a resistor to the reference voltage Vref 33 generated at the VREG3 terminal.
  • the abnormality notification unit 21 notifies the MCU 45 of a Low abnormality signal fat indicating an abnormality by turning on the NMOS transistor 22 based on a command from the control logic unit 25.
  • the MCU 45 transmits an enable signal enable to the control logic unit 25 via the EN terminal and the I / O port 23.
  • the CAN transceiver 40 transmits data received from the MCU 45 via the CAN bus CB to the RX terminal as received data Rxd.
  • the control logic unit 25 receives the received data Rxd via the I / O port 23.
  • the control logic unit 25 transmits the transmission data Txd to the TX terminal via the I / O port 23.
  • the CAN transceiver 40 transmits the transmission data Txd received from the TX terminal to the MCU 45 via the CAN bus CB.
  • the I / O port 23 is configured as a UART (Universal Asynchronous Receiver / Transmitter) and performs conversion between a serial signal and a parallel signal.
  • the CS0 to CS3 terminals are each pulled up by a resistor to the power supply voltage.
  • a unique number (ID) for identifying the LED driving device 30 is set in the control logic unit 25 by a combination of High or Low set in the CS0 to CS3 terminals.
  • the ring oscillator 24 is an oscillator that generates a clock signal.
  • a PWM signal is generated based on the clock signal, and PWM dimming is performed.
  • the PWMIN terminal, PWMOUT terminal, and selector 301 are used when a plurality of LED drive devices 30 are connected to synchronize the frequencies of clock signals generated by the ring oscillator 24 in each LED drive device 30 as described later. The details will be described later (note that in FIG. 1, the connection relationship between the ring oscillator 24 and the selector 301 is simplified and described).
  • the current driver 26 is provided corresponding to each of the LED1 terminal to the LED24 terminal, and a constant current is passed through each of the LED arrays A1 to A24.
  • PWM dimming of the LED arrays A1 to A24 is performed. Further, DC dimming is also possible by making the set value of the constant current variable after turning on the current driver 26.
  • the short circuit detection unit 27 is provided corresponding to each of the LED1 terminal to the LED24 terminal, detects a short circuit of the LED arrays A1 to A24 based on the voltage of the terminal, and performs short circuit protection.
  • the open detection unit 28 is provided corresponding to each of the LED1 terminal to the LED24 terminal, detects the opening of the LED arrays A1 to A24 based on the voltage of the terminal, and performs open protection.
  • FIG. 2B shows a system configuration example when the LED drive device 30 is applied to the rear lamp of the vehicle as an example of the application.
  • the individual LED drive devices 30 are indicated by reference numerals 30A to 30H, respectively.
  • the CAN transceivers 40A to 40C in FIG. 2B correspond to the CAN transceiver 40 shown in FIG.
  • the LED drive devices 30A and 30B and the CAN transceiver 40A are applied to the rear lamp on the left side of the rear part of the vehicle.
  • the LED drive devices 30A and 30B and the CAN transceiver 40A are mounted on the printed circuit board P1.
  • the semiconductor device system 300A is configured by connecting the LED drive devices 30A and 30B.
  • the PWM OUT terminal of the LED drive device 30A on the front stage side is connected to the PWM IN terminal of the LED drive device 30B on the rear stage side.
  • the clock signal generated by the ring oscillator 24B of the LED drive device 30B is set to the frequency of the clock signal generated by the ring oscillator 24A of the LED drive device 30A. It is possible to synchronize the frequencies of. The method of synchronizing the frequencies will be described later.
  • the LED drive devices 30C to 30F and the CAN transceiver 40B are applied to the rear lamp in the center of the rear part of the vehicle.
  • the LED drive devices 30C to 30F and the CAN transceiver 40B are mounted on the printed circuit board P2.
  • the semiconductor device system 300B is configured by connecting the LED drive devices 30C to 30F.
  • the PWM OUT terminal of the LED drive device 30C on the front stage side is connected to the PWM IN terminal of the LED drive device 30D on the rear stage side.
  • the PWM OUT terminal of the LED drive device 30D on the front stage side is connected to the PWM IN terminal of the LED drive device 30E on the rear stage side.
  • the PWM OUT terminal of the LED drive device 30E on the front stage side is connected to the PWM IN terminal of the LED drive device 30F on the rear stage side.
  • the frequency of the clock signal generated by the ring oscillator 24C of the LED drive device 30C is set to the ring oscillator 24D to 24F of the LED drive devices 30D to 30F. It becomes possible to synchronize the frequency of the clock signal generated by.
  • the LED drive devices 30G and 30H and the CAN transceiver 40C are applied to the rear lamp on the right side of the rear part of the vehicle.
  • the LED drive devices 30G and 30H and the CAN transceiver 40C are mounted on the printed circuit board P3.
  • the semiconductor device system 300C is configured by connecting the LED drive devices 30G and 30H.
  • the PWM OUT terminal of the LED drive device 30G on the front stage side is connected to the PWM IN terminal of the LED drive device 30H on the rear stage side.
  • the clock signal generated by the ring oscillator 24H of the LED drive device 30H is set to the frequency of the clock signal generated by the ring oscillator 24G of the LED drive device 30G. It is possible to synchronize the frequencies of.
  • data can be transmitted and received between the LED drive devices 30A and 30B and the CAN transceiver 40A.
  • Data can be transmitted and received between the LED drive devices 30C to 30F and the CAN transceiver 40B.
  • Data can be transmitted and received between the LED drive devices 30G and 30H and the CAN transceiver 40C.
  • the CAN transceivers 40A to 40C can send and receive data to and from the MCU 45 mounted on the printed circuit board P4 via the wire harness 50.
  • the CAN bus CB (FIG. 1) is included in the wire harness 50.
  • the MCU 45 can instruct the LED drive devices 30A to 30H on the on-duty of PWM dimming via the CAN transceivers 40A to 40C.
  • the MCU 45 can transmit the enable signal enable to the LED drive devices 30A to 30H via the wire harness 50, and can receive the abnormal signal fruit from the LED drive devices 30A to 30H via the wire harness 50.
  • FIG. 3 is a block diagram showing a configuration related to frequency synchronization of clock signals in the LED drive device 30. Note that FIG. 3 also shows a configuration related to PWM dimming.
  • the LED drive device 30 includes a selector 301, a rise / fall edge detection unit 302, a controller 303, a frequency divider 304, a PWM signal generation unit 305, and a register 306. It has a peripheral device 307, an 8-bit counter 308, and a register 309.
  • the rise / fall edge detection unit 302 detects the rise edge and the fall edge of the input clock signal CLKIN input from the outside to the PWMIN terminal.
  • the controller 303 adjusts the frequency of the clock signal CLK generated by the ring oscillator 24 by transmitting the coarse adjustment command COARS and the fine adjustment command FINE to the ring oscillator 24.
  • both the coarse adjustment command COARS and the fine adjustment command FINE are 5-bit digital command signals as an example. The configuration for adjusting the frequency by such a command will be described later.
  • the frequency of the clock signal CLK generated by the ring oscillator 24 is assumed to be 18 MHz as a typical value as an example.
  • the frequency divider 304 divides the frequency of the clock signal CLK by a predetermined division ratio.
  • the predetermined division ratio is 1/144 as an example.
  • the PWM signal generation unit 305 generates the PWM signal pwms based on the clock signal CLKd1.
  • the PWM signal generation unit 305 has a counter that counts the clock signal CLKd1.
  • the PWM signal generation unit 305 raises the PWM signal pwms to High when the rise / fall edge detection unit 302 detects the rise edge of the input clock signal CLKIN.
  • the above counter is reset.
  • the counter counts the count value obtained by multiplying the integer of the denominator with the molecule in the division ratio of the frequency divider 307 described later by the on-duty of PWM dimming set in the register 306.
  • the PWM signal generation unit 305 lowers the PWM signal pwms to Low.
  • the PWM signal generation unit 305 raises the PWM signal pwms to High and the counter, for example, when the counter counts the integer of the denominator with the numerator in the division ratio of the frequency divider 307 as 1. May be reset.
  • the PWM signal generation unit 305 resets the counter at the same time as the clock signal CLKd2 is raised to High by the frequency divider 307 to raise the PWM signal pwms to High, and is on-duty.
  • the PWM signal pwms is lowered to Low to generate the PWM signal pwms.
  • the on-duty of PWM dimming is set in the register 306 by a command from the MCU 45 via the CAN transceiver 40.
  • the current driver 26 includes an NMOS transistor 26A, a resistor 26B, an error amplifier 26C, and a switch 26D.
  • the drain of the NMOS transistor 26A is connected to any of the LED1 to LED24 terminals.
  • the source of the NMOS transistor 26A is connected to one end of the resistor 26B.
  • the other end of the resistor 26B is connected to the end where the ground potential is applied.
  • the node to which the source of the NMOS transistor 26A and the resistor 26B are connected is connected to the inverting input end ( ⁇ ) of the error amplifier 26C.
  • a predetermined reference voltage is applied to the non-inverting input terminal (+) of the error amplifier 26C.
  • the switch 26D is arranged between the output end of the error amplifier 26C and the gate of the NMOS transistor 26A.
  • the current driver 26 is turned on by turning on the switch 26D in the on-duty period in one cycle of the PWM signal pwms, and the current driver 26 is turned off by turning off the switch 26D in the off-duty period. As a result, PWM dimming is performed according to the PWM signal pwms.
  • the delay amount between the LED channels of the PWM signal pmws can also be set in the register 306. This makes it possible to prevent current from starting to flow through the LED arrays of all channels at the same time.
  • the frequency divider 307 divides the clock signal CLKd1 by a predetermined division ratio.
  • the predetermined division ratio is 1/256 as an example.
  • the frequency divider 307 generates a clock signal CLKd2 having a predetermined duty.
  • the predetermined duty is set to 50% as an example.
  • the selector 301 selects either the input clock signal CLKIN from the PWMIN terminal or the clock signal CLKd2 from the frequency divider 307 according to the setting in the register 309, and sets it as the output clock signal CLKOUT via the PWMOUT terminal. Output to the outside or do not output the output clock signal CLKOUT.
  • FIG. 4 shows the correspondence between the 2-bit setting data SYNCSET set in the register 309, the valid / invalid of the PWM IN terminal, and the valid / invalid of the PWM OUT terminal.
  • the controller 303 adjusts the frequency of the clock signal CLK based on the input clock signal CLKIN. That is, the PWMIN terminal is enabled.
  • the controller 303 when the rising / falling edge detection unit 302 detects the rising edge of the input clock signal CLKIN, the controller 303 resets the 8-bit counter 308.
  • the 8-bit counter 308 counts the clock signal CLKd1.
  • the controller 303 compares the counter value of the 8-bit counter 308 with the predetermined first expected value.
  • the controller 303 commands the ring oscillator 24 to lower the frequency of the clock signal CLK, and when the counter value is smaller than the first expected value, the ring oscillator 24 is instructed to lower the frequency of the clock signal CLK. Command to increase the frequency of.
  • the controller 303 when the rising / falling edge detection unit 302 detects the falling edge of the input clock signal CLKIN, the controller 303 resets the 8-bit counter 308. After that, when the rising / falling edge detection unit 302 detects the rising edge of the input clock signal CLKIN, the controller 303 compares the counter value of the 8-bit counter 308 with the predetermined second expected value.
  • the controller 303 commands the ring oscillator 24 to lower the frequency of the clock signal CLK, and when the counter value is smaller than the second expected value, the ring oscillator 24 is instructed to lower the frequency of the clock signal CLK. Command to increase the frequency of.
  • the counter When the rising edge of the input clock signal CLKIN is detected, the counter continues counting without resetting, and then when the rising edge of the input clock signal CLKIN is detected, the counter value is secondly expected. It may be compared with the value. In this case, the second expected value is 256 in the above example.
  • the frequency divider 304 is not indispensable, and a counter (corresponding to an 8-bit counter 308) may directly count the clock signal CLK.
  • FIG. 5 is set in the register 309 of each LED drive device 30 when the semiconductor device system 300B is configured by connecting the LED drive devices 30C to 30F as shown in FIG. 2B described above as an example. It shows the SYNCSET.
  • the LED drive device 30D which is a slave
  • the PWMIN terminal becomes effective, and the frequency adjustment of the clock signal CLK based on the input clock signal CLKIN by the controller 303 described above is performed.
  • the input clock signal CLKIN is an output clock signal CLKOUT output from the PWMOUT terminal of the LED drive device 30C in the previous stage.
  • the frequency of the clock signal CLK generated by the ring oscillator 24 of the slave LED drive device 30D matches the frequency of the clock signal CLK generated by the ring oscillator 24 of the master LED drive device 30C. It will be adjusted.
  • the input clock signal CLKIN is selected by the selector 301 and output as an output clock signal CLKOUT from the PWMOUT terminal to the outside.
  • the PWMIN terminal becomes effective, and the frequency adjustment of the clock signal CLK based on the input clock signal CLKIN by the controller 303 described above is performed.
  • the input clock signal CLKIN is an output clock signal CLKOUT output from the PWMOUT terminal of the LED drive device 30D in the previous stage.
  • the frequency of the clock signal CLK generated by the ring oscillator 24 of the slave LED drive device 30E matches the frequency of the clock signal CLK generated by the ring oscillator 24 of the master LED drive device 30C. It will be adjusted.
  • the input clock signal CLKIN is selected by the selector 301 and output as an output clock signal CLKOUT from the PWMOUT terminal to the outside.
  • the PWMIN terminal becomes effective, and the frequency adjustment of the clock signal CLK based on the input clock signal CLKIN by the controller 303 described above is performed.
  • the input clock signal CLKIN is an output clock signal CLKOUT output from the PWMOUT terminal of the LED drive device 30E in the previous stage.
  • the frequency of the clock signal CLK generated by the ring oscillator 24 of the slave LED drive device 30F matches the frequency of the clock signal CLK generated by the ring oscillator 24 of the master LED drive device 30C. It will be adjusted.
  • the output clock signal CLKOUT is not output, and the PWMOUT terminal is invalid.
  • FIG. 6 is a timing chart showing an example when the frequency of the clock signal CLK is adjusted based on the input clock signal CLKIN by the controller 303.
  • the input clock signal CLKIN, the reset signal of the 8-bit counter 308 (output of the rise / fall edge detection unit 302), the counter value by the 8-bit counter 308, the frequency adjustment timing, and the duty are shown in this order from the top.
  • the PWM signal pwms when set to 50% is shown.
  • the 8-bit counter 308 When the rising edge of the input clock signal CLKIN is detected at the timing t0 shown in FIG. 6, the 8-bit counter 308 is reset and the PWM signal pwms is started. After that, the counter value when the fall of the input clock signal CLKIN is detected at the timing t2 exceeds the first expected value. This is because the frequency of the clock signal CLK is higher than the frequency of the clock signal CLK in the master so that the PWM signal pwms falls at the timing t1.
  • the frequency of the clock signal CLK is adjusted to be low.
  • the amount exceeding the second expected value of the counter value (here, the same as the first expected value) Decrease.
  • the frequency of the clock signal CLK is adjusted to be lower, the count is reset, and the PWM signal pwms is started up.
  • the counter value when the fall of the input clock signal CLKIN is detected at the timing t4 is lower than the first expected value. This is because the frequency of the clock signal CLK is lower than the frequency of the clock signal CLK in the master so that the PWM signal pwms falls at the timing t5.
  • the frequency of the clock signal CLK is adjusted to be high.
  • the counter value substantially matches the second expected value.
  • the frequency of the clock signal CLK is not adjusted at the timing t6, the counter is reset, and the PWM signal pwms is started up.
  • the counter value when the fall of the input clock signal CLKIN is detected at the timing t7 substantially matches the first expected value, and the frequency of the clock signal CLK matches the frequency of the clock signal CLK in the master ( Synchronize).
  • the PWM signal pwms falls at the timing t7.
  • the frequency variation of the input clock signal CLKIN is small (for example, 488 Hz ⁇ 10%), and the duty of the input clock signal CLKIN is set to a predetermined value (here, 50% as an example) by the frequency divider 307. ),
  • the frequency can be adjusted by feedback at both the rising and falling edges of the input clock signal CLKIN. As a result, the time until the frequency stabilizes can be shortened.
  • FIG. 7 is a diagram showing a configuration example of the ring oscillator 24.
  • the ring oscillator 24 includes a DAC (DA converter) 24A, an error amplifier 24B, an NMOS transistor 24C, a resistor 24D, an AND circuit 24E, a selector 24F, and MOSFET transistors PM1 to PM5. It has NMOS transistors NM1 to NM4, inverters INV1 to INV3, and a mirror capacitance adjusting unit 241. Further, as shown in FIG. 7, the LED drive device 30 has a first self-diagnosis unit 311 and a second self-diagnosis unit 312.
  • the coarse adjustment command COARS is a 5-bit digital signal as an example here.
  • the analog voltage signal is applied to the non-inverting input end (+) of the error amplifier 24B.
  • a constant current circuit that generates a constant current Ic is configured from the error amplifier 24B, the NMOS transistor 24C, and the resistor 24D. More specifically, the source of the NMOS transistor 24C is connected to one end of the resistor 24D, and the other end of the resistor 24D is connected to the end where the ground potential is applied. The node to which the source of the NMOS transistor 24C and one end of the resistor 24D are connected is connected to the inverting input end ( ⁇ ) of the error amplifier 24B. The output end of the error amplifier 24B is connected to the gate of the NMOS transistor 24C. As a result, a constant current Ic flowing through the NMOS transistor 24C is generated with a current value corresponding to the analog voltage signal output from the DAC 24A.
  • the inverter INV2 is arranged after the inverter INV1, and the inverter INV3 is arranged after the inverter INV2.
  • the inverters INV1 to INV3 each have an upper MOSFET transistor and a lower NMOS transistor.
  • the ring oscillator is not limited to three inverters such as INV1 to IVN3, and may be composed of an odd number of inverters.
  • the output end of the inverter INV3 is input to one input end of the AND circuit 24E.
  • An enable signal en is input to the other input end of the AND circuit 24E.
  • the selector 24F selects the output of the AND circuit 24E and inputs it to the input terminal of the inverter INV1. That is, if the enable signal en is High, the output of the inverter INV3 is input to the input terminal of the inverter INV1 during normal operation. At this time, the clock signal CLK is output from the inverter INV3.
  • a current mirrored with a constant current Ic flows into the PRIVATE transistor of the inverter INV1 by the current mirror composed of the epitaxial transistors PM1 and PM3.
  • the current mirrored with the constant current Ic flows into the epitaxial transistor of the inverter INV2 by the current mirror composed of the epitaxial transistors PM1 and PM4.
  • the current mirrored with the constant current Ic flows into the epitaxial transistor of the inverter INV3 by the current mirror composed of the epitaxial transistors PM1 and PM5.
  • the current Im mirrored with the constant current Ic flows into the NMOS transistor NM1 by the current mirror composed of the MOSFET transistors PM1 and PM2.
  • a current mirrored with the current Im flows out from the NMOS transistor of the inverter INV1 by the current mirror composed of the NMOS transistors NM1 and NM2.
  • the current that mirrors the current Im flows out from the NMOS transistor of the inverter INV2.
  • a current mirrored with the current Im flows out from the NMOS transistor of the inverter INV3 by the current mirror composed of the NMOS transistors NM1 and NM4.
  • the constant current circuit, the NMOS transistors PM1 to PM5, and the NMOS transistors NM1 to NM4 constitute a current supply unit 240 that supplies current to the inverters INV1 to INV3 according to the output of the DAC24A.
  • the current flowing through the inverters INV1 to INV3 is adjusted according to the coarse adjustment command COARS, the response delays of the inverters INV1 to INV3 are adjusted, and the clock signal CLK output from the ring oscillator 24 (inverter INV3).
  • the frequency can be adjusted. Specifically, the higher the current value of the current flowing through the inverters INV1 to INV3, the smaller the response delay and the higher the frequency of the clock signal CLK.
  • the mirror capacitance adjusting unit 241 connects the node Q1 to which the output end of the inverter INV1 and the input end of the inverter INV2 are connected, and the output end of the inverter INV2 and the input end of the inverter INV3. It is connected to the node Q2.
  • the first self-diagnosis unit 311 converts the fine adjustment command FINE input from the controller 303 into a command for the mirror capacity adjustment unit 241 and transmits the command to the mirror capacity adjustment unit 241.
  • the fine adjustment command FINE is, for example, a 5-bit digital signal.
  • the mirror capacitance adjusting unit 241 adjusts the response delays of the inverters INV2 and INV3 by changing the capacitance value connected to the nodes Q1 and Q2 in response to a command from the first self-diagnosis unit 311 to obtain the clock signal CLK. Adjust the frequency. Specifically, the larger the capacitance value connected to the nodes Q1 and Q2, the larger the response delay and the lower the frequency of the clock signal CLK. The details of the mirror capacitance adjusting unit 241 and the first self-diagnosis unit 311 will be described later.
  • FIG. 8 is a flowchart relating to frequency adjustment of the clock signal CLK in the configuration shown in FIG. 7 as described above.
  • the rising / falling edge detection unit 302 detects the rising edge or the rising edge of the input clock signal CLKIN in step S1 of FIG. 8 (YES in step S1), the process proceeds to step S2.
  • step S2 the controller 303 compares the counter value of the 8-bit counter 308 with the expected value.
  • the process returns to the determination in step S1. If the difference between the counter value and the expected value is not equal to or less than the first predetermined value in step S3 (NO in step S3), the process proceeds to step S4.
  • step S4 if the difference between the counter value and the expected value is not equal to or less than the second predetermined value (> first predetermined value) (NO in step S4), the controller 303 proceeds to step S5. In step S5, the controller 303 updates the value of the coarse adjustment command COARS. On the other hand, if the difference between the counter value and the expected value is equal to or less than the second predetermined value (YES in step S4), the process proceeds to step S6. In step S6, the controller 303 calculates the update value of the fine adjustment command FINE. Then, in step S7, it is determined whether the update value of the fine adjustment command FINE is the maximum value or the minimum value.
  • step S7 If the update value is neither the maximum value nor the minimum value (NO in step S7), the process proceeds to step S8, and the controller 303 updates the value of the fine adjustment command FINE to the update value. On the other hand, if the update value is the maximum value or the minimum value (YES in step S7), the process proceeds to step S9, and the controller 303 centers the value of the fine adjustment command FINE while updating the value of the coarse adjustment command COARS. Let it be a value.
  • LED drive device 30 semiconductor device
  • a wafer test and a final test are performed as inspections before product shipment.
  • the wafer test is a test performed before the circuit formed on the wafer is individualized into an IC chip.
  • the frequency measurement of the clock signal CLK at the frequency center value setting, the frequency measurement of the clock signal CLK at the frequency maximum value setting, and the frequency minimum value setting are performed by the code setting by the coarse adjustment command COARS and the fine adjustment command FINE.
  • the frequency of the clock signal CLK is measured in. The frequency measurement is performed, for example, by bringing the probe into contact with the electrode pad.
  • a stack defect test of the mirror capacitance adjusting unit 241 is performed by the first self-diagnosis unit 311 described later. Since the stack defect test can be performed in a short time, it is preferable to include it in the wafer test.
  • the final test is a test in the product state after packaging the IC chip, and like the wafer test, the frequency of the clock signal CLK is measured at each setting of the frequency center value, the maximum value, and the minimum value.
  • a frequency linearity test between codes is performed by the second self-diagnosis unit 312 (FIG. 7) described later. It is also possible to include the linearity test by the second self-diagnosis unit 312 in the wafer test.
  • the first self-diagnosis unit 311 and the second self-diagnosis unit 312 are circuits using BIST (Built-in Self Test).
  • BIST is one of the design for testability (DFT) technologies.
  • DFT design for testability
  • the function of the IC tester is incorporated in the IC chip. Specifically, a "circuit that generates a test pattern" and a “circuit that collates the test result with the expected value" are integrated in the IC.
  • FIG. 9 is a block diagram showing a configuration related to the test by the first self-diagnosis unit 311.
  • FIG. 11 is a diagram showing an example of the internal configuration of the mirror capacitance adjusting unit 241.
  • the mirror capacitance adjusting unit 241 has 16 capacitance units CU (1) to CU (16) and 15 capacitance units CU (17) to CU (31).
  • the capacity units CU (1) to CU (16) are connected to the node Q1 (FIG. 7).
  • the capacity units CU (17) to CU (31) are connected to the node Q2 (FIG. 7).
  • FIG. 12 is a diagram showing an example of internal configuration of each capacity unit CU (*).
  • the capacity unit CU (*) has a switch SW, a buffer BF, and a capacity C.
  • the switch SW switches between conduction and interruption between node Q1 or node Q2 and one end of the capacitance C.
  • the first self-diagnosis unit 311 converts the fine adjustment command FINE (5 bits) from the controller 303 into the setting signal DSET (31 bits).
  • the on / off of the switch SW in each capacitance unit CU (*) is set according to the setting signal DSET. More specifically, for example, the capacitance units CU (1) to CU (16) in which the "1" and "0" of each bit from the least significant bit to the 16th bit of the setting signal DSET are connected to the node Q1, respectively.
  • the setting signal DSET indicates that the switch SW of all the capacitance units CU (*) is off, and the fine adjustment command FINE is "1" (1) (.
  • the setting signal DSET indicates that the switch SW of only the capacitance unit CU (1) is on, the switch SW of the remaining capacitance CU (*) is off, and the fine adjustment command FINE is "2" (.
  • the setting signal DSET indicates that the switch SW of only the capacitance units CU (1) and CU (2) is on, and the switch SW of the remaining capacitance CU (*) is off. Every time the value (decimal number) of the fine adjustment command FINE is increased by 1, the capacity unit CU (*) in which the switch SW is turned on can be increased by one.
  • the number of capacities C connected to the nodes Q1 and Q2 increases as the value of the fine adjustment command FINE increases. This makes it possible to adjust the mirror capacitance.
  • FIG. 10 is a timing chart showing an example of a test operation by the first self-diagnosis unit 311.
  • the fine adjustment command FINE is set to “0” at the start of the test, and the fixed command TCONT_IH output from the controller 303 is set to Low.
  • the first self-diagnosis unit 311 converts the fixed command TCONT_IH into a fixed signal FIX, and instructs the selector 24F to select the fixed signal FIX from the output of the AND circuit 24E and the fixed signal FIX (FIG. FIG. 7).
  • the fixed signal FIX is set to High, so the node Q1 is set to Low and the node Q2 is set to High.
  • the fixed signal FIX is set to Low, so that the node Q1 is set to High and the node Q2 is set to Low.
  • node Q1 is set to Low and node Q2 is set to High.
  • the switches SW of all the capacitance units CU (*) are turned off.
  • the output signal TIN formed based on the level of the signal output from the buffer BF in each capacitance unit CU (*) is output from the ring oscillator 24 (FIG. 9).
  • the output signal TIN is 31-bit data corresponding to the number of capacitance units CU (*).
  • the bit data of the output signal TIN is "1"
  • the bit data of the output signal TIN is It is set to "0".
  • the first self-diagnosis unit 311 compares the output signal TIN with the expected value after a predetermined time has elapsed from the start of the test in consideration of the time from the start of the test until the output signal TIN stabilizes.
  • the first self-diagnosis unit 311 considers that there is no abnormality when the output signal TIN matches the expected value, outputs a judgment signal TOUT indicating normality to the controller 303, and when the output signal TIN does not match the expected value, there is an abnormality. Assuming that it has occurred, a determination signal TOUT indicating an abnormality is output to the controller 303.
  • the determination signal TOUT is, for example, Low when it is normal, and High when it is abnormal. In addition, once the determination signal reaches a level indicating an abnormality, the level may be continued thereafter.
  • the fine adjustment command FINE is maintained at "0"
  • the fixed command TCONT_IH is switched to High
  • node Q1 is set to High
  • node Q2 is set to Low.
  • the first self-diagnosis unit 311 compares the output signal TIN with the expected value and outputs the determination signal TOUT.
  • the fine adjustment command FINE is switched to "1"
  • the fixed command TCONT_IH is switched to Low
  • node Q1 is set to Low
  • node Q2 is set to High.
  • the switch SW of only the capacitance unit CU (1) is turned on.
  • the first self-diagnosis unit 311 compares the output signal TIN with the expected value and outputs the determination signal TOUT.
  • the fine adjustment command FINE is maintained at "1"
  • the fixed command TCONT_IH is switched to High
  • node Q1 is set to High
  • node Q2 is set to Low.
  • the first self-diagnosis unit 311 compares the output signal TIN with the expected value and outputs the determination signal TOUT.
  • the level of the nodes Q1 and Q2 is switched while the fine adjustment command FINE is switched, and the output signal TIN is determined.
  • FIG. 13 is a diagram showing a configuration example of the second self-diagnosis unit 312.
  • the second self-diagnosis unit 312 has an 11-bit counter 312A, a 13-bit counter 312B, a selector 312C, a previous data storage unit 312D, and a comparison unit 312E.
  • the value of the coarse adjustment command COARS is changed by keeping the value of the fine adjustment command FINE output from the controller 303 constant, or the value of the coarse adjustment command COARS is changed.
  • the frequency of the clock signal CLK is measured by changing the value of the fine adjustment command FINE as a constant, and the frequency linearity between the codes is confirmed.
  • the ring oscillator 24 is in the same state as in normal operation, and the selector 24F selects the output of the AND circuit 24E (FIG. 7).
  • FIG. 14 is a timing chart showing an example of a test operation when the fine adjustment command FINE is changed while the coarse adjustment command COARS is constant. As shown in FIG. 14, the value of the fine adjustment command FINE is switched at the timing t10. When the stabilization time Ts required for stabilizing the frequency of the clock signal CLK elapses from the timing t10, the start flag is raised. After that, when the start flag goes down (timing t11), the controller 303 causes the 11-bit counter 312A and the 13-bit counter 312B to start counting.
  • the 11-bit counter 312A counts 5 MHz signals.
  • the 13-bit counter 312B counts the clock signal CLK.
  • the comparison timing signal output from the 11-bit counter 312A rises to High.
  • the comparison unit 312E compares the counter value by the 13-bit counter 312B at that time with the counter value stored in the previous data storage unit 312D.
  • the time required to count the 5 MHz signal for 11 bits is 409.6 ⁇ s, and the frequency of the clock signal CLK is specified by the counter value counted by the 13-bit counter 312B during the time. That is, the 13-bit counter 312B corresponds to a measuring unit that measures the frequency of the clock signal CLK.
  • the counter value in the fine adjustment command FINE before the value of the fine adjustment command FINE is switched at the timing t10 is saved in the previous data storage unit 312D, and the counter value is compared by the comparison unit to clock the clocks between the codes. The change in the frequency of the signal CLK can be determined.
  • the comparison unit 312E since there is no abnormality in the change in the frequency of the clock signal CLK by the comparison by the comparison unit 312E, the comparison unit 312E notifies the controller 303 that it is normal, and the controller 303 indicates Low. Error flag is output.
  • the selector 312C selects the counter value of the 13-bit counter 312B and overwrites the previous data storage unit 312D (previous data update). After that, since the selector 312C selects the output of the previous data storage unit 312D, the data of the previous data storage unit 312D does not change.
  • FIG. 16 is a timing chart showing an example of the change pattern of the code (fine adjustment command FINE, coarse adjustment command COARS) in the test using the second self-diagnosis unit 312.
  • the normal operation is switched to the test operation, the value of the fine adjustment command FINE is set to "10000", and the coarse adjustment command COARS is set to "0000".
  • the stabilization time Ts elapses from the timing t20, counting by the 11-bit counter 312A and the 13-bit counter 312B is started, and the counter value is stored in the previous data storage unit 312D.
  • the comparison by the comparison unit 312E is not performed.
  • the coarse adjustment command COARS is switched to "00001" while maintaining the value of the fine adjustment command FINE.
  • counting by the 11-bit counter 312A and the 13-bit counter 312B is started at the timing when the stabilization time Ts has elapsed from the timing when the coarse adjustment command COARS is switched.
  • the new counter value by the 13-bit counter 312B is compared with the counter value of the previous data storage unit 312D. At this time, the new counter value is overwritten and saved in the previous data storage unit 312D.
  • the value of the coarse adjustment command COARS is sequentially switched to "11111" to compare the counter values.
  • the value of the fine adjustment command FINE is switched to "00001" while maintaining the value of the coarse adjustment command COARS.
  • counting by the 11-bit counter 312A and the 13-bit counter 312B is started at the timing when the stabilization time Ts elapses from the timing when the value of the fine adjustment command FINE is switched.
  • the new counter value by the 13-bit counter 312B is compared with the counter value of the previous data storage unit 312D. At this time, the new counter value is overwritten and saved in the previous data storage unit 312D.
  • the value of the fine adjustment command FINE is sequentially switched to "11111" to compare the counter values.
  • the value of the fine adjustment command FINE is switched to "11111"
  • the value of the fine adjustment command FINE is switched to "00000”
  • the value of the coarse adjustment command COARS is switched to "00110".
  • the comparison is not performed by the comparison unit 312E, and the counter value is stored in the previous data storage unit 312D.
  • the value of the fine adjustment command FINE is sequentially switched to "11111" to compare the counter values.
  • the value of the coarse adjustment command COARS is switched in the order of "01100”, “10000”, “10110”, “11100”, “11111”, and the fine adjustment command FINE is performed while the value of the coarse adjustment command COARS is constant.
  • the counter values are compared while switching the value of.
  • the LED drive device 30 shown in FIG. 1 is a packaged product having a rectangular shape when viewed from above. Of the two opposite sides of the rectangular shape, the PWMIN terminal is arranged on one side, and the PWMOUT terminal is arranged on the other side.
  • the PWM OUT terminal is arranged on the same side as the side on which the FBV terminal is arranged, it is desirable that at least one terminal is arranged between the PWM OUT terminal and the FBV terminal.
  • the PWMOUT terminal is arranged on the same side as the side on which the MINSELV terminal is arranged, it is desirable that at least one terminal is arranged between the PWMOUT terminal and the MINSELV terminal. That is, it is desirable that the PWMOUT terminal is not adjacent to the FBV terminal and the MINSELV terminal. This is because the signal generated at the PWM OUT terminal is a rectangular wave, whereas the signal generated at the FBV terminal and the MINSELV terminal is an analog signal.
  • the PWM OUT terminal is a low withstand voltage terminal
  • the PGND terminal, SW terminal, GH terminal, BOOT terminal, VIN terminal, SNSP terminal, SNSN terminal, and COMP terminal are high withstand voltage terminals, which may cause a short circuit between the terminals.
  • the PWMOUT terminal is arranged on the same side as the side on which any of the LED terminals 1 to LED24 (for example, LED13 to LED24 terminals) is arranged, at least one terminal is connected to the LED terminal. Is desirable to be placed. That is, it is desirable that the PWM OUT terminal is not adjacent to the LED terminal. This is because a high voltage is applied to the LED terminal.
  • the present invention can be used as an example for driving a vehicle-mounted LED.

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Abstract

第１クロック信号を生成する発振器と、外部から入力クロック信号を入力される第１端子と、前記入力クロック信号のエッジ間において、前記第１クロック信号に基づくクロック信号をカウントする第１カウンタと、前記第１カウンタによるカウンタ値と期待値との比較結果に基づき、前記第１クロック信号の周波数を調整する指令を前記発振器に送るコントローラと、を有する半導体装置としている。

Description

半導体装置、および半導体装置システム
　本発明は、発振器を有する半導体装置に関する。
　従来、半導体集積回路（ＩＣ）を含んで形成される半導体装置には、クロック信号を生成する発振器が備えられる場合が多い。例えば、クロック信号に基づきＰＷＭ（Pulse　Width　Modulation）信号を生成することができる。
　そして、上記半導体装置が例えばＬＥＤ（Light　Emitting　Diode）駆動装置（ＬＥＤドライバ）である場合、上記ＰＷＭ信号を用いてＬＥＤのＰＷＭ調光を行うＬＥＤ駆動装置が存在する。なお、ＰＷＭ調光機能を有するＬＥＤ駆動装置の一例は、特許文献１に開示されている。
特開２０１９－１７９６６２号公報
　ここで、例えばアプリケーションとしてＬＥＤの灯数が多く必要な場合等により、複数の上記半導体装置を用いてシステムを構成する場合がある。この場合、個々の半導体装置に含まれる発振器により生成されるクロック信号の周波数にばらつきが存在する虞がある。クロック信号の周波数にばらつきが存在すると、例えばＰＷＭ信号の同期がとれないことが生じうる。この場合、例えば、ＬＥＤのＰＷＭ調光により形成される画像に不具合が生じる虞がある。
　なお、個々の半導体装置に含まれる発振器を水晶発振器とすれば、クロック信号の周波数のばらつきを抑えることは可能であるが、コスト面で不利である。
　上記状況に鑑み、本発明は、複数の半導体装置を用いる場合でも、個々の半導体装置において生成されるクロック信号の周波数の同期を可能とする半導体装置を提供することを目的とする。
　本発明の一態様に係る半導体装置は、
　第１クロック信号を生成する発振器と、
　外部から入力クロック信号を入力される第１端子と、
　前記入力クロック信号のエッジ間において、前記第１クロック信号に基づくクロック信号をカウントする第１カウンタと、
　前記第１カウンタによるカウンタ値と期待値との比較結果に基づき、前記第１クロック信号の周波数を調整する指令を前記発振器に送るコントローラと、
　を有する構成としている（第１の構成）。
　また、上記第１の構成において、前記第１クロック信号を所定の分周比で分周して第２クロック信号を生成する分周部と、前記入力クロック信号と前記第２クロック信号のうちいずれかを選択して出力クロック信号として出力するセレクタと、前記出力クロック信号を外部へ出力させる第２端子と、を有する構成としてもよい（第２の構成）。
　また、上記第２の構成において、前記分周部は、前記第１クロック信号を第１分周比で分周する第１分周器と、前記第１分周器の出力を第２分周比で分周する第２分周器と、
を有し、前記第１カウンタは、前記第１分周器の出力をカウントする構成としてもよい（第３の構成）。
　また、上記第２または第３の構成において、前記分周部は、デューティが所定値に制約された前記第２クロック信号を生成する構成としてもよい（第４の構成）。
　また、上記第２から第４のいずれかの構成において、前記セレクタによる前記入力クロック信号の選択、前記第２クロック信号の選択、前記出力クロック信号を出力しない選択のいずれかを設定可能である構成としてもよい（第５の構成）。
　また、上記第１から第５のいずれかの構成において、前記発振器は、リングオシレータである構成としてもよい（第６の構成）。
　また、上記第６の構成において、前記リングオシレータは、奇数個のインバータと、前記コントローラからの粗調整指令をＤＡ変換するＤＡＣ（ＤＡコンバータ）と、前記ＤＡＣの出力に応じた電流を前記インバータに流す電流供給部と、前記コントローラからの精調整指令に基づき、前記インバータ間のノードに接続させる容量値を変化させるミラー容量調整部と、を有する構成としてもよい（第７の構成）。
　また、上記第７の構成において、前記ミラー容量調整部は、容量と、前記容量と前記ノードとの間に配置されるスイッチと、を含む容量ユニットを複数有しており、当該半導体装置は、前記スイッチをオンとする前記容量ユニットのパターンを変化させつつ、前記ノードにＬｏｗとＨｉｇｈの電圧を各々印加させ、前記容量ユニットからの出力を期待値と比較する第１自己診断部をさらに有する構成としてもよい（第８の構成）。
　また、上記第７または第８の構成において、前記コントローラが前記粗調整指令と前記精調整指令のうち一方を一定として他方を変化させるテスト動作において、前記第１クロック信号の周波数を測定する測定部と、指令の変化前後における前記測定部による測定結果を比較する比較部と、を含む第２自己診断部をさらに有する構成としてもよい（第９の構成）。
　また、上記第９の構成において、前記第２自己診断部は、所定周波数の信号をカウントする所定ビットの第２カウンタを含み、前記測定部は、前記第２カウンタが前記所定ビット分カウントする期間において前記第１クロック信号をカウントする第３カウンタである構成としてもよい（第１０の構成）。
　また、上記第１から第１０のいずれかの構成において、前記第１クロック信号に基づいてＰＷＭ信号を生成するＰＷＭ信号生成部を有する構成としてもよい（第１１の構成）。
　また、上記第１１の構成において、前記ＰＷＭ信号生成部は、前記入力クロック信号のエッジが検出されたときに前記ＰＷＭ信号のエッジを形成させる構成としてもよい（第１２の構成）。
　また、上記第１１または第１２の構成において、ＬＥＤのカソードを接続可能なＬＥＤ端子と、前記ＬＥＤ端子に流す電流を制御する電流ドライバと、を有し、前記電流ドライバは、前記ＰＷＭ信号に応じてオンオフされる構成としてもよい（第１３の構成）。
　また、本発明の一態様に係る半導体装置システムは、上記第１３の構成とした半導体装置を複数含み、複数の前記半導体装置の各々には、外部からＣＡＮ（Controller　Area　Network）トランシーバを介して前記ＰＷＭ信号のオンデューティが指令される構成としている（第１４の構成）。
　また、本発明の一態様に係る半導体装置システムは、上記第２から第５のいずれかの構成とした半導体装置を複数含み、前段側の前記半導体装置における前記第２端子と、後段側の前記半導体装置における前記第１端子とが接続される構成としている（第１５の構成）。
　また、上記第１５の構成とした半導体装置システムは、車載用であることとしてもよい。
　本発明の半導体装置によると、複数の半導体装置を用いる場合でも、個々の半導体装置において生成されるクロック信号の周波数の同期を可能とする。
本発明の例示的な実施形態に係るＬＥＤ駆動装置の構成を示す図である。 ＬＥＤ駆動装置を複数接続して使用する場合の一例を示す図である。 車両のリアランプにＬＥＤ駆動装置を適用した場合のシステム構成例を示す図である。 ＬＥＤ駆動装置におけるクロック信号の周波数同期に関する構成を示すブロック図である。 レジスタに設定される設定データＳＹＮＣＳＥＴと、ＰＷＭＩＮ端子の有効／無効、ＰＷＭＯＵＴ端子の有効／無効の対応関係を示す表である。 複数のＬＥＤ駆動装置を接続した構成の一例を示す図である。 入力クロック信号ＣＬＫＩＮに基づくクロック信号ＣＬＫの周波数調整が行われる際の一例を示すタイミングチャートである。 リングオシレータの構成例を示す図である。 クロック信号ＣＬＫの周波数調整に関するフローチャートである。 第１自己診断部によるテストに関する構成を示すブロック図である。 第１自己診断部によるテスト動作時の一例を示すタイミングチャートである。 ミラー容量調整部の内部構成例を示す図である。 個々の容量ユニットの内部構成例を示す図である。 第２自己診断部の構成例を示すブロック図である。 粗調整指令ＣＯＡＲＳは一定として精調整指令ＦＩＮＥを変化させた場合のテスト動作の一例を示すタイミングチャートである（正常の場合）。 粗調整指令ＣＯＡＲＳは一定として精調整指令ＦＩＮＥを変化させた場合のテスト動作の一例を示すタイミングチャートである（異常発生の場合）。 第２自己診断部を用いたテストにおけるコードの変化パターンの一例を示すタイミングチャートである（正常の場合）。 第２自己診断部を用いたテストにおけるコードの変化パターンの一例を示すタイミングチャートである（異常発生の場合）。 精調整指令ＦＩＮＥは一定で粗調整指令ＣＯＡＲＳを変化させる場合のカウント開始タイミングを示す図である。 粗調整指令ＣＯＡＲＳは一定で精調整指令ＦＩＮＥを変化させる場合のカウント開始タイミングを示す図である。
　以下に本発明の例示的な実施形態について図面を参照して説明する。なお、以下に記載する具体的な数値は、一例である。
＜１．ＬＥＤ駆動装置の構成＞
　図１は、本発明の例示的な実施形態に係るＬＥＤ駆動装置３０の構成を示す図である。図１に示すＬＥＤ駆動装置３０は、複数チャンネル（本実施例では一例として２４チャンネル）のＬＥＤアレイＡ１～Ａ２４を駆動する。ＬＥＤ駆動装置３０は、一例として、車載用である。
　ＬＥＤ駆動装置３０は、最小電圧選択部１と、基準電圧生成部２と、スペクトラム拡散用基準電圧生成部３と、周波数／電圧変換部４と、エラーアンプ５と、リップル注入部６と、アンプ７と、Ｌｏｗ側コンパレータ８と、Ｈｉｇｈ側コンパレータ９と、ＲＳフリップフロップ１０と、ＯＣＰ（過電流保護）部１１と、ドライバロジック部１２と、ダイオード１３と、ドライバ１４と、ＳＷＯＣＰ部１５と、ＮＭＯＳトランジスタ１６と、ＵＶＬＯ（Under　Voltage　Lock　Out）／ＴＳＤ（Thermal　Shut　Down）部１７と、バンドギャップリファレンス１８と、内部電圧生成部１９と、内部電圧生成部２０と、異常通知部２１と、ＮＭＯＳトランジスタ２２と、Ｉ／Ｏ（入出力）ポート２３と、リングオシレータ２４と、制御ロジック部２５と、電流ドライバ２６と、ショート検出部２７と、オープン検出部２８と、を集積化した半導体集積回路（ＩＣチップ）を有する半導体装置である。
　また、ＬＥＤ駆動装置３０は、外部との電気的接続を確立するための外部端子として、ＣＯＭＰ端子、ＳＮＳＮ端子、ＳＮＳＰ端子、ＢＯＯＴ端子、ＧＨ端子、ＳＷ端子、ＰＧＮＤ端子、ＶＩＮ端子、ＶＲＥＧ５端子、ＶＲＥＧ３端子、ＦＡＩＬＢ端子、ＥＮ端子、ＲＸ端子、ＴＸ端子、ＣＳ０～ＣＳ３端子、ＰＷＭＩＮ端子、ＦＢＶ端子、ＭＩＮＳＥＬＶ端子、ＬＥＤ１～ＬＥＤ２４端子、ＬＧＮＤ１～ＬＧＮＤ４端子、ＰＷＭＯＵＴ端子、および、ＧＮＤ端子を有している。
　ＬＥＤ駆動装置３０の外部には、入力電圧Ｖｉｎから出力電圧ＶｏｕｔをＤＣ／ＤＣ変換により生成してＬＥＤアレイＡ１～Ａ２４のアノードに供給するための出力段３５が配置される。出力段３５は、各々ディスクリート部品であり、スイッチング素子Ｎ１と、ダイオードＤ１と、インダクタＬ１と、抵抗Ｒ１と、出力コンデンサＣｏと、を有する。スイッチング素子Ｎ１がＬＥＤ駆動装置３０により駆動制御されることにより、出力段３５はＬＥＤ駆動装置３０により制御される。出力段３５とＬＥＤ駆動装置３０とにより、ＤＣ／ＤＣコンバータが形成される。なお、本実施形態では、特にＤＣ／ＤＣコンバータとして、非同期整流型の降圧ＤＣ／ＤＣコンバータが構成される。
　より具体的には、ＮＭＯＳトランジスタにより構成されるスイッチング素子Ｎ１のドレインは、入力電圧Ｖｉｎの印加端に接続される。スイッチング素子Ｎ１のソースとダイオードＤ１のカソードが接続されるノードＮｄ１は、ＳＷ端子に接続される。ダイオードＤ１のアノードは、グランド電位の印加端に接続される。ノードＮｄ１は、インダクタＬ１の一端に接続される。インダクタＬ１の他端は、抵抗Ｒ１の一端とノードＮｄ２で接続される。抵抗Ｒ１の他端は、出力コンデンサＣｏの一端とノードＮｄ３で接続される。出力コンデンサＣｏの他端は、グランド電位の印加端に接続される。
　スイッチング素子Ｎ１のゲートは、ＧＨ端子を介してドライバ１４の出力端に接続される。ドライバ１４の低電位側は、ＳＷ端子に接続される。ドライバ１４の高電位側は、ダイオード１３のカソードに接続される。ダイオード１３のアノードは、基準電圧Ｖｄｒｖ５の印加端に接続される。ブート用コンデンサＣｂの一端は、インダクタＬ１とノードＮｄ１の間に接続される。ブート用コンデンサＣｂの他端は、ＢＯＯＴ端子を介してダイオード１３のカソードに接続される。
　スイッチング素子Ｎ１がオンのとき、スイッチング素子Ｎ１を通してインダクタＬ１および抵抗Ｒ１に向けて電流が流れる。このとき、ドライバロジック部１２の制御によりドライバ１４の出力がＳＷ端子電圧（Ｌｏｗ）とされると、スイッチング素子Ｎ１はオフとされる。これにより、ダイオードＤ１を通してインダクタＬ１および抵抗Ｒ１に向けて電流が流れる。このとき、ブート用コンデンサＣｂは、基準電圧Ｖｄｒｖ５によりダイオード１３を介して充電される。
　そして、ドライバロジック部１２の制御によりドライバ１４の出力がＢＯＯＴ端子電圧となると、スイッチング素子Ｎ１はオンとなる。このとき、ＢＯＯＴ端子には、入力電圧Ｖｉｎから充電によりブート用コンデンサＣｂに生じる電圧だけ高い電圧が生じる。これにより、ＮＭＯＳトランジスタであるスイッチング素子Ｎ１をオンとさせることが可能となる。
　このようなスイッチング素子Ｎ１のオンオフ制御により、ノードＮｄ３に出力電圧Ｖｏｕｔが生成される。
　また、ＬＥＤアレイＡ１～Ａ２４の各カソードは、それぞれＬＥＤ１～ＬＥＤ２４端子に接続される。最小電圧選択部１は、ＬＥＤ１～ＬＥＤ２４端子の各端子電圧（カソード電圧）のうち最小となる電圧を選択する。
　一方、抵抗Ｒ１の一端が接続されるノードＮｄ２は、ＳＮＳＰ端子に接続される。抵抗Ｒ１の他端が接続されるノードＮｄ３は、ＳＮＳＮ端子に接続される。ＳＮＳＰ端子電圧およびＳＮＳＮ端子電圧は、アンプ７に入力される。アンプ７は、ＳＮＳＰ端子電圧とＳＮＳＮ端子電圧の電圧差を増幅して出力する。これにより、アンプ７は、インダクタＬ１（抵抗Ｒ１）に流れるインダクタ電流を検出する。
　リップル注入部６は、アンプ７の出力に基づき、最小電圧選択部１により選択された最小電圧にリップルを注入する。リップルを注入後の最小電圧は、Ｌｏｗ側コンパレータ８の反転入力端（－）に入力されるとともに、Ｈｉｇｈ側コンパレータ９の非反転入力端（＋）に入力される。Ｌｏｗ側コンパレータ８の出力は、ＲＳフリップフロップ１０のリセット端子に入力される。Ｈｉｇｈ側コンパレータ９の出力は、ＲＳフリップフロップ１０のセット端子に入力される。ＲＳフリップフロップ１０のＱ出力端子からは、フリップフロップ出力信号ＦＦＯＵＴが出力される。ドライバロジック部１２は、フリップフロップ出力信号ＦＦＯＵＴに基づきドライバ１４を介してスイッチング素子Ｎ１を制御する。
　周波数／電圧変換部４は、フリップフロップ出力信号ＦＦＯＵＴの周波数を電圧信号に変換してエラーアンプ５の非反転入力端（＋）に出力する。一方、エラーアンプ５の反転入力端（－）には、スペクトラム拡散用基準電圧生成部３の出力が入力される。基準電圧生成部２は、エラーアンプ５の出力に基づき、Ｌｏｗ側基準電圧ＶｒｅｆＬおよびＨｉｇｈ側基準電圧ＶｒｅｆＨを可変に生成する。Ｌｏｗ側基準電圧ＶｒｅｆＬは、Ｌｏｗ側コンパレータ８の非反転入力端（＋）に入力される。Ｈｉｇｈ側基準電圧ＶｒｅｆＨは、Ｈｉｇｈ側コンパレータ９の反転入力端（－）に入力される。
　このような構成により、ヒステリシス制御（Bang-Bang制御）が行われ、ＬＥＤアレイＡ１～ＬＥＤアレイＡ２４のカソード電圧のうち最小の電圧が所望の電圧に制御される。また、スペクトラム拡散用基準電圧生成部３によってスイッチング周波数が時間的に変化することにより、スペクトラムの周波数を分散させてスペクトラムのパワーのピークを抑制し、ＥＭＩ（Electro　Magnetic　Interference）対策を行うことができる。
　なお、ＦＢＶ端子およびＭＩＮＳＥＬＶ端子は、ＬＥＤ駆動装置３０を複数接続して使用する場合に用いる。ここで、図２Ａに、一例として、ＬＥＤ駆動装置３０（３０ｍ，３０ｓ１，３０ｓ２）を３つ接続して使用する場合の構成を示す。図２Ａにおいて、ＬＥＤ駆動装置３０ｍが後述するマスタに相当し、ＬＥＤ駆動装置３０ｓ１，３０ｓ２が後述するスレーブに相当する。
　ＬＥＤ駆動装置３０ｍ，３０ｓ１，３０ｓ２のそれぞれには、ＬＥＤアレイＡ１～Ａ２４の各カソードが接続される。ＬＥＤアレイＡ１～Ａ２４の各アノードには、ＬＥＤ駆動装置３０ｍにおけるＤＣ／ＤＣ機能により生成される出力電圧Ｖｏｕｔが印加される。ＬＥＤ駆動装置３０ｓ１，３０ｓ２では、ＤＣ／ＤＣ機能は使用されない。なお、図２Ａでは、出力電圧Ｖｏｕｔの出力に関する構成は便宜上、簡略化して図示している。
　ＦＢＶ端子は、ＬＥＤアレイＡ１～Ａ２４の各カソード電圧と、ＭＩＮＳＥＬＶ端子の電圧のうち最小選択部１により選択された最小の電圧を出力する。ＭＩＮＳＥＬＶ端子には、外部のＬＥＤ駆動装置３０のＦＢＶ端子が接続される。
　図２Ａの例であれば、ＬＥＤ駆動装置３０ｍのＭＩＮＳＥＬＶ端子は、ＬＥＤ駆動装置３０ｓ１のＦＢＶ端子に接続され、ＬＥＤ駆動装置３０ｓ１のＭＩＮＳＥＬＶ端子は、ＬＥＤ駆動装置３０ｓ２のＦＢＶ端子に接続される。ＬＥＤ駆動装置３０ｍのＦＢＶ端子およびＬＥＤ駆動装置３０ｓ２のＭＩＮＳＥＬＶ端子は非接続である。なお、ＬＥＤ駆動装置３０ｓ２のＭＩＮＳＥＬＶ端子は、最小電圧の選択に影響を与えないように、例えばＬＥＤ駆動装置３０ｓ２におけるＶＲＥＧ５端子に生じる基準電圧Ｖｄｒｖ５のようなゲインの高い電圧の印加端に接続することが望ましい。
　これにより、ＬＥＤ駆動装置３０ｓ２では、ＬＥＤアレイＡ１～Ａ２４の各カソード電圧のうち最小の電圧が選択され、選択された最小電圧が自身のＦＢＶ端子より出力される。ＬＥＤ駆動装置３０ｓ１では、自身のＭＩＮＳＥＬＶ端子にＬＥＤ駆動装置３０ｓ２のＦＢＶ端子から入力される電圧と、ＬＥＤアレイＡ１～Ａ２４の各カソード電圧のうち最小の電圧が選択され、選択された最小電圧が自身のＦＢＶ端子より出力される。ＬＥＤ駆動装置３０ｍでは、自身のＭＩＮＳＥＬＶ端子にＬＥＤ駆動装置３０ｓ１のＦＢＶ端子から入力される電圧と、ＬＥＤアレイＡ１～Ａ２４の各カソード電圧のうち最小の電圧が選択され、選択された最小電圧がＤＣ／ＤＣ機能に使用される。
　従って、複数接続されたＬＥＤ駆動装置３０に接続されるすべてのＬＥＤアレイ（図２Ａの場合は２４チャンネル×３＝７２チャンネル）の各カソード電圧のうち最小の電圧が所望値となるよう出力電圧Ｖｏｕｔが制御される。
　図１に説明を戻し、ＯＣＰ部１１は、アンプ７によるインダクタ電流の検出結果に基づき過電流を検出し、保護を行う。
　ＳＷＯＣＰ部１５は、スイッチング素子Ｎ１に流れる過電流を検出する回路である。
　ＮＭＯＳトランジスタ１６は、ＳＷ端子とＰＧＮＤ端子との間に接続される。ＰＧＮＤ端子は、グランド電位に接続される。ドライバロジック部１２によりＮＭＯＳトランジスタ１６がオンされることで、出力コンデンサＣｏの放電が行われる。
　ＵＶＬＯ／ＴＳＤ部１７は、入力電圧Ｖｉｎを監視して低電圧保護を行うとともに、ＬＥＤ駆動装置３０のジャンクション温度を監視して過熱保護を行う。
　入力電圧Ｖｉｎは、バッテリ電源Ｂに基づき生成され、ＶＩＮ端子に印加される。バンドギャップリファレンス１８は、ＶＩＮ端子に印加される入力電圧Ｖｉｎに基づき安定した基準電圧Ｖｂｇを生成する基準電圧源である。内部電圧生成部１９は、入力電圧Ｖｉｎに基づき５Ｖの基準電圧Ｖｄｒｖ５を生成する。内部電圧生成部１９の出力端は、ＶＲＥＧ５端子を介してコンデンサに接続される。内部電圧生成部２０は、基準電圧Ｖｄｒｖ５に基づき３．３Ｖの基準電圧Ｖｒｅｆ３３を生成する。内部電圧生成部２０の出力端は、ＶＲＥＧ３端子を介してコンデンサに接続される。
　ＭＣＵ（Micro　Controller　Unit）４５およびＣＡＮ（Controller　Area　Network）トランシーバ４０は、ＬＥＤ駆動装置３０の外部に配置される。
　ＮＭＯＳトランジスタ２２は、ＶＲＥＧ３端子に生じる基準電圧Ｖｒｅｆ３３に抵抗によりプルアップされる。異常通知部２１は、制御ロジック部２５からの指令に基づきＮＭＯＳトランジスタ２２をオンさせることで、異常を示すＬｏｗの異常信号ｆａｕｌｔをＭＣＵ４５に通知する。
　ＭＣＵ４５は、ＥＮ端子およびＩ／Ｏポート２３を介して制御ロジック部２５にイネーブル信号ｅｎａｂｌｅを送信する。
　ＣＡＮトランシーバ４０は、ＭＣＵ４５からＣＡＮバスＣＢを介して受信したデータを受信データＲｘｄとしてＲＸ端子に送信する。制御ロジック部２５は、受信データＲｘｄをＩ／Ｏポート２３を介して受信する。制御ロジック部２５は、Ｉ／Ｏポート２３を介して送信データＴｘｄをＴＸ端子に送信する。ＣＡＮトランシーバ４０は、ＴＸ端子から受信した送信データＴｘｄをＣＡＮバスＣＢを介してＭＣＵ４５に送信する。なお、Ｉ／Ｏポート２３は、ＵＡＲＴ（Universal　Asynchronous　Receiver/Transmitter）として構成され、シリアル信号とパラレル信号との間の変換を行う。
　ＣＳ０～ＣＳ３端子は、それぞれ電源電圧に抵抗によりプルアップされる。ＣＳ０～ＣＳ３端子に設定されるＨｉｇｈまたはＬｏｗの組み合わせにより、ＬＥＤ駆動装置３０を識別するための固有番号（ＩＤ）が制御ロジック部２５に設定される。
　リングオシレータ２４は、クロック信号を生成する発振器である。当該クロック信号に基づいてＰＷＭ信号が生成され、ＰＷＭ調光が行われる。
　ＰＷＭＩＮ端子、ＰＷＭＯＵＴ端子、およびセレクタ３０１は、後述のようにＬＥＤ駆動装置３０を複数接続して、個々のＬＥＤ駆動装置３０におけるリングオシレータ２４により生成されるクロック信号の周波数を同期させる場合に用いられ、その詳細については後に述べる（なお、図１では、リングオシレータ２４とセレクタ３０１との接続関係は簡略化して記載している）。
　電流ドライバ２６は、ＬＥＤ１端子～ＬＥＤ２４端子それぞれに対応して設けられ、ＬＥＤアレイＡ１～Ａ２４のそれぞれに定電流を流す。ＰＷＭ信号に基づいて電流ドライバ２６のオンオフが制御されることで、ＬＥＤアレイＡ１～Ａ２４のＰＷＭ調光が行われる。また、電流ドライバ２６をオン状態としたうえで定電流の設定値を可変とすることで調光を行うＤＣ調光も可能としている。
　ショート検出部２７は、ＬＥＤ１端子～ＬＥＤ２４端子それぞれに対応して設けられ、当該端子の電圧に基づいてＬＥＤアレイＡ１～Ａ２４のショートを検出し、ショート保護を行う。
　オープン検出部２８は、ＬＥＤ１端子～ＬＥＤ２４端子それぞれに対応して設けられ、当該端子の電圧に基づいてＬＥＤアレイＡ１～Ａ２４のオープンを検出し、オープン保護を行う。
＜２．ＬＥＤ駆動装置の複数接続について＞
　本実施形態では、ＬＥＤの灯数を多く必要なアプリケーションに対応して、ＬＥＤ駆動装置３０（半導体装置）を複数接続することが可能となっている。図２Ｂは、アプリケーションの一例として、車両のリアランプにＬＥＤ駆動装置３０を適用した場合のシステム構成例を示す。なお、図２Ｂにおいて、便宜上、個々のＬＥＤ駆動装置３０をそれぞれ３０Ａ～３０Ｈの符号で示している。また、図２ＢにおけるＣＡＮトランシーバ４０Ａ～４０Ｃは、図１に示すＣＡＮトランシーバ４０に相当する。
　図２Ｂに示すように、車両後部左側のリアランプにＬＥＤ駆動装置３０Ａ，３０ＢおよびＣＡＮトランシーバ４０Ａが適用されている。ＬＥＤ駆動装置３０Ａ，３０ＢおよびＣＡＮトランシーバ４０Ａは、プリント基板Ｐ１に実装されている。ＬＥＤ駆動装置３０Ａと３０Ｂとを接続することで半導体装置システム３００Ａが構成される。
　車両後部左側のリアランプでは、ＬＥＤ駆動装置３０Ａ，３０Ｂにより２４チャンネル×２＝４８チャンネルのＬＥＤアレイが駆動される。前段側のＬＥＤ駆動装置３０ＡのＰＷＭＯＵＴ端子が、後段側のＬＥＤ駆動装置３０ＢのＰＷＭＩＮ端子に接続される。これにより、ＬＥＤ駆動装置３０Ａをマスタ、ＬＥＤ駆動装置３０Ｂをスレーブとして、ＬＥＤ駆動装置３０Ａのリングオシレータ２４Ａにより生成されるクロック信号の周波数に、ＬＥＤ駆動装置３０Ｂのリングオシレータ２４Ｂにより生成されるクロック信号の周波数を同期させることが可能となる。なお、周波数を同期させる方法については、後述する。
　また、図２Ｂに示すように、車両後部中央のリアランプにＬＥＤ駆動装置３０Ｃ～３０ＦおよびＣＡＮトランシーバ４０Ｂが適用されている。ＬＥＤ駆動装置３０Ｃ～３０ＦおよびＣＡＮトランシーバ４０Ｂは、プリント基板Ｐ２に実装されている。ＬＥＤ駆動装置３０Ｃ～３０Ｆを接続することで半導体装置システム３００Ｂが構成される。
　車両後部中央のリアランプでは、ＬＥＤ駆動装置３０Ｃ～３０Ｆにより２４チャンネル×４＝９６チャンネルのＬＥＤアレイが駆動される。前段側のＬＥＤ駆動装置３０ＣのＰＷＭＯＵＴ端子が、後段側のＬＥＤ駆動装置３０ＤのＰＷＭＩＮ端子に接続される。前段側のＬＥＤ駆動装置３０ＤのＰＷＭＯＵＴ端子が、後段側のＬＥＤ駆動装置３０ＥのＰＷＭＩＮ端子に接続される。前段側のＬＥＤ駆動装置３０ＥのＰＷＭＯＵＴ端子が、後段側のＬＥＤ駆動装置３０ＦのＰＷＭＩＮ端子に接続される。これにより、ＬＥＤ駆動装置３０Ｃをマスタ、ＬＥＤ駆動装置３０Ｄ～３０Ｆをスレーブとして、ＬＥＤ駆動装置３０Ｃのリングオシレータ２４Ｃにより生成されるクロック信号の周波数に、ＬＥＤ駆動装置３０Ｄ～３０Ｆのリングオシレータ２４Ｄ～２４Ｆにより生成されるクロック信号の周波数を同期させることが可能となる。
　図２Ｂに示すように、車両後部右側のリアランプにＬＥＤ駆動装置３０Ｇ，３０ＨおよびＣＡＮトランシーバ４０Ｃが適用されている。ＬＥＤ駆動装置３０Ｇ，３０ＨおよびＣＡＮトランシーバ４０Ｃは、プリント基板Ｐ３に実装されている。ＬＥＤ駆動装置３０Ｇと３０Ｈとを接続することで半導体装置システム３００Ｃが構成される。
　車両後部右側のリアランプでは、ＬＥＤ駆動装置３０Ｇ，３０Ｈにより２４チャンネル×２＝４８チャンネルのＬＥＤアレイが駆動される。前段側のＬＥＤ駆動装置３０ＧのＰＷＭＯＵＴ端子が、後段側のＬＥＤ駆動装置３０ＨのＰＷＭＩＮ端子に接続される。これにより、ＬＥＤ駆動装置３０Ｇをマスタ、ＬＥＤ駆動装置３０Ｈをスレーブとして、ＬＥＤ駆動装置３０Ｇのリングオシレータ２４Ｇにより生成されるクロック信号の周波数に、ＬＥＤ駆動装置３０Ｈのリングオシレータ２４Ｈにより生成されるクロック信号の周波数を同期させることが可能となる。
　また、ＬＥＤ駆動装置３０Ａ，３０ＢとＣＡＮトランシーバ４０Ａとの間でデータの送受信が可能である。ＬＥＤ駆動装置３０Ｃ～３０ＦとＣＡＮトランシーバ４０Ｂとの間でデータの送受信が可能である。ＬＥＤ駆動装置３０Ｇ，３０ＨとＣＡＮトランシーバ４０Ｃとの間でデータの送受信が可能である。
　ＣＡＮトランシーバ４０Ａ～４０Ｃは、プリント基板Ｐ４に実装されたＭＣＵ４５との間でワイヤハーネス５０を介してデータの送受信が可能である。ＣＡＮバスＣＢ（図１）は、ワイヤハーネス５０に含まれる。ＭＣＵ４５は、ＣＡＮトランシーバ４０Ａ～４０Ｃを介してＬＥＤ駆動装置３０Ａ～３０ＨにＰＷＭ調光のオンデューティを指令することができる。
　また、ＭＣＵ４５は、ワイヤハーネス５０を介してＬＥＤ駆動装置３０Ａ～３０Ｈにイネーブル信号ｅｎａｂｌｅを送信可能であるとともに、ワイヤハーネス５０を介してＬＥＤ駆動装置３０Ａ～３０Ｈから異常信号ｆａｕｌｔを受信可能である。
＜３．クロック信号の周波数同期＞
　次に、リングオシレータ２４により生成されるクロック信号の周波数の同期方法について説明する。図３は、ＬＥＤ駆動装置３０におけるクロック信号の周波数同期に関する構成を示すブロック図である。なお、図３には、ＰＷＭ調光に関する構成もあわせて示す。
　図３に示すように、ＬＥＤ駆動装置３０は、セレクタ３０１と、立上げ／立下げエッジ検出部３０２と、コントローラ３０３と、分周器３０４と、ＰＷＭ信号生成部３０５と、レジスタ３０６と、分周器３０７と、８ビットカウンタ３０８と、レジスタ３０９と、を有している。
　立上げ／立下げエッジ検出部３０２は、外部からＰＷＭＩＮ端子へ入力される入力クロック信号ＣＬＫＩＮの立上げエッジおよび立下げエッジを検出する。
　コントローラ３０３は、粗調整指令ＣＯＡＲＳおよび精調整指令ＦＩＮＥをリングオシレータ２４に送信することで、リングオシレータ２４の生成するクロック信号ＣＬＫの周波数を調整する。なお、ここでは、粗調整指令ＣＯＡＲＳおよび精調整指令ＦＩＮＥともに、一例として５ビットのデジタル指令信号であるとする。なお、このような指令により周波数を調整する構成については、後述する。
　また、リングオシレータ２４の生成するクロック信号ＣＬＫの周波数は、一例として、ティピカル値として１８ＭＨｚであるとする。分周器３０４は、クロック信号ＣＬＫの周波数を所定の分周比にて分周する。ここでは、所定の分周比は、一例として１／１４４であるとする。これにより、分周器３０４から出力される分周後のクロック信号ＣＬＫｄ１は、ティピカル値として、１８ＭＨｚ／１４４＝１２５ｋＨｚとなる。
　ＰＷＭ信号生成部３０５は、クロック信号ＣＬＫｄ１に基づいてＰＷＭ信号ｐｗｍｓを生成する。例えば、ＰＷＭ信号生成部３０５は、クロック信号ＣＬＫｄ１をカウントするカウンタを有する。そして、スレーブのＬＥＤ駆動装置３０においては、ＰＷＭ信号生成部３０５は、立上げ／立下げエッジ検出部３０２により入力クロック信号ＣＬＫＩＮの立上げエッジが検出されたときにＰＷＭ信号ｐｗｍｓをＨｉｇｈに立上げ、そのときに上記カウンタをリセットする。そして、後述する分周器３０７の分周比における分子を１とした分母の整数に対して、レジスタ３０６に設定されたＰＷＭ調光のオンデューティを乗算したカウント値を上記カウンタがカウントしたときに、ＰＷＭ信号生成部３０５はＰＷＭ信号ｐｗｍｓをＬｏｗへ立下げる。後述のように、分周器３０７の分周比は一例として１／２５６であるので、オンデューティが例えば５０％の場合、２５６×５０％＝１２８が上記カウント値となる。
　なお、上記に限らず、ＰＷＭ信号生成部３０５は、例えば、カウンタが分周器３０７の分周比における分子を１とした分母の整数をカウントしたときにＰＷＭ信号ｐｗｍｓをＨｉｇｈに立ち上げるとともにカウンタをリセットしてもよい。
　ただし、マスタのＬＥＤ駆動装置３０においては、ＰＷＭ信号生成部３０５は、分周器３０７によるクロック信号ＣＬＫｄ２のＨｉｇｈへの立上げと同時にカウンタをリセットしてＰＷＭ信号ｐｗｍｓをＨｉｇｈに立上げ、オンデューティに応じたカウンタ値をカウントしたときにＰＷＭ信号ｐｗｍｓをＬｏｗに立下げて、ＰＷＭ信号ｐｗｍｓを生成する。
　なお、ＭＣＵ４５からＣＡＮトランシーバ４０を介した指令により、レジスタ３０６にはＰＷＭ調光のオンデューティが設定される。
　図３に示すように、電流ドライバ２６は、ＮＭＯＳトランジスタ２６Ａと、抵抗２６Ｂと、エラーアンプ２６Ｃと、スイッチ２６Ｄと、を有する。ＮＭＯＳトランジスタ２６Ａのドレインは、ＬＥＤ１～ＬＥＤ２４端子のいずれかに接続される。ＮＭＯＳトランジスタ２６Ａのソースは、抵抗２６Ｂの一端に接続される。抵抗２６Ｂの他端は、グランド電位の印加端に接続される。ＮＭＯＳトランジスタ２６Ａのソースと抵抗２６Ｂとが接続されるノードは、エラーアンプ２６Ｃの反転入力端（－）に接続される。エラーアンプ２６Ｃの非反転入力端（＋）には、所定の基準電圧が印加される。スイッチ２６Ｄは、エラーアンプ２６Ｃの出力端とＮＭＯＳトランジスタ２６Ａのゲートとの間に配置される。
　ＰＷＭ信号ｐｗｍｓの１周期におけるオンデューティ期間においてスイッチ２６Ｄがオンとされることで電流ドライバ２６がオンとされ、オフデューティ期間においてスイッチ２６Ｄがオフとされることで電流ドライバ２６がオフとされる。これにより、ＰＷＭ信号ｐｗｍｓに応じたＰＷＭ調光が行われる。
　また、レジスタ３０６には、ＰＷＭ信号ｐｍｗｓのＬＥＤチャンネル間の遅れ量も設定可能である。これにより、全チャンネルのＬＥＤアレイに同時に電流が流れ始めることを抑制できる。
　また、分周器３０７は、クロック信号ＣＬＫｄ１を所定の分周比で分周する。ここで、所定の分周比は、一例として１／２５６であるとする。これにより、分周器３０７から出力される分周後のクロック信号ＣＬＫｄ２は、ティピカル値として１２５ｋＨｚ／２５６＝４８８Ｈｚとなる。ただし、分周器３０７は、所定のデューティのクロック信号ＣＬＫｄ２を生成する。ここでは、所定のデューティは、一例として５０％とする。
　セレクタ３０１は、レジスタ３０９での設定に応じて、ＰＷＭＩＮ端子からの入力クロック信号ＣＬＫＩＮと、分周器３０７からのクロック信号ＣＬＫｄ２のうちいずれかを選択して出力クロック信号ＣＬＫＯＵＴとしてＰＷＭＯＵＴ端子を介して外部へ出力するか、または、出力クロック信号ＣＬＫＯＵＴを出力させない。
　ここで、図４は、レジスタ３０９に設定される２ビットの設定データＳＹＮＣＳＥＴと、ＰＷＭＩＮ端子の有効／無効、ＰＷＭＯＵＴ端子の有効／無効の対応関係を示す。
　図４に示すように、ＳＹＮＣＳＥＴ＝“０１”に設定された場合、セレクタ３０１は、クロック信号ＣＬＫｄ２（ティピカル値＝１８ＫＨｚ／（１４４×２５６）＝４８８Ｈｚ）を選択して出力クロック信号ＣＬＫＯＵＴとして出力し、ＳＹＮＣＳＥＴ＝“１１”に設定された場合、セレクタ３０１は、入力クロック信号ＣＬＫＩＮを選択して出力クロック信号ＣＬＫＯＵＴとして出力する。なお、ＳＹＮＣＳＥＴ＝“００”または“１０”に設定された場合、セレクタ３０１は、出力クロック信号ＣＬＫＯＵＴを出力させず、ＰＷＭＯＵＴ端子は無効（disable）となる。
　また、図４に示すように、ＳＹＮＣＳＥＴ＝“１０”または“１１”に設定された場合、コントローラ３０３は、入力クロック信号ＣＬＫＩＮに基づくクロック信号ＣＬＫの周波数調整を行う。すなわち、ＰＷＭＩＮ端子は、有効（enable）となる。
　より具体的には、立上げ／立下げエッジ検出部３０２により入力クロック信号ＣＬＫＩＮの立上げエッジが検出されたときに、コントローラ３０３は、８ビットカウンタ３０８をリセットする。８ビットカウンタ３０８は、クロック信号ＣＬＫｄ１をカウントする。そして、立上げ／立下げエッジ検出部３０２により入力クロック信号ＣＬＫＩＮの立下げエッジが検出されたとき、コントローラ３０３は、８ビットカウンタ３０８のカウンタ値を所定の第１期待値と比較する。ここで、第１期待値は、例えば、分周器３０７の分周比における分子を１とした分母の整数に、クロック信号ＣＬＫｄ２のデューティを乗算した値である。すなわち、第１期待値は、一例として、２５６×５０％＝１２８となる。
　コントローラ３０３は、カウンタ値が第１期待値より大きい場合、リングオシレータ２４にクロック信号ＣＬＫの周波数を低くするように指令し、カウンタ値が第１期待値より小さい場合、リングオシレータ２４にクロック信号ＣＬＫの周波数を高くするように指令する。
　また、立上げ／立下げエッジ検出部３０２により入力クロック信号ＣＬＫＩＮの立下げエッジが検出されたとき、コントローラ３０３は、８ビットカウンタ３０８をリセットする。その後、立上げ／立下げエッジ検出部３０２により入力クロック信号ＣＬＫＩＮの立上げエッジが検出されたとき、コントローラ３０３は、８ビットカウンタ３０８のカウンタ値を所定の第２期待値と比較する。ここで、第２期待値は、例えば、分周器３０７の分周比における分子を１とした分母の整数から、上記第１期待値を減算した値である。すなわち、第１期待値が１２８である場合、第２期待値は、２５６－１２８＝１２８である。
　コントローラ３０３は、カウンタ値が第２期待値より大きい場合、リングオシレータ２４にクロック信号ＣＬＫの周波数を低くするように指令し、カウンタ値が第２期待値より小さい場合、リングオシレータ２４にクロック信号ＣＬＫの周波数を高くするように指令する。
　なお、入力クロック信号ＣＬＫＩＮの立下げエッジが検出されたときにカウンタはリセットせずにカウントを継続し、その後、入力クロック信号ＣＬＫＩＮの立上げエッジが検出されたときに、カウンタ値を第２期待値と比較してもよい。この場合、第２期待値は、上記の例では２５６となる。
　また、分周器３０４は必須ではなく、カウンタ（８ビットカウンタ３０８に相当）がクロック信号ＣＬＫを直接カウントしてもよい。
　なお、図４に示すように、ＳＹＮＣＳＥＴ＝“００”または“０１”に設定された場合、コントローラ３０３による入力クロック信号ＣＬＫＩＮに基づくクロック信号ＣＬＫの周波数調整は行われず、ＰＷＭＩＮ端子は無効（disable）となる。
　ここで、図５は、一例として、先述した図２Ｂに示すようなＬＥＤ駆動装置３０Ｃ～３０Ｆを接続して半導体装置システム３００Ｂを構成した場合の、個々のＬＥＤ駆動装置３０のレジスタ３０９に設定されるＳＹＮＣＳＥＴを示している。
　マスタであるＬＥＤ駆動装置３０Ｃでは、ＳＹＮＣＳＥＴ＝“０１”に設定される。これにより、ＰＷＭＩＮ端子は無効となり、リングオシレータ２４は、コントローラ３０３から指令されるコードに応じた周波数のクロック信号ＣＬＫを生成し、生成されたクロック信号ＣＬＫは、分周器３０４および分周器３０７により分周され、分周後のクロック信号ＣＬＫｄ２がセレクタ３０１により選択されて出力クロック信号ＣＬＫＯＵＴとしてＰＷＭＯＵＴ端子から外部へ出力される。
　スレーブであるＬＥＤ駆動装置３０Ｄでは、ＳＹＮＣＳＥＴ＝“１１”に設定される。これにより、ＰＷＭＩＮ端子が有効となり、先述したコントローラ３０３による入力クロック信号ＣＬＫＩＮに基づくクロック信号ＣＬＫの周波数調整が行われる。ここで、入力クロック信号ＣＬＫＩＮは、前段のＬＥＤ駆動装置３０ＣのＰＷＭＯＵＴ端子から出力される出力クロック信号ＣＬＫＯＵＴである。これにより、スレーブであるＬＥＤ駆動装置３０Ｄのリングオシレータ２４により生成されるクロック信号ＣＬＫの周波数は、マスタであるＬＥＤ駆動装置３０Ｃのリングオシレータ２４により生成されるクロック信号ＣＬＫの周波数と一致するように調整される。
　また、ＬＥＤ駆動装置３０Ｄでは、セレクタ３０１により入力クロック信号ＣＬＫＩＮが選択されて出力クロック信号ＣＬＫＯＵＴとしてＰＷＭＯＵＴ端子から外部へ出力される。
　スレーブであるＬＥＤ駆動装置３０Ｅでは、ＳＹＮＣＳＥＴ＝“１１”に設定される。これにより、ＰＷＭＩＮ端子が有効となり、先述したコントローラ３０３による入力クロック信号ＣＬＫＩＮに基づくクロック信号ＣＬＫの周波数調整が行われる。ここで、入力クロック信号ＣＬＫＩＮは、前段のＬＥＤ駆動装置３０ＤのＰＷＭＯＵＴ端子から出力される出力クロック信号ＣＬＫＯＵＴである。これにより、スレーブであるＬＥＤ駆動装置３０Ｅのリングオシレータ２４により生成されるクロック信号ＣＬＫの周波数は、マスタであるＬＥＤ駆動装置３０Ｃのリングオシレータ２４により生成されるクロック信号ＣＬＫの周波数と一致するように調整される。
　また、ＬＥＤ駆動装置３０Ｅでは、セレクタ３０１により入力クロック信号ＣＬＫＩＮが選択されて出力クロック信号ＣＬＫＯＵＴとしてＰＷＭＯＵＴ端子から外部へ出力される。
　スレーブであるＬＥＤ駆動装置３０Ｆは、ＬＥＤ駆動装置３０の複数接続構成における終端であるから、ＳＹＮＣＳＥＴ＝“１０”に設定される。これにより、ＰＷＭＩＮ端子が有効となり、先述したコントローラ３０３による入力クロック信号ＣＬＫＩＮに基づくクロック信号ＣＬＫの周波数調整が行われる。ここで、入力クロック信号ＣＬＫＩＮは、前段のＬＥＤ駆動装置３０ＥのＰＷＭＯＵＴ端子から出力される出力クロック信号ＣＬＫＯＵＴである。これにより、スレーブであるＬＥＤ駆動装置３０Ｆのリングオシレータ２４により生成されるクロック信号ＣＬＫの周波数は、マスタであるＬＥＤ駆動装置３０Ｃのリングオシレータ２４により生成されるクロック信号ＣＬＫの周波数と一致するように調整される。
　また、ＬＥＤ駆動装置３０Ｆでは、出力クロック信号ＣＬＫＯＵＴは出力されず、ＰＷＭＯＵＴ端子は無効となる。
　このように、ＬＥＤ駆動装置３０を複数接続した構成において、クロック信号ＣＬＫの周波数を同期させることが可能となる。なお、クロック信号を同期させるためには、単純には、マスタのＬＥＤ駆動装置におけるリングオシレータにより生成されるクロック信号をそのままスレーブに出力することが考えられる。しかしながら、このような構成では、高周波のクロック信号を出力することとなり、ＥＭＩ対策の点で問題となる。これに対し、本実施形態では、リングオシレータにより生成されるクロック信号ＣＬＫを分周したクロック信号ＣＬＫｄ２がスレーブに出力されるので、上記問題点が解決される。
　また、図６は、コントローラ３０３による入力クロック信号ＣＬＫＩＮに基づくクロック信号ＣＬＫの周波数調整が行われる際の一例を示すタイミングチャートである。図６では、上段から順に、入力クロック信号ＣＬＫＩＮ、８ビットカウンタ３０８のリセット信号（立上げ／立下げエッジ検出部３０２の出力）、８ビットカウンタ３０８によるカウンタ値、周波数調整タイミング、および、デューティが５０％に設定された場合のＰＷＭ信号ｐｗｍｓを示す。
　図６に示すタイミングｔ０にて、入力クロック信号ＣＬＫＩＮの立上げエッジが検出されると、８ビットカウンタ３０８がリセットされ、ＰＷＭ信号ｐｗｍｓは立ち上げられる。その後、タイミングｔ２にて入力クロック信号ＣＬＫＩＮの立下げが検出されたときのカウンタ値は、第１期待値を上回っている。これは、タイミングｔ１でＰＷＭ信号ｐｗｍｓが立ち下がっているように、クロック信号ＣＬＫの周波数がマスタにおけるクロック信号ＣＬＫの周波数より高いためである。
　従って、タイミングｔ２での周波数調整では、クロック信号ＣＬＫの周波数は低くなるように調整される。これにより、タイミングｔ２でカウントがリセットされた後のタイミングｔ３（入力クロック信号ＣＬＫＩＮの立上げエッジ検出タイミング）では、カウンタ値の第２期待値（ここでは第１期待値と同じ）を上回る量が減少する。タイミングｔ３で、クロック信号ＣＬＫの周波数はさらに低く調整され、カウントがリセットされ、ＰＷＭ信号ｐｗｍｓは立ち上げられる。
　その後、タイミングｔ４にて入力クロック信号ＣＬＫＩＮの立下げが検出されたときのカウンタ値は、第１期待値を下回っている。これは、タイミングｔ５でＰＷＭ信号ｐｗｍｓが立ち下がっているように、クロック信号ＣＬＫの周波数がマスタにおけるクロック信号ＣＬＫの周波数より低いためである。
　従って、タイミングｔ４での周波数調整では、クロック信号ＣＬＫの周波数は高くなるように調整される。これにより、タイミングｔ４でカウントがリセットされた後のタイミングｔ６（入力クロック信号ＣＬＫＩＮの立上げエッジ検出タイミング）では、カウンタ値は第２期待値とほぼ一致している。これにより、タイミングｔ６でクロック信号ＣＬＫの周波数調整は行われず、カウンタはリセットされ、ＰＷＭ信号ｐｗｍｓは立ち上げられる。その後、タイミングｔ７にて入力クロック信号ＣＬＫＩＮの立下げが検出されたときのカウンタ値は、第１期待値とほぼ一致し、クロック信号ＣＬＫの周波数は、マスタにおけるクロック信号ＣＬＫの周波数と一致する（同期する）。これにより、図６に示すように、タイミングｔ７にて、ＰＷＭ信号ｐｗｍｓは立ち下がっている。
　図６に一例を示すように、入力クロック信号ＣＬＫＩＮの周波数のばらつきは小さく（例えば４８８Ｈｚ±１０％）、且つ、分周器３０７により入力クロック信号ＣＬＫＩＮのデューティは所定値（ここでは一例として５０％）に制約されるので、入力クロック信号ＣＬＫＩＮの立上げ／立下げの両エッジでフィードバックによる周波数調整が可能となる。これにより、周波数が安定するまでの時間を短縮できる。
　また、図６に示すように、入力クロック信号ＣＬＫＩＮの立上げエッジのタイミングごとにＰＷＭ信号ｐｗｍｓを立ち上げるので、クロック信号ＣＬＫの周波数を同期させることでＰＷＭ信号ｐｗｍｓの位相も同期させやすくなる。
＜４．周波数の粗調整／精調整＞
　ここで、リングオシレータ２４により生成されるクロック信号ＣＬＫの周波数を調整する構成について、より具体的に説明する。図７は、リングオシレータ２４の構成例を示す図である。
　図７に示すように、リングオシレータ２４は、ＤＡＣ（ＤＡコンバータ）２４Ａと、エラーアンプ２４Ｂと、ＮＭＯＳトランジスタ２４Ｃと、抵抗２４Ｄと、ＡＮＤ回路２４Ｅと、セレクタ２４Ｆと、ＰＭＯＳトランジスタＰＭ１～ＰＭ５と、ＮＭＯＳトランジスタＮＭ１～ＮＭ４と、インバータＩＮＶ１～ＩＮＶ３と、ミラー容量調整部２４１と、を有している。また、図７に示すように、ＬＥＤ駆動装置３０は、第１自己診断部３１１と、第２自己診断部３１２と、を有している。
　ＤＡＣ２４Ａは、コントローラ３０３から入力される粗調整指令ＣＯＡＲＳをアナログ電圧信号にＤＡ変換する。粗調整指令ＣＯＡＲＳは、先述したように、ここでは一例として、５ビットのデジタル信号である。上記アナログ電圧信号は、エラーアンプ２４Ｂの非反転入力端（＋）に印加される。
　エラーアンプ２４Ｂ、ＮＭＯＳトランジスタ２４Ｃ、および抵抗２４Ｄから定電流Ｉｃを生成する定電流回路が構成される。より具体的には、ＮＭＯＳトランジスタ２４Ｃのソースは、抵抗２４Ｄの一端に接続され、抵抗２４Ｄの他端は、グランド電位の印加端に接続される。ＮＭＯＳトランジスタ２４Ｃのソースと抵抗２４Ｄの一端とが接続されるノードは、エラーアンプ２４Ｂの反転入力端（－）に接続される。エラーアンプ２４Ｂの出力端は、ＮＭＯＳトランジスタ２４Ｃのゲートに接続される。これにより、ＤＡＣ２４Ａから出力されるアナログ電圧信号に応じた電流値でＮＭＯＳトランジスタ２４Ｃを流れる定電流Ｉｃが生成される。
　インバータＩＮＶ２は、インバータＩＮＶ１の後段に配置され、インバータＩＮＶ３は、インバータＩＮＶ２の後段に配置される。インバータＩＮＶ１～ＩＮＶ３は、それぞれ上側のＰＭＯＳトランジスタと下側のＮＭＯＳトランジスタとを有する。なお、リングオシレータは、ＩＮＶ１～ＩＶＮ３のように３個のインバータに限らず、奇数個のインバータから構成されればよい。
　インバータＩＮＶ３の出力端は、ＡＮＤ回路２４Ｅの一方の入力端に入力される。ＡＮＤ回路２４Ｅの他方の入力端には、イネーブル信号ｅｎが入力される。セレクタ２４Ｆは、通常動作時には、ＡＮＤ回路２４Ｅの出力を選択してインバータＩＮＶ１の入力端へ入力させる。すなわち、イネーブル信号ｅｎがＨｉｇｈであれば、通常動作時にインバータＩＮＶ３の出力はインバータＩＮＶ１の入力端へ入力される。このとき、インバータＩＮＶ３からクロック信号ＣＬＫが出力される。
　ＰＭＯＳトランジスタＰＭ１，ＰＭ３から構成されるカレントミラーにより、定電流Ｉｃをミラーリングした電流がインバータＩＮＶ１のＰＭＯＳトランジスタに流れ込む。ＰＭＯＳトランジスタＰＭ１，ＰＭ４から構成されるカレントミラーにより、定電流Ｉｃをミラーリングした電流がインバータＩＮＶ２のＰＭＯＳトランジスタに流れ込む。ＰＭＯＳトランジスタＰＭ１，ＰＭ５から構成されるカレントミラーにより、定電流Ｉｃをミラーリングした電流がインバータＩＮＶ３のＰＭＯＳトランジスタに流れ込む。
　また、ＰＭＯＳトランジスタＰＭ１，ＰＭ２から構成されるカレントミラーにより、定電流Ｉｃをミラーリングした電流ＩｍがＮＭＯＳトランジスタＮＭ１に流れ込む。ＮＭＯＳトランジスタＮＭ１，ＮＭ２から構成されるカレントミラーにより、電流Ｉｍをミラーリングした電流がインバータＩＮＶ１のＮＭＯＳトランジスタから流れ出す。ＮＭＯＳトランジスタＮＭ１，ＮＭ３から構成されるカレントミラーにより、電流Ｉｍをミラーリングした電流がインバータＩＮＶ２のＮＭＯＳトランジスタから流れ出す。ＮＭＯＳトランジスタＮＭ１，ＮＭ４から構成されるカレントミラーにより、電流Ｉｍをミラーリングした電流がインバータＩＮＶ３のＮＭＯＳトランジスタから流れ出す。
　すなわち、上記定電流回路、ＰＭＯＳトランジスタＰＭ１～ＰＭ５、およびＮＭＯＳトランジスタＮＭ１～ＮＭ４から、ＤＡＣ２４Ａの出力に応じてインバータＩＮＶ１～ＩＮＶ３に電流を供給する電流供給部２４０が構成される。
　このような構成により、粗調整指令ＣＯＡＲＳに応じてインバータＩＮＶ１～ＩＮＶ３に流れる電流を調整し、インバータＩＮＶ１～ＩＮＶ３の応答遅延を調整し、リングオシレータ２４（インバータＩＮＶ３）から出力されるクロック信号ＣＬＫの周波数を調整することができる。具体的には、インバータＩＮＶ１～ＩＮＶ３に流れる電流の電流値が高いほど、応答遅延が少なくなり、クロック信号ＣＬＫの周波数は高くなる。
　また、図７に示すように、ミラー容量調整部２４１は、インバータＩＮＶ１の出力端とインバータＩＮＶ２の入力端とが接続されるノードＱ１と、インバータＩＮＶ２の出力端とインバータＩＮＶ３の入力端とが接続されるノードＱ２と、に接続される。第１自己診断部３１１は、コントローラ３０３から入力される精調整指令ＦＩＮＥをミラー容量調整部２４１用の指令に変換し、当該指令をミラー容量調整部２４１へ送信する。なお、先述したように、精調整指令ＦＩＮＥは、一例として５ビットのデジタル信号である。
　ミラー容量調整部２４１は、第１自己診断部３１１からの指令に応じてノードＱ１，Ｑ２に接続される容量値を変化させることで、インバータＩＮＶ２，ＩＮＶ３の応答遅延を調整し、クロック信号ＣＬＫの周波数を調整する。具体的には、ノードＱ１，Ｑ２に接続される容量値が大きくなるほど、応答遅延が大きくなり、クロック信号ＣＬＫの周波数は低くなる。なお、ミラー容量調整部２４１および第１自己診断部３１１の詳細については、後述する。
　ここで、仮に粗調整指令ＣＯＡＲＳとＤＡＣ２４Ａによる調整のみでは、広い範囲での周波数設定は可能となるが、細かい設定が難しい。一方、仮に精調整指令ＦＩＮＥとミラー容量調整部２４１による調整のみでは、細かい設定は可能となるが、周波数を大きく変化させる場合は回路面積が大きくなってしまう。そこで、本実施形態では、粗調整指令ＣＯＡＲＳと精調整指令ＦＩＮＥの両方を用いて調整することで、広い範囲で細かい調整を行えるとともに、回路面積の増大を抑制できる。
　ここで、図８は、先述したような図７に示す構成でのクロック信号ＣＬＫの周波数調整に関するフローチャートである。図８のステップＳ１で、立上げ／立下げエッジ検出部３０２により入力クロック信号ＣＬＫＩＮの立上げエッジまたは立下げエッジが検出されると（ステップＳ１のＹＥＳ）、ステップＳ２に進む。
　ステップＳ２で、コントローラ３０３は、８ビットカウンタ３０８のカウンタ値と期待値とを比較する。ここで、カウンタ値と期待値との差が第１所定値以下である場合（ステップＳ３のＹＥＳ）、ステップＳ１の判定へ戻る。ステップＳ３で、カウンタ値と期待値との差が第１所定値以下でない場合は（ステップＳ３のＮＯ）、ステップＳ４に進む。
　ステップＳ４で、コントローラ３０３は、カウンタ値と期待値との差が第２所定値（＞第１所定値）以下でない場合は（ステップＳ４のＮＯ）、ステップＳ５に進む。ステップＳ５で、コントローラ３０３は、粗調整指令ＣＯＡＲＳの値を更新する。一方、カウンタ値と期待値との差が第２所定値以下である場合は（ステップＳ４のＹＥＳ）、ステップＳ６に進む。ステップＳ６で、コントローラ３０３は、精調整指令ＦＩＮＥの更新値を演算する。そして、ステップＳ７で、精調整指令ＦＩＮＥの更新値は最大値または最小値であるかを判定する。
　更新値が最大値でも最小値でもない場合は（ステップＳ７のＮＯ）、ステップＳ８に進み、コントローラ３０３は、精調整指令ＦＩＮＥの値を更新値に更新する。一方、更新値が最大値または最小値であった場合は（ステップＳ７のＹＥＳ）、ステップＳ９に進み、コントローラ３０３は、粗調整指令ＣＯＡＲＳの値を更新しつつ、精調整指令ＦＩＮＥの値をセンター値とする。
＜５．テストについて＞
　本実施形態に係るＬＥＤ駆動装置３０（半導体装置）では、製品出荷前の検査として、ウェハテストと、ファイナルテストが行われる。
　ウェハテストは、ウェハに形成された回路をＩＣチップに個片化する前に行うテストである。ウェハテストでは、粗調整指令ＣＯＡＲＳおよび精調整指令ＦＩＮＥによるコード設定により、周波数センター値設定でのクロック信号ＣＬＫの周波数測定、周波数最高値設定でのクロック信号ＣＬＫの周波数測定、および、周波数最低値設定でのクロック信号ＣＬＫの周波数測定を行う。周波数測定は、例えば電極パッドにプローブを接触させて行われる。
　また、ウェハテストでは、後述する第１自己診断部３１１によるミラー容量調整部２４１のスタック不良テストが行われる。スタック不良テストは、短時間で行うことができるので、ウェハテストに含めることが好適となる。
　ファイナルテストは、ＩＣチップをパッケージ化した後の製品状態でのテストであり、ウェハテストと同様に、周波数センター値、最高値、最低値の各設定でのクロック信号ＣＬＫの周波数測定が行われる。
　また、ファイナルテストでは、後述する第２自己診断部３１２（図７）によるコード間の周波数リニアリティテストが行われる。なお、ウェハテストにおいて、第２自己診断部３１２による上記リニアリティテストを含めることも可能である。
　なお、第１自己診断部３１１および第２自己診断部３１２は、ＢＩＳＴ（Built-in　Self　Test）を用いた回路である。ＢＩＳＴは、テスト容易化設計（DFT：design　for　testability）技術の一つである。ＢＩＳＴでは、ＩＣテスタの機能をＩＣチップ内に組み込む。具体的には、「テストパターンを発生する回路」と、「テスト結果と期待値を照合する回路」をＩＣに集積する。
＜６．第１自己診断部によるテスト＞
　図９は、第１自己診断部３１１によるテストに関する構成を示すブロック図である。
　また、図１１は、ミラー容量調整部２４１の内部構成例を示す図である。図１１に示すように、ミラー容量調整部２４１は、１６個の容量ユニットＣＵ（１）～ＣＵ（１６）と、１５個の容量ユニットＣＵ（１７）～ＣＵ（３１）を有する。容量ユニットＣＵ（１）～ＣＵ（１６）は、ノードＱ１（図７）に接続される。容量ユニットＣＵ（１７）～ＣＵ（３１）は、ノードＱ２（図７）に接続される。
　図１２は、個々の容量ユニットＣＵ（＊）の内部構成例を示す図である。容量ユニットＣＵ（＊）は、スイッチＳＷと、バッファＢＦと、容量Ｃと、を有する。スイッチＳＷにより、ノードＱ１またはノードＱ２と容量Ｃの一端との導通・遮断が切り替えられる。
　図９に示すように、第１自己診断部３１１は、コントローラ３０３からの精調整指令ＦＩＮＥ（５ビット）を設定信号ＤＳＥＴ（３１ビット）に変換する。リングオシレータ２４においては、設定信号ＤＳＥＴに応じて、各容量ユニットＣＵ（＊）でのスイッチＳＷのオンオフが設定される。より具体的には、例えば、設定信号ＤＳＥＴの最下位ビットから１６ビット目までの各ビットの“１”、“０”がそれぞれ、ノードＱ１に接続される容量ユニットＣＵ（１）～ＣＵ（１６）の各スイッチＳＷのオンオフに対応し、設定信号ＤＳＥＴの１７ビット目から最上位ビットまでの各ビットの“１”、“０”がそれぞれ、ノードＱ２に接続される容量ユニットＣＵ（１７）～ＣＵ（３１）の各スイッチＳＷのオンオフに対応する。
　そして、例えば、精調整指令ＦＩＮＥが“０”（１０進数）である場合、設定信号ＤＳＥＴは、すべての容量ユニットＣＵ（＊）のスイッチＳＷのオフを示し、精調整指令ＦＩＮＥが“１”（１０進数）である場合、設定信号ＤＳＥＴは、容量ユニットＣＵ（１）のみのスイッチＳＷがオンで、残りの容量ＣＵ（＊）のスイッチＳＷはオフを示し、精調整指令ＦＩＮＥが“２”（１０進数）である場合、設定信号ＤＳＥＴは、容量ユニットＣＵ（１）、ＣＵ（２）のみのスイッチＳＷがオンで、残りの容量ＣＵ（＊）のスイッチＳＷはオフを示し、以下同様に、精調整指令ＦＩＮＥの値（１０進数）が１ずつ増えるごとに、スイッチＳＷがオンとなる容量ユニットＣＵ（＊）が１つずつ増えるようにすることができる。
　すなわち、上記の場合、精調整指令ＦＩＮＥの値が増えるごとに、ノードＱ１，Ｑ２に接続される容量Ｃの数が増えることになる。これにより、ミラー容量を調整することが可能となる。
　ここで、図１０は、第１自己診断部３１１によるテスト動作時の一例を示すタイミングチャートである。図１０では、テスト開始時に精調整指令ＦＩＮＥは“０”とされ、コントローラ３０３から出力される固定指令ＴＣＯＮＴ_ＩＨはＬｏｗとされる。ここで、テスト動作時に第１自己診断部３１１は、固定指令ＴＣＯＮＴ_ＩＨを固定信号ＦＩＸに変換し、ＡＮＤ回路２４Ｅの出力と固定信号ＦＩＸのうち固定信号ＦＩＸを選択するようセレクタ２４Ｆに指令する（図７）。
　ここでは一例として、固定指令ＴＣＯＮＴ_ＩＨがＬｏｗの場合、固定信号ＦＩＸはＨｉｇｈとされるので、ノードＱ１はＬｏｗ、ノードＱ２はＨｉｇｈとされる。固定指令ＴＣＯＮＴ_ＩＨがＨｉｇｈの場合、固定信号ＦＩＸはＬｏｗとされるので、ノードＱ１はＨｉｇｈ、ノードＱ２はＬｏｗとされる。
　図１０に説明を戻し、テスト開始時は固定指令ＴＣＯＮＴ_ＩＨがＬｏｗとされるので、ノードＱ１はＬｏｗ、ノードＱ２はＨｉｇｈとされる。このとき、例えば、すべての容量ユニットＣＵ（＊）のスイッチＳＷはオフとされた状態である。この状態で、各容量ユニットＣＵ（＊）におけるバッファＢＦから出力される信号のレベルに基づき形成される出力信号ＴＩＮがリングオシレータ２４（図９）から出力される。出力信号ＴＩＮは、容量ユニットＣＵ（＊）の個数に対応する３１ビットのデータとなる。例えば、バッファＢＦから出力される信号のレベルがＨｉｇｈであれば、出力信号ＴＩＮのビットデータが“１”、バッファＢＦから出力される信号のレベルがＬｏｗであれば、出力信号ＴＩＮのビットデータが“０”とされる。
　第１自己診断部３１１は、テスト開始時から出力信号ＴＩＮが安定化するまでの時間を考慮してテスト開始時から所定時間経過後に、出力信号ＴＩＮを期待値と比較する。第１自己診断部３１１は、出力信号ＴＩＮが期待値と一致した場合は異常がないとして、正常を示す判定信号ＴＯＵＴをコントローラ３０３に出力し、出力信号ＴＩＮが期待値と一致しない場合は異常が生じているとして、異常を示す判定信号ＴＯＵＴをコントローラ３０３に出力する。判定信号ＴＯＵＴは、例えば正常の場合、Ｌｏｗとされ、異常の場合、Ｈｉｇｈとされる。なお、一旦、判定信号が異常を示すレベルになると、以降、当該レベルが継続されてもよい。
　そして、精調整指令ＦＩＮＥは“０”に維持されたまま、固定指令ＴＣＯＮＴ_ＩＨがＨｉｇｈに切り替えられ、ノードＱ１はＨｉｇｈ、ノードＱ２はＬｏｗとされる。そして、切り替え時から上記所定時間が経過したときに、第１自己診断部３１１は、出力信号ＴＩＮを期待値と比較し、判定信号ＴＯＵＴを出力する。
　次に、精調整指令ＦＩＮＥは“１”に切り替えられ、固定指令ＴＣＯＮＴ_ＩＨはＬｏｗに切り替えられ、ノードＱ１はＬｏｗ、ノードＱ２はＨｉｇｈとされる。このとき、先述したように、例えば容量ユニットＣＵ（１）のみのスイッチＳＷがオンとなる。そして、切り替え時から上記所定時間が経過したときに、第１自己診断部３１１は、出力信号ＴＩＮを期待値と比較し、判定信号ＴＯＵＴを出力する。
　そして、精調整指令ＦＩＮＥは“１”に維持されたまま、固定指令ＴＣＯＮＴ_ＩＨがＨｉｇｈに切り替えられ、ノードＱ１はＨｉｇｈ、ノードＱ２はＬｏｗとされる。そして、切り替え時から上記所定時間が経過したときに、第１自己診断部３１１は、出力信号ＴＩＮを期待値と比較し、判定信号ＴＯＵＴを出力する。
　以降同様に、精調整指令ＦＩＮＥが切り替えられつつ、ノードＱ１，Ｑ２のレベルが切り替えられ、出力信号ＴＩＮの判定が行われる。
　このように、ノードＱ１，Ｑ２のレベル切替えを行いつつバッファＢＦの出力レベルを確認するので、容量ユニットＣＵ（＊）におけるＨｉｇｈ、またはＬｏｗ、またはＯＰＥＮへ固着するスタック不良を検知することが可能となる。
＜７．第２自己診断部によるテスト＞
　図１３は、第２自己診断部３１２の構成例を示す図である。図１３に示すように、第２自己診断部３１２は、１１ビットカウンタ３１２Ａと、１３ビットカウンタ３１２Ｂと、セレクタ３１２Ｃと、前回データ保存部３１２Ｄと、比較部３１２Ｅと、を有する。
　後述するように、第２自己診断部３１２を用いたテストでは、コントローラ３０３から出力される精調整指令ＦＩＮＥの値を一定として粗調整指令ＣＯＡＲＳの値を変化させるか、粗調整指令ＣＯＡＲＳの値を一定として精調整指令ＦＩＮＥの値を変化させるかして、クロック信号ＣＬＫの周波数を測定し、コード間の周波数リニアリティを確認する。なお、当該テストでは、リングオシレータ２４は、通常動作時と同様の状態であり、セレクタ２４Ｆは、ＡＮＤ回路２４Ｅの出力を選択する（図７）。
　図１４は、粗調整指令ＣＯＡＲＳは一定として精調整指令ＦＩＮＥを変化させた場合のテスト動作の一例を示すタイミングチャートである。図１４に示すように、タイミングｔ１０において、精調整指令ＦＩＮＥの値が切り替えられる。タイミングｔ１０からクロック信号ＣＬＫの周波数の安定化に要する安定化時間Ｔｓが経過すると、スタートフラグが立ち上がる。その後、スタートフラグが立ち下がると（タイミングｔ１１）、コントローラ３０３は、１１ビットカウンタ３１２Ａおよび１３ビットカウンタ３１２Ｂにカウントを開始させる。
　１１ビットカウンタ３１２Ａは、５ＭＨｚの信号をカウントする。また、１３ビットカウンタ３１２Ｂは、クロック信号ＣＬＫをカウントする。１１ビットカウンタ３１２Ａにより１１ビット分のカウントが完了すると（タイミングｔ１２）、１１ビットカウンタ３１２Ａから出力される比較タイミング信号がＨｉｇｈに立ち上がる。これを受けて、比較部３１２Ｅは、そのときの１３ビットカウンタ３１２Ｂによるカウンタ値と、前回データ保存部３１２Ｄに保存されているカウンタ値との比較を行う。
　５ＭＨｚの信号を１１ビット分カウントするのに要する時間は、４０９．６μｓであり、当該時間のうちに１３ビットカウンタ３１２Ｂによりカウントされたカウンタ値により、クロック信号ＣＬＫの周波数は特定される。すなわち、１３ビットカウンタ３１２Ｂは、クロック信号ＣＬＫの周波数を測定する測定部に相当する。タイミングｔ１０で精調整指令ＦＩＮＥの値が切り替わる前の精調整指令ＦＩＮＥでのカウンタ値が前回データ保存部３１２Ｄに保存されており、比較部によりカウンタ値の比較を行うことで、コード間でのクロック信号ＣＬＫの周波数の変化を判定できる。
　図１４の例では、比較部３１２Ｅでの比較により、クロック信号ＣＬＫの周波数の変化に異常はないので、比較部３１２Ｅにより正常である旨がコントローラ３０３に通知され、コントローラ３０３は、正常を示すＬｏｗのエラーフラグを出力している。
　また、比較タイミング信号がＨｉｇｈに立ち上がるタイミングで、セレクタ３１２Ｃは、１３ビットカウンタ３１２Ｂのカウンタ値を選択し、前回データ保存部３１２Ｄに上書きする（前回データのアップデート）。以降は、セレクタ３１２Ｃは、前回データ保存部３１２Ｄの出力を選択するので、前回データ保存部３１２Ｄのデータは変化しない。
　また、図１５の例では、比較部３１２Ｅでの比較により、クロック信号ＣＬＫの周波数の変化に異常があることが判定され、比較部３１２Ｅにより異常である旨がコントローラ３０３に通知され、コントローラ３０３は、Ｌｏｗから異常を示すＨｉｇｈに立ち上げてエラーフラグを出力している。
　また、図１６は、第２自己診断部３１２を用いたテストにおけるコード（精調整指令ＦＩＮＥ、粗調整指令ＣＯＡＲＳ）の変化パターンの一例を示すタイミングチャートである。図１６のタイミングｔ２０において通常動作よりテスト動作に切り替えられ、精調整指令ＦＩＮＥの値は“１００００”、粗調整指令ＣＯＡＲＳは“０００００”に設定される。そして、タイミングｔ２０から安定化時間Ｔｓが経過したタイミングで、１１ビットカウンタ３１２Ａおよび１３ビットカウンタ３１２Ｂによるカウントが開始され、カウンタ値は前回データ保存部３１２Ｄに保存される。このとき、比較部３１２Ｅによる比較は行われない。
　そして、精調整指令ＦＩＮＥの値は維持したまま、粗調整指令ＣＯＡＲＳは、“００００１”に切り替えられる。このとき、図１８に示すように、粗調整指令ＣＯＡＲＳを切り替えたタイミングから安定化時間Ｔｓが経過したタイミングで、１１ビットカウンタ３１２Ａおよび１３ビットカウンタ３１２Ｂによるカウントが開始される。そして、１３ビットカウンタ３１２Ｂによる新たなカウンタ値と前回データ保存部３１２Ｄのカウンタ値との比較が行われる。このとき、新たなカウンタ値は、前回データ保存部３１２Ｄに上書き保存される。
　以降、精調整指令ＦＩＮＥの値は維持したまま、粗調整指令ＣＯＡＲＳの値を“１１１１１”まで順次切り替えて、カウンタ値の比較を行う。
　粗調整指令ＣＯＡＲＳの値が“１１１１１”まで切り替えられると、精調整指令ＦＩＮＥの値、粗調整指令ＣＯＡＲＳの値ともに“０００００”に切り替える。このとき、比較部３１２Ｅによる比較は行わず、カウンタ値が前回データ保存部３１２Ｄに保存される。
　そして、粗調整指令ＣＯＡＲＳの値は維持したまま、精調整指令ＦＩＮＥの値は、“００００１”に切り替えられる。このとき、図１９に示すように、精調整指令ＦＩＮＥの値を切り替えたタイミングから安定化時間Ｔｓが経過してタイミングで、１１ビットカウンタ３１２Ａおよび１３ビットカウンタ３１２Ｂによるカウントが開始される。そして、１３ビットカウンタ３１２Ｂによる新たなカウンタ値と前回データ保存部３１２Ｄのカウンタ値との比較が行われる。このとき、新たなカウンタ値は、前回データ保存部３１２Ｄに上書き保存される。
　以降、粗調整指令ＣＯＡＲＳの値は維持したまま、精調整指令ＦＩＮＥの値を“１１１１１”まで順次切り替えて、カウンタ値の比較を行う。精調整指令ＦＩＮＥの値が“１１１１１”まで切り替えられると、精調整指令ＦＩＮＥの値は“０００００”、粗調整指令ＣＯＡＲＳの値は“００１１０”に切り替える。このとき、比較部３１２Ｅによる比較は行わず、カウンタ値が前回データ保存部３１２Ｄに保存される。以降、粗調整指令ＣＯＡＲＳの値は維持したまま、精調整指令ＦＩＮＥの値を“１１１１１”まで順次切り替えて、カウンタ値の比較を行う。
　以降同様に、粗調整指令ＣＯＡＲＳの値は“０１１００”、“１００００”、“１０１１０”、“１１１００”、“１１１１１”の順に切り替えつつ、粗調整指令ＣＯＡＲＳの値が一定の間は精調整指令ＦＩＮＥの値を切り替えつつ、カウンタ値の比較が行われる。
　図１６の例では、いずれのコードでもカウンタ値の比較において異常が認められなかった場合で、エラーフラグはＬｏｗで維持されている。一方、図１７の例では、粗調整指令ＣＯＡＲＳの値が“０１１００”のときに途中でカウンタ値の比較において異常が認められた場合であり、エラーフラグがＬｏｗからＨｉｇｈへ切り替わっている。
＜８．半導体装置の端子配置＞
　図１に示すＬＥＤ駆動装置３０は、上面視で矩形状を有するパッケージ品である。上記矩形状の対向する２辺のうち、一方の辺にＰＷＭＩＮ端子が配置され、他方の辺にＰＷＭＯＵＴ端子が配置される。
　ＰＷＭＯＵＴ端子は、ＦＢＶ端子が配置される辺と同じ辺に配置されても、ＦＢＶ端子との間には少なくとも一つの端子が配置されることが望ましい。同様に、ＰＷＭＯＵＴ端子は、ＭＩＮＳＥＬＶ端子が配置される辺と同じ辺に配置されても、ＭＩＮＳＥＬＶ端子との間には少なくとも一つの端子が配置されることが望ましい。すなわち、ＰＷＭＯＵＴ端子は、ＦＢＶ端子およびＭＩＮＳＥＬＶ端子とは隣接しないことが望ましい。ＰＷＭＯＵＴ端子に発生する信号は矩形波であるのに対し、ＦＢＶ端子およびＭＩＮＳＥＬＶ端子に発生する信号はアナログ信号であるためである。
　また、ＰＷＭＯＵＴ端子は低耐圧端子であり、ＰＧＮＤ端子、ＳＷ端子、ＧＨ端子、ＢＯＯＴ端子、ＶＩＮ端子、ＳＮＳＰ端子、ＳＮＳＮ端子、およびＣＯＭＰ端子は高耐圧端子であり、端子間のショートの可能性を考慮すると、ＰＷＭＯＵＴ端子は、これらの高耐圧端子との間には少なくとも一つの端子が配置されることが望ましい。すなわち、ＰＷＭＯＵＴ端子は、上記高耐圧端子とは隣接しないことが望ましい。
　また、ＰＷＭＯＵＴ端子は、ＬＥＤ１～ＬＥＤ２４端子のいずれかのＬＥＤ端子（例えばＬＥＤ１３～ＬＥＤ２４端子）が配置される辺と同じ辺に配置されていても、当該ＬＥＤ端子との間には少なくとも一つの端子が配置されることが望ましい。すなわち、ＰＷＭＯＵＴ端子は、上記ＬＥＤ端子とは隣接しないことが望ましい。ＬＥＤ端子には、高電圧が印加されるためである。
＜９．その他＞
　なお、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。
　本発明は、一例として、車載用ＬＥＤの駆動手段に利用することができる。
　　　１　最小電圧選択部
　　　２　基準電圧生成部
　　　３　スペクトラム拡散用基準電圧生成部
　　　４　周波数／電圧変換部
　　　５　エラーアンプ
　　　６　リップル注入部
　　　７　アンプ
　　　８　Ｌｏｗ側コンパレータ
　　　９　Ｈｉｇｈ側コンパレータ
　　　１０　ＲＳフリップフロップ
　　　１１　ＯＣＰ部
　　　１２　ドライバロジック部
　　　１３　ダイオード
　　　１４　ドライバ
　　　１５　ＳＷＯＣＰ部
　　　１６　ＮＭＯＳトランジスタ
　　　１７　ＵＶＬＯ／ＴＳＤ部
　　　１８　バンドギャップリファレンス
　　　１９　内部電圧生成部
　　　２０　内部電圧生成部
　　　２１　異常通知部
　　　２２　ＮＭＯＳトランジスタ
　　　２３　Ｉ／Ｏポート
　　　２４　リングオシレータ
　　　２４Ａ　ＤＡＣ
　　　２４Ｂ　エラーアンプ
　　　２４Ｃ　ＮＭＯＳトランジスタ
　　　２４Ｄ　抵抗
　　　２４Ｅ　ＡＮＤ回路
　　　２４Ｆ　セレクタ
　　　２４０　電流供給部
　　　２４１　ミラー容量調整部
　　　２５　制御ロジック部
　　　２６　電流ドライバ
　　　２６Ａ　ＮＭＯＳトランジスタ
　　　２６Ｂ　抵抗
　　　２６Ｃ　エラーアンプ
　　　２６Ｄ　スイッチ
　　　２７　ショート検出部
　　　２８　オープン検出部
　　　３０　ＬＥＤ駆動装置
　　　３００Ａ～３００Ｃ　半導体装置システム
　　　３０１　セレクタ
　　　３０２　立上げ／立下げエッジ検出部
　　　３０３　コントローラ
　　　３０４　分周器
　　　３０５　ＰＷＭ信号生成部
　　　３０６　レジスタ
　　　３０７　分周器
　　　３０８　８ビットカウンタ
　　　３０９　レジスタ
　　　３１１　第１自己診断部
　　　３１２　第２自己診断部
　　　３１２Ａ　１１ビットカウンタ
　　　３１２Ｂ　１３ビットカウンタ
　　　３１２Ｃ　セレクタ
　　　３１２Ｄ　前回データ保存部
　　　３１２Ｅ　比較部
　　　４０　ＣＡＮトランシーバ
　　　４５　ＭＣＵ
　　　５０　ワイヤハーネス
　　　Ａ１～Ａ２４　ＬＥＤアレイ
　　　Ｎ１　スイッチング素子
　　　Ｄ１　ダイオード
　　　Ｌ１　インダクタ
　　　Ｒ１　抵抗
　　　Ｃｏ　出力コンデンサ
　　　Ｃｂ　ブート用コンデンサ
　　　Ｂ　バッテリ電源
　　　Ｐ１～Ｐ４　プリント基板
　　　ＩＮＶ１～ＩＮＶ３　インバータ
　　　ＰＭ１～ＰＭ５　ＰＭＯＳトランジスタ
　　　ＮＭ１～ＮＭ４　ＮＭＯＳトランジスタ
　　　ＣＵ（１）～ＣＵ（３１）　容量ユニット
　　　ＳＷ　スイッチ
　　　Ｃ　容量
　　　ＢＦ　バッファ

Claims (16)

  1. 　第１クロック信号を生成する発振器と、
    　外部から入力クロック信号を入力される第１端子と、
    　前記入力クロック信号のエッジ間において、前記第１クロック信号に基づくクロック信号をカウントする第１カウンタと、
    　前記第１カウンタによるカウンタ値と期待値との比較結果に基づき、前記第１クロック信号の周波数を調整する指令を前記発振器に送るコントローラと、
    　を有する、半導体装置。
  2. 　前記第１クロック信号を所定の分周比で分周して第２クロック信号を生成する分周部と、
    　前記入力クロック信号と前記第２クロック信号のうちいずれかを選択して出力クロック信号として出力するセレクタと、
    　前記出力クロック信号を外部へ出力させる第２端子と、
    　を有する、請求項１に記載の半導体装置。
  3. 　前記分周部は、
    　前記第１クロック信号を第１分周比で分周する第１分周器と、
    　前記第１分周器の出力を第２分周比で分周する第２分周器と、
    を有し、
    　前記第１カウンタは、前記第１分周器の出力をカウントする、請求項２に記載の半導体装置。
  4. 　前記分周部は、デューティが所定値に制約された前記第２クロック信号を生成する、請求項２または請求項３に記載の半導体装置。
  5. 　前記セレクタによる前記入力クロック信号の選択、前記第２クロック信号の選択、前記出力クロック信号を出力しない選択のいずれかを設定可能である、請求項２から請求項４のいずれか１項に記載の半導体装置。
  6. 　前記発振器は、リングオシレータである、請求項１から請求項５のいずれか１項に記載の半導体装置。
  7. 　前記リングオシレータは、
    　奇数個のインバータと、
    　前記コントローラからの粗調整指令をＤＡ変換するＤＡＣ（ＤＡコンバータ）と、
    　前記ＤＡＣの出力に応じた電流を前記インバータに流す電流供給部と、
    　前記コントローラからの精調整指令に基づき、前記インバータ間のノードに接続させる容量値を変化させるミラー容量調整部と、
    　を有する、請求項６に記載の半導体装置。
  8. 　前記ミラー容量調整部は、容量と、前記容量と前記ノードとの間に配置されるスイッチと、を含む容量ユニットを複数有しており、
    　当該半導体装置は、
    　前記スイッチをオンとする前記容量ユニットのパターンを変化させつつ、前記ノードにＬｏｗとＨｉｇｈの電圧を各々印加させ、前記容量ユニットからの出力を期待値と比較する第１自己診断部をさらに有する、請求項７に記載の半導体装置。
  9. 　前記コントローラが前記粗調整指令と前記精調整指令のうち一方を一定として他方を変化させるテスト動作において、前記第１クロック信号の周波数を測定する測定部と、
    　指令の変化前後における前記測定部による測定結果を比較する比較部と、を含む第２自己診断部をさらに有する、請求項７または請求項８に記載の半導体装置。
  10. 　前記第２自己診断部は、所定周波数の信号をカウントする所定ビットの第２カウンタを含み、
    　前記測定部は、前記第２カウンタが前記所定ビット分カウントする期間において前記第１クロック信号をカウントする第３カウンタである、請求項９に記載の半導体装置。
  11. 　前記第１クロック信号に基づいてＰＷＭ信号を生成するＰＷＭ信号生成部を有する、請求項１から請求項１０のいずれか１項に記載の半導体装置。
  12. 　前記ＰＷＭ信号生成部は、前記入力クロック信号のエッジが検出されたときに前記ＰＷＭ信号のエッジを形成させる、請求項１１に記載の半導体装置。
  13. 　ＬＥＤのカソードを接続可能なＬＥＤ端子と、
    　前記ＬＥＤ端子に流す電流を制御する電流ドライバと、を有し、
    　前記電流ドライバは、前記ＰＷＭ信号に応じてオンオフされる、請求項１１または請求項１２に記載の半導体装置。
  14. 　請求項１３に記載の半導体装置を複数含み、
    　複数の前記半導体装置の各々には、外部からＣＡＮ（Controller　Area　Network）トランシーバを介して前記ＰＷＭ信号のオンデューティが指令される、半導体装置システム。
  15. 　請求項２から請求項５のいずれか１項に記載の半導体装置を複数含み、
    　前段側の前記半導体装置における前記第２端子と、後段側の前記半導体装置における前記第１端子とが接続される、半導体装置システム。
  16. 　車載用である請求項１５に記載の半導体装置システム。
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