JPH07312538A - デジタル・バッファ回路 - Google Patents
デジタル・バッファ回路Info
- Publication number
- JPH07312538A JPH07312538A JP10423194A JP10423194A JPH07312538A JP H07312538 A JPH07312538 A JP H07312538A JP 10423194 A JP10423194 A JP 10423194A JP 10423194 A JP10423194 A JP 10423194A JP H07312538 A JPH07312538 A JP H07312538A
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- Japan
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- circuit
- reference voltage
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Abstract
(57)【要約】
【目的】 入力信号を一定の基準電圧でレベル弁別して
得られる差動論理出力信号のデューティ幅を、基準電圧
を動かすことなく、簡単に調節できるようにする。 【構成】 入力信号を一定の基準電圧でレベル弁別して
出力するＣＭＯＳ差動入出力回路に別のＭＯＳトランジ
スタを直列に介在させ、この直列に介在させたＭＯＳト
ランジスタのゲートに与える電圧によって上記ＣＭＯＳ
差動入出力回路のオフセットを補償する。 【効果】 製造プロセスにて生じる各回路定数のバラツ
キによって生じるオフセットを基準電圧以外の部分で簡
単に補償することができる。
得られる差動論理出力信号のデューティ幅を、基準電圧
を動かすことなく、簡単に調節できるようにする。 【構成】 入力信号を一定の基準電圧でレベル弁別して
出力するＣＭＯＳ差動入出力回路に別のＭＯＳトランジ
スタを直列に介在させ、この直列に介在させたＭＯＳト
ランジスタのゲートに与える電圧によって上記ＣＭＯＳ
差動入出力回路のオフセットを補償する。 【効果】 製造プロセスにて生じる各回路定数のバラツ
キによって生じるオフセットを基準電圧以外の部分で簡
単に補償することができる。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル・バッファ回
路、さらにはＣＭＯＳ差動入出力回路を用いた入力バッ
ファに適用して有効な技術に関するものであって、たと
えば高速クロックで動作する論理ＬＳＩ（大規模半導体
集積回路装置）のクロック入力バッファに利用して有効
な技術に関するものである。
路、さらにはＣＭＯＳ差動入出力回路を用いた入力バッ
ファに適用して有効な技術に関するものであって、たと
えば高速クロックで動作する論理ＬＳＩ（大規模半導体
集積回路装置）のクロック入力バッファに利用して有効
な技術に関するものである。
【０００２】
【従来の技術】最近の高速論理ＬＳＩは、その動作の高
速化のために非常に高い周波数のクロックを使用するよ
うになってきた（たとえば、日経ＢＰ社刊行「日経エレ
クトロニクス １９９１年２月１８日号 ｎｏ．５２
０」１３４〜１３７ページ：論理ＬＳＩ（クロック周波
数は１００ＭＨｚオーダーへ）を参照）。
速化のために非常に高い周波数のクロックを使用するよ
うになってきた（たとえば、日経ＢＰ社刊行「日経エレ
クトロニクス １９９１年２月１８日号 ｎｏ．５２
０」１３４〜１３７ページ：論理ＬＳＩ（クロック周波
数は１００ＭＨｚオーダーへ）を参照）。
【０００３】この高い周波数のクロックをＬＳＩ内に正
確に伝達させるために、本発明者らは、図６に示すよう
な差動型のデジタル・バッファ回路を検討した。
確に伝達させるために、本発明者らは、図６に示すよう
な差動型のデジタル・バッファ回路を検討した。
【０００４】図６に示すデジタル・バッファ回路は、一
対のＣＭＯＳトランジスタＱ１−Ｑ５，Ｑ２−Ｑ６を抵
抗Ｒ５を介して差動結合してなるＣＭＯＳ差動入出力回
路２を用いて構成され、このＣＭＯＳ差動入出力回路２
の一方の入力に入力信号（クロック）Ｖｉｎを与えると
ともに、その他方の入力に一定の基準電圧Ｖｒｅｆを与
えることにより、その基準電圧Ｖｒｅｆをしきい値にし
てＨ（高レベル）とＬ（低レベル）にレベル弁別された
差動論理出力信号Ｖｏｕｔ１，Ｖｏｕｔを得る（図２参
照）。
対のＣＭＯＳトランジスタＱ１−Ｑ５，Ｑ２−Ｑ６を抵
抗Ｒ５を介して差動結合してなるＣＭＯＳ差動入出力回
路２を用いて構成され、このＣＭＯＳ差動入出力回路２
の一方の入力に入力信号（クロック）Ｖｉｎを与えると
ともに、その他方の入力に一定の基準電圧Ｖｒｅｆを与
えることにより、その基準電圧Ｖｒｅｆをしきい値にし
てＨ（高レベル）とＬ（低レベル）にレベル弁別された
差動論理出力信号Ｖｏｕｔ１，Ｖｏｕｔを得る（図２参
照）。
【０００５】これにより、ＬＳＩ１の外部から与えられ
るクロック（Ｖｉｎ）を波形成型しつつ高速でＬＳＩ内
に伝達させることができる。この場合、基準電圧Ｖｒｅ
ｆはＬＳＩ１の内部にて共通に生成される。また、Ｖｄ
ｄは正側電源電位、Ｖｓｓは負側電源電位である。
るクロック（Ｖｉｎ）を波形成型しつつ高速でＬＳＩ内
に伝達させることができる。この場合、基準電圧Ｖｒｅ
ｆはＬＳＩ１の内部にて共通に生成される。また、Ｖｄ
ｄは正側電源電位、Ｖｓｓは負側電源電位である。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。
【０００７】すなわち、上述したデジタル・バッファ回
路では、製造プロセスにて生じる回路定数のバラツキに
より、ＣＭＯＳ差動入出力回路２に多少のオフセットが
生じるのは避けられない。つまり、差動入出力回路２で
は、図２に示すように、ＶｉｎとＶｒｅｆが互いに交叉
するところでＶｏｕｔ１とＶｏｕｔのレベルが切り替わ
るのが理想的だが、実際には、図３に示すように、製造
プロセスにて生じる回路定数のバラツキにより、Ｖｉｎ
とＶｒｅｆの間に一定の差があるところ、すなわちオフ
セットＶｏｆがあるところでＶｏｕｔ１とＶｏｕｔのレ
ベルが切り替わってしまうようになる。
路では、製造プロセスにて生じる回路定数のバラツキに
より、ＣＭＯＳ差動入出力回路２に多少のオフセットが
生じるのは避けられない。つまり、差動入出力回路２で
は、図２に示すように、ＶｉｎとＶｒｅｆが互いに交叉
するところでＶｏｕｔ１とＶｏｕｔのレベルが切り替わ
るのが理想的だが、実際には、図３に示すように、製造
プロセスにて生じる回路定数のバラツキにより、Ｖｉｎ
とＶｒｅｆの間に一定の差があるところ、すなわちオフ
セットＶｏｆがあるところでＶｏｕｔ１とＶｏｕｔのレ
ベルが切り替わってしまうようになる。
【０００８】このため、図３に示すように、論理出力信
号Ｖｏｕｔ１，Ｖｏｕｔ２の前半周期でのデューティ幅
τ１と後半周期でのデューティ幅τ２とが揃わなくなっ
て、高速での動作に支障を来すようになる、という問題
が生じる。
号Ｖｏｕｔ１，Ｖｏｕｔ２の前半周期でのデューティ幅
τ１と後半周期でのデューティ幅τ２とが揃わなくなっ
て、高速での動作に支障を来すようになる、という問題
が生じる。
【０００９】出力信号Ｖｏｕｔ１，Ｖｏｕｔ２のデュー
ティ幅τ１，τ２が同じに揃っていないと、その短い方
のデューティ幅（τ１）に対してＬＳＩ１の内部回路の
動作が付いて行けなくなることある。とくに、高速化の
ためにクロック周波数を動作限界近くまで高めた場合、
そのクロックのデューティ幅が少しでも短くなっても、
動作限界を越えてしまって正常な同期動作が期待できな
くなる。
ティ幅τ１，τ２が同じに揃っていないと、その短い方
のデューティ幅（τ１）に対してＬＳＩ１の内部回路の
動作が付いて行けなくなることある。とくに、高速化の
ためにクロック周波数を動作限界近くまで高めた場合、
そのクロックのデューティ幅が少しでも短くなっても、
動作限界を越えてしまって正常な同期動作が期待できな
くなる。
【００１０】上述した問題の解決手段としては、基準電
圧Ｖｒｅｆを可変調節することにより上記オフセットＶ
ｏｆを補償することが考えられる。しかし、その基準電
圧ＶｒｅｆはＬＳＩ１内部にて固定的に生成され、しか
も他の回路にも分配されて共通に使用されるものである
ため、やたらに動かすことができない。
圧Ｖｒｅｆを可変調節することにより上記オフセットＶ
ｏｆを補償することが考えられる。しかし、その基準電
圧ＶｒｅｆはＬＳＩ１内部にて固定的に生成され、しか
も他の回路にも分配されて共通に使用されるものである
ため、やたらに動かすことができない。
【００１１】本発明の目的は、入力信号を一定の基準電
圧でレベル弁別して得られる差動論理出力信号のデュー
ティ幅を、基準電圧を動かすことなく、簡単に調節でき
るようにする、という技術を提供することにある。
圧でレベル弁別して得られる差動論理出力信号のデュー
ティ幅を、基準電圧を動かすことなく、簡単に調節でき
るようにする、という技術を提供することにある。
【００１２】本発明の前記ならびにそのほかの目的と特
徴は、本明細書の記述および添付図面からあきらかにな
るであろう。
徴は、本明細書の記述および添付図面からあきらかにな
るであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１４】すなわち、入力信号を一定の基準電圧でレ
ベル弁別して出力するＣＭＯＳ差動入出力回路に別のＭ
ＯＳトランジスタを直列に介在させ、この直列に介在さ
せたＭＯＳトランジスタのゲートに与える電圧によって
上記ＣＭＯＳ差動入出力回路のオフセットを補償させ
る、というものである。
ベル弁別して出力するＣＭＯＳ差動入出力回路に別のＭ
ＯＳトランジスタを直列に介在させ、この直列に介在さ
せたＭＯＳトランジスタのゲートに与える電圧によって
上記ＣＭＯＳ差動入出力回路のオフセットを補償させ
る、というものである。
【００１５】
【作用】上述した手段によれば、製造プロセスにて生じ
る各回路定数のバラツキによって生じるオフセットを基
準電圧以外の部分で簡単に補償することができる。
る各回路定数のバラツキによって生じるオフセットを基
準電圧以外の部分で簡単に補償することができる。
【００１６】これにより、入力信号を一定の基準電圧で
レベル弁別して得られる差動論理出力信号のデューティ
幅を、基準電圧を動かすことなく、簡単に調節できるよ
うにする、という目的が達成される。
レベル弁別して得られる差動論理出力信号のデューティ
幅を、基準電圧を動かすことなく、簡単に調節できるよ
うにする、という目的が達成される。
【００１７】
【実施例】以下、本発明の好適な実施例を図面を参照し
ながら説明する。
ながら説明する。
【００１８】なお、図において、同一符号は同一あるい
は相当部分を示すものとする。
は相当部分を示すものとする。
【００１９】図１は本発明の技術が適用されたデジタル
・バッファ回路の第１の実施例を示したものであって、
１は論理ＬＳＩ（大規模半導体集積回路装置）、Ｑ１，
Ｑ２はｐチャンネルＭＯＳトランジスタ、Ｑ３〜Ｑ６は
ｎチャンネルＭＯＳトランジスタ、Ｒ１〜Ｒ５は抵抗、
Ｖｄｄは正側電源電位、Ｖｓｓは負側電源電位、Ｖｒｅ
ｆはＬＳＩ１の内部にて生成される一定の基準電圧、Ｖ
ｉｎは入力信号（クロック）、Ｖｏｕｔ１，Ｖｏｕｔ２
は差動論理出力信号である。
・バッファ回路の第１の実施例を示したものであって、
１は論理ＬＳＩ（大規模半導体集積回路装置）、Ｑ１，
Ｑ２はｐチャンネルＭＯＳトランジスタ、Ｑ３〜Ｑ６は
ｎチャンネルＭＯＳトランジスタ、Ｒ１〜Ｒ５は抵抗、
Ｖｄｄは正側電源電位、Ｖｓｓは負側電源電位、Ｖｒｅ
ｆはＬＳＩ１の内部にて生成される一定の基準電圧、Ｖ
ｉｎは入力信号（クロック）、Ｖｏｕｔ１，Ｖｏｕｔ２
は差動論理出力信号である。
【００２０】ここで、Ｑ１−Ｑ５とＱ２−Ｑ６はそれぞ
れＣＭＯＳトランジスタを形成し、各ＣＭＯＳトランジ
スタＱ１−Ｑ５とＱ２−Ｑ６は抵抗Ｒ５を介して差動結
合されることによりＣＭＯＳ差動入出力回路２を形成し
ている。この場合、Ｑ１とＱ２は、Ｑ２の電流がＱ１に
転写されるような方向でカレントミラー接続されてい
る。
れＣＭＯＳトランジスタを形成し、各ＣＭＯＳトランジ
スタＱ１−Ｑ５とＱ２−Ｑ６は抵抗Ｒ５を介して差動結
合されることによりＣＭＯＳ差動入出力回路２を形成し
ている。この場合、Ｑ１とＱ２は、Ｑ２の電流がＱ１に
転写されるような方向でカレントミラー接続されてい
る。
【００２１】Ｑ３，Ｑ４とＲ１〜Ｒ４は上記ＣＭＯＳ差
動入出力回路２のオフセットを可変調整するオフセット
調整回路３を形成している。すなわち、Ｑ３，Ｑ４がＣ
ＭＯＳトランジスタＱ１−Ｑ５，Ｑ２−Ｑ６内にそれぞ
れ直列に介在するとともに、Ｒ１〜Ｒ４が各直列ＭＯＳ
トランジスタＱ３，Ｑ４のゲート電圧Ｅ１，Ｅ２を可変
設定する可変抵抗網３１，３２を形成し、この可変抵抗
網３１，３２の抵抗設定値によって上記ＣＭＯＳ差動入
出力回路２のオフセットを可変調整するようになってい
る。
動入出力回路２のオフセットを可変調整するオフセット
調整回路３を形成している。すなわち、Ｑ３，Ｑ４がＣ
ＭＯＳトランジスタＱ１−Ｑ５，Ｑ２−Ｑ６内にそれぞ
れ直列に介在するとともに、Ｒ１〜Ｒ４が各直列ＭＯＳ
トランジスタＱ３，Ｑ４のゲート電圧Ｅ１，Ｅ２を可変
設定する可変抵抗網３１，３２を形成し、この可変抵抗
網３１，３２の抵抗設定値によって上記ＣＭＯＳ差動入
出力回路２のオフセットを可変調整するようになってい
る。
【００２２】上記抵抗Ｒ１〜Ｒ４はＬＳＩ１外に設けら
れた外付抵抗であって、ＬＳＩ１と同一プリント配線基
板上に実装される。
れた外付抵抗であって、ＬＳＩ１と同一プリント配線基
板上に実装される。
【００２３】次に、動作について説明する。
【００２４】図２は、図１に示した回路において出力信
号Ｖｏｕｔ１，Ｖｏｕｔ２のデューティ幅τ１，τ２が
揃っている状態を示す。
号Ｖｏｕｔ１，Ｖｏｕｔ２のデューティ幅τ１，τ２が
揃っている状態を示す。
【００２５】図３は、図１に示した回路においてオフセ
ットＶｏｆのために出力信号Ｖｏｕｔ１，Ｖｏｕｔ２の
デューティ幅τ１，τ２が揃っていない状態を示す。
ットＶｏｆのために出力信号Ｖｏｕｔ１，Ｖｏｕｔ２の
デューティ幅τ１，τ２が揃っていない状態を示す。
【００２６】ここで、出力信号Ｖｏｕｔ１，Ｖｏｕｔ２
のデューティ幅τ１，τ２が揃っていない場合、すなわ
ち図３の状態の場合、可変抵抗網３１，３２の抵抗設定
値（Ｒ１〜Ｒ４）設定により、一方のＣＭＯＳトランジ
スタＱ１−Ｑ５に介在しているＭＯＳトランジスタＱ３
のゲート電圧Ｅ１と、他方のＣＭＯＳトランジスタＱ２
−Ｑ６に介在しているＭＯＳトランジスタＱ３のゲート
電圧Ｅ２とを相補的に上下させる。
のデューティ幅τ１，τ２が揃っていない場合、すなわ
ち図３の状態の場合、可変抵抗網３１，３２の抵抗設定
値（Ｒ１〜Ｒ４）設定により、一方のＣＭＯＳトランジ
スタＱ１−Ｑ５に介在しているＭＯＳトランジスタＱ３
のゲート電圧Ｅ１と、他方のＣＭＯＳトランジスタＱ２
−Ｑ６に介在しているＭＯＳトランジスタＱ３のゲート
電圧Ｅ２とを相補的に上下させる。
【００２７】このとき、Ｅ１を上げてＥ２を下げると、
Ｑ５のドレイン電流が増大、Ｑ６のドレイン電流が減少
し、オフセットＶｏｆは正側へ移動する。反対に、Ｅ１
を下げてＥ２を上げると、Ｑ６のドレイン電流が増大、
Ｑ７のドレイン電流が減少し、この場合、オフセットＶ
ｏｆは負側へ移動する。
Ｑ５のドレイン電流が増大、Ｑ６のドレイン電流が減少
し、オフセットＶｏｆは正側へ移動する。反対に、Ｅ１
を下げてＥ２を上げると、Ｑ６のドレイン電流が増大、
Ｑ７のドレイン電流が減少し、この場合、オフセットＶ
ｏｆは負側へ移動する。
【００２８】以上のように、外付抵抗Ｒ１〜Ｒ４の抵抗
値設定により、製造プロセスにて生じる各回路定数のバ
ラツキによって生じるオフセットＶｏｆを、基準電圧Ｖ
ｒｅｆ以外の部分で簡単に補償することができる。これ
により、入力信号Ｖｉｎを一定の基準電圧Ｖｒｅｆでレ
ベル弁別して得られる差動論理出力信号Ｖｏｕｔ１，Ｖ
ｏｕｔ２のデューティ幅τ１，τ２を、基準電圧Ｖｒｅ
ｆを動かすことなく簡単に調節することができる。さら
に、その調節はＬＳＩ１の外付抵抗Ｒ１〜Ｒ４にて行え
るため、そのＬＳＩ１の実装後にも行うことができる。
値設定により、製造プロセスにて生じる各回路定数のバ
ラツキによって生じるオフセットＶｏｆを、基準電圧Ｖ
ｒｅｆ以外の部分で簡単に補償することができる。これ
により、入力信号Ｖｉｎを一定の基準電圧Ｖｒｅｆでレ
ベル弁別して得られる差動論理出力信号Ｖｏｕｔ１，Ｖ
ｏｕｔ２のデューティ幅τ１，τ２を、基準電圧Ｖｒｅ
ｆを動かすことなく簡単に調節することができる。さら
に、その調節はＬＳＩ１の外付抵抗Ｒ１〜Ｒ４にて行え
るため、そのＬＳＩ１の実装後にも行うことができる。
【００２９】図４は本発明の第２の実施例を示したもの
であって、この第２の実施例では、オフセット調整を行
うためのＭＯＳトランジスタＱ３，Ｑ４にｐチャンネル
ＭＯＳを使用している。
であって、この第２の実施例では、オフセット調整を行
うためのＭＯＳトランジスタＱ３，Ｑ４にｐチャンネル
ＭＯＳを使用している。
【００３０】図５は本発明の第３の実施例を示したもの
であって、この第３の実施例では、オフセット調整を行
うためのＭＯＳトランジスタＱ３，Ｑ４の一方（Ｑ３）
にｎチャンネルＭＯＳトランジスタを使用し、他方（Ｑ
４）にｐチャンネルＭＯＳトランジスタを使用すること
により、オフセットの移動調節を一つの可変抵抗網３１
だけで行えるようにしている。
であって、この第３の実施例では、オフセット調整を行
うためのＭＯＳトランジスタＱ３，Ｑ４の一方（Ｑ３）
にｎチャンネルＭＯＳトランジスタを使用し、他方（Ｑ
４）にｐチャンネルＭＯＳトランジスタを使用すること
により、オフセットの移動調節を一つの可変抵抗網３１
だけで行えるようにしている。
【００３１】以上、本発明者によってなされた発明を実
施例にもとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
施例にもとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
【００３２】たとえば、ＣＭＯＳ差動入出力回路２は、
バイポーラ・トランジスタを加えたＢｉ−ＣＭＯＳ回路
で構成することもできる。
バイポーラ・トランジスタを加えたＢｉ−ＣＭＯＳ回路
で構成することもできる。
【００３３】以上の説明では主として、本発明者によっ
てなされた発明をその背景となった利用分野であるクロ
ック入力バッファに適用した場合について説明したが、
それに限定されるものではなく、たとえばデータ信号の
入力バッファにも適用できる。
てなされた発明をその背景となった利用分野であるクロ
ック入力バッファに適用した場合について説明したが、
それに限定されるものではなく、たとえばデータ信号の
入力バッファにも適用できる。
【００３４】
【発明の効果】本願において開示される発明のうち、代
表的なものの効果を簡単に説明すれば、下記のとおりで
ある。
表的なものの効果を簡単に説明すれば、下記のとおりで
ある。
【００３５】すなわち、入力信号を一定の基準電圧でレ
ベル弁別して得られる差動論理出力信号のデューティ幅
を、基準電圧を動かすことなく、簡単に調節することが
できる、という効果が得られる。
ベル弁別して得られる差動論理出力信号のデューティ幅
を、基準電圧を動かすことなく、簡単に調節することが
できる、という効果が得られる。
【図１】本発明の技術が適用されたデジタル・バッファ
回路の第１の実施例を示す回路図
回路の第１の実施例を示す回路図
【図２】オフセットがない場合の入出力波形図
【図３】オフセットがある場合の入出力波形図
【図４】本発明の第２の実施例を示す回路図
【図５】本発明の第３の実施例を示す回路図
【図６】本発明に先立って検討されたデジタル・バッフ
ァ回路を示す回路図
ァ回路を示す回路図
１ ＬＳＩ（大規模集積回路装置） ２ ＣＭＯＳ差動入出力回路 ３ オフセット調整回路 ３１，３２ 可変抵抗網 Ｖｉｎ 入力信号（クロック） Ｖｒｅｆ 基準電圧 Ｖｏｆ オフセット
Claims (3)
- 【請求項１】 ＣＭＯＳ差動入出力回路の一方の入力に
入力信号を与えるとともに、その他方の入力に一定の基
準電圧を与えることにより、上記基準電圧をしきい値に
してＨ（高レベル）とＬ（低レベル）にレベル弁別され
た差動論理出力信号を得るデジタルバッファ回路であっ
て、上記ＣＭＯＳ差動入出力回路内に別のＭＯＳトラン
ジスタを介在させ、このＭＯＳトランジスタのゲートに
与える電圧によって上記差動入出力回路のオフセットを
可変調整するオフセット調整回路を備えたことを特徴と
するデジタル・バッファ回路。 - 【請求項２】 ＣＭＯＳ差動入出力回路を形成する各Ｃ
ＭＯＳトランジスタにそれぞれに直列に介在するＭＯＳ
トランジスタと、各直列ＭＯＳトランジスタのゲート電
圧を可変設定する可変抵抗網とを有し、この可変抵抗網
の抵抗設定値によって上記ＣＭＯＳ差動入出力回路のオ
フセットを可変調整させることを特徴とする請求項１に
記載のデジタル・バッファ回路。 - 【請求項３】 ＣＭＯＳ差動入出力回路および基準電圧
の生成回路を半導体集積回路装置内に形成する一方、オ
フセット調整回路を上記半導体集積回路装置外に形成す
ることを特徴とする請求項１または２に記載のデジタル
・バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10423194A JPH07312538A (ja) | 1994-05-19 | 1994-05-19 | デジタル・バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10423194A JPH07312538A (ja) | 1994-05-19 | 1994-05-19 | デジタル・バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07312538A true JPH07312538A (ja) | 1995-11-28 |
Family
ID=14375196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10423194A Pending JPH07312538A (ja) | 1994-05-19 | 1994-05-19 | デジタル・バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07312538A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012156763A (ja) * | 2011-01-26 | 2012-08-16 | Hitachi Ltd | 送信回路 |
| US9537676B2 (en) | 2013-10-07 | 2017-01-03 | Samsung Electronics Co., Ltd. | Signaling method using constant reference voltage and devices thereof |
| US9747972B2 (en) | 2014-01-24 | 2017-08-29 | Fujitsu Limited | Memory controller, information processing device, and reference voltage adjustment method |
-
1994
- 1994-05-19 JP JP10423194A patent/JPH07312538A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012156763A (ja) * | 2011-01-26 | 2012-08-16 | Hitachi Ltd | 送信回路 |
| US9537676B2 (en) | 2013-10-07 | 2017-01-03 | Samsung Electronics Co., Ltd. | Signaling method using constant reference voltage and devices thereof |
| US9786355B2 (en) | 2013-10-07 | 2017-10-10 | Samsung Electronics Co., Ltd. | Signaling method using constant reference voltage and devices thereof |
| US9747972B2 (en) | 2014-01-24 | 2017-08-29 | Fujitsu Limited | Memory controller, information processing device, and reference voltage adjustment method |
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