TWI627525B - 電壓與頻率調整裝置、系統晶片以及電壓與頻率調整方法 - Google Patents

電壓與頻率調整裝置、系統晶片以及電壓與頻率調整方法 Download PDF

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Abstract

一種電壓與頻率調整裝置包含處理單元、至少一感測單元以及控制單元。至少一感測單元電性耦接處理單元。至少一感測單元用以量測一系統晶片中的至少一邏輯電路的至少一裝置特性，並輸出至少一感測結果至處理單元，處理單元根據至少一感測結果產生一控制訊號。控制單元接收控制訊號並調整至少一邏輯電路的操作頻率及操作電壓的其中至少一者。此外，本揭露亦提供一種系統晶片以及電壓與頻率調整方法。

Description

電壓與頻率調整裝置、系統晶片以及電壓與頻率調整 方法
本揭露是有關於一種系統的功率管理，更特別為一種系統晶片之操作電壓與頻率的管理，以及相關的電壓與頻率調整裝置及其方法。
動態電壓與頻率調節(Dynamic Voltage and Frequency Scaling,DVFS)技術是計算機結構中的一種電源管理技術。DVFS技術可根據處理器的實時使用狀況，提高或降低電源電壓，其中電壓降低可用來節省電力，特別是在筆電及行動裝置的領域；提高電壓則可用來增進相關晶片的處理效能。另外，在某些情形下，電壓的降低還可以增加整個電子裝置的系統可靠度。
傳統的DVFS技術可藉由處理器中的應用程式來實現。然而，晶片在設計階段所預估的效能與實際使用時的效能是有差異的，傳統的DVFS技術單純應用軟體方法，並無法根據晶片實際運作時的效能而給予最適合的操作電壓/頻率檔位，導致電子裝置之系統效能的損失。
根據本揭露之一實施方式，提供一種電壓與頻率調整裝置，其包含處理單元、至少一感測單元以及控制單元。至少一感測單元電性耦接處理單元。至少一感測單元用以量測一系統晶片中的至少一邏輯電路的至少一裝置特性，並輸出至少一感測結果至處理單元，處理單元根據至少一感測結果產生一控制訊號。控制單元接收控制訊號並調整至少一邏輯電路的操作頻率及操作電壓的其中至少一者。
根據本揭露之一實施方式，另提供一種系統晶片，其包含至少一邏輯電路、至少一感測單元以及處理單元。至少一感測單元量測至少一邏輯電路的至少一裝置特性，並輸出至少一感測結果。處理單元電性耦接至少一感測單元。處理單元根據感測結果調整至少一邏輯電路的操作頻率及操作電壓的其中至少一者。
根據本揭露之一實施方式，再提供一種電壓與頻率調整方法，用以調整一系統晶片中的至少一邏輯電路的電壓及/或頻率。電壓與頻率調整方法包含接收至少一邏輯電路對應至少一裝置特性的至少一感測結果，以及根據至少一感測結果產生控制訊號，用以控制至少一邏輯電路的操作頻率及操作電壓的其中至少一者。
根據上述一或多的實施方式，透過感測單元量測邏輯電路整合入系統晶片中時的實際運作效能，使得感測單元可以根據邏輯電路的實際運作效能給予最適合的操作頻率及操作電壓的其中至少一者，以最佳化晶片效能。
10‧‧‧DVFS架構
11‧‧‧處理單元
12‧‧‧應用程式
13‧‧‧邏輯電路
14‧‧‧控制單元
100‧‧‧電壓與頻率調整裝置
110‧‧‧處理單元
112‧‧‧感測單元
114‧‧‧控制單元
116‧‧‧類比數位轉換單元
118‧‧‧預定查表
120‧‧‧系統晶片
121‧‧‧邏輯電路
200‧‧‧系統晶片
201‧‧‧處理單元
202‧‧‧中央處理器
204‧‧‧圖形處理器
206‧‧‧實體層晶片
208‧‧‧第一溫度感測器
210‧‧‧第二溫度感測器
212‧‧‧第一電壓感測器
214‧‧‧第二電壓感測器
216‧‧‧第一速度感測器
218‧‧‧第二速度感測器
220‧‧‧第三速度感測器
222‧‧‧第一ADC單元
224‧‧‧第二ADC單元
226‧‧‧預定查表
228‧‧‧第一控制單元
230‧‧‧第二控制單元
232‧‧‧第三控制單元
234‧‧‧應用程式
236‧‧‧電源管理晶片
300‧‧‧電壓與頻率調整方法
301、302、304‧‧‧步驟
S1‧‧‧感測結果
S11、S12‧‧‧第一感測結果
S21、S22‧‧‧第二感測結果
S31、S32、S33‧‧‧第三感測結果
C1‧‧‧控制訊號
C11‧‧‧第一控制訊號
C12‧‧‧第二控制訊號
C13‧‧‧第三控制訊號
D1‧‧‧數位訊號
V1、V2、Vn‧‧‧初始電壓
第1圖為本揭露關於動態電壓與頻率調節技術的相關架構之方塊圖。
第2圖為本揭露一實施方式之包含有電壓與頻率調整裝置的系統晶片的示意圖。
第3圖為本揭露另一實施方式之包含有電壓與頻率調整裝置的系統晶片的示意圖。
第4圖為本揭露一實施方式的系統晶片與電壓與頻率調整裝置的示意圖。
第5圖為依據本揭露第2圖~第4圖的電壓與頻率調整裝置的實施方式的一系統晶片實作細節。
第6圖為第5圖所示之實施方式的範例預定查表。
第7圖為本揭露一實施方式之電壓與頻率調整方法的流程圖。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同一個元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。此外，「電性 耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置電性耦接於一第二裝置，則代表該第一裝置可直接電性連接於該第二裝置，或透過其他裝置或連接手段間接地電性連接至該第二裝置。
第1圖為本揭露關於動態電壓與頻率調節(Dynamic Voltage and Frequency Scaling,DVFS)技術的相關架構之方塊圖。如第1圖所示，在DVFS架構10中，處理單元11可藉由一應用程式12去監控邏輯電路13(例如某種功能的晶片)的使用狀況，再透過控制單元14去調控邏輯電路13的操作電壓/頻率。
然而，純粹使用應用程式12並無法根據晶片實際運作的效能而給予最適合的電壓/頻率檔位。更詳細而言，晶片在實際運作時的效能跟在設計晶片時所預估的效能會有所不同。晶片實際運作時，其效能會受到一些變因影響，例如製程變化(Process Variation)與環境溫度等。尤其在先進製程中(如28奈米或20奈米以下)，製程變化使得晶片實際運作時的效能與設計製造時所預估的效能落差越來越明顯。舉例而言，一組晶片在製造的過程中，每個晶片內的電晶體通道長度、半導體厚度可能不盡相同，導致電晶體的飽和電流較多或較少。因此，同一組晶片在製造完後，各個晶片的電源消耗與性能快慢並不相同。如果純粹用應用程式12來決定晶片運作的檔位，會有速度不同的晶片都用一樣的檔位來控制的問題，無法達到晶片效能的最佳化。
此外，在複雜的系統中，不同的部件對晶片也會有某種程度的影響，如電壓衰退(IR drop或Voltage drop)等。例如系統晶片(System on Chip,SoC)中，其內部可能會包含有多個邏輯電路13。這些邏輯電路13之間也可能會互相影響，使得這些邏輯電路13的性能與設 計製造時的預期性能有所落差。因此，純粹使用軟體的方式(亦即，利用應用程式12)已無法根據這些變因，而提供給晶片(如邏輯電路13)實際運作時最適合的操作電壓/頻率檔位。
第2圖為本揭露一實施方式之包含有電壓與頻率調整裝置的系統晶片的示意圖。如圖所示，電壓與頻率調整裝置100包含處理單元110、感測單元112以及控制單元114。感測單元112電性耦接處理單元110。感測單元112用以量測例如系統晶片120中的邏輯電路121的至少一裝置特性，並輸出至少一感測結果S1至處理單元110。處理單元110可根據此至少一感測結果S1產生控制訊號C1。控制單元114電性耦接於處理單元110與邏輯電路121之間，控制單元114可接收控制訊號C1並調整邏輯電路121的操作頻率及操作電壓的其中至少一者。
上述『量測』(measurement)指的是對一物理量(physical quantity)的估計或測定，而非只是用軟體方式監控(沒有一個定量的測量)。具體而言，上述『量測』，指的是對物理中能量測的量的感測，如溫度、電壓、電晶體速度等。利用感測單元112對系統晶片120中的邏輯電路121進行一些裝置特性的量測，可真實且立即地將邏輯電路121目前的工作狀態傳送給處理單元110，使得處理單元110可根據邏輯電路121實際的運作效能，透過控制單元114給予邏輯電路121合適的操作頻率及操作電壓的其中至少一者。
更詳細言之，處理單元110可即時地接收感測單元112量測到的感測結果S1並回應輸出控制訊號C1。在一實施方式中，處理單元110可基於預定查表118產生控制訊號C1。實作時，預定查表118可包含邏輯電路121的至少一裝置特性所對應的電壓/頻率資訊。例如，預定查表118可包含例如邏輯電路121的多組電壓、溫度與速度特性，且 各組電壓、溫度與速度特性分別有對應的個別電壓/頻率資訊，使得處理單元110接收感測結果S1後，可根據感測結果S1以及預定查表118決定邏輯電路121目前適合的操作頻率/電壓，並回應輸出控制訊號C1。
應了解到，在部分實施方式中，處理單元110亦可由其他方式產生用以控制邏輯電路121的控制訊號C1，例如可藉有演算法推算出邏輯電路121目前適合的操作電壓/頻率檔位。此時，處理單元110可不需根據預定查表118而產生控制訊號C1。
請回到第2圖，控制單元114可接收控制訊號C1並調整邏輯電路121的操作頻率及操作電壓的其中至少一者。如此，利用感測單元112的感測結果S1，處理單元110不再是根據邏輯電路121於設計階段時所預估的效能，給予邏輯電路121操作檔位，而是根據邏輯電路121設計製造後，且整合入系統晶片120後的實際操作效能，給予邏輯電路121合適的操作檔位。換句話說，在邏輯電路121受到製程變化以及其他部件對邏輯電路121造成的影響(如電壓衰退)後，處理單元110可準確的判斷邏輯電路121所應給予的操作檔位。因此，本實施方式可最佳化邏輯電路121的效能。
在上述一或多個實施方式中，邏輯電路121可例如為中央處理器、圖形處理器、實體層晶片，但本揭露不以此為限，其中實體層晶片可例如為乙太網路埠物理層(Port Physical Layer,PHY)晶片、雙倍資料速率實體層埠物理層(Double Data Rate Physical Layer,DDR PHY)晶片等。在其他實施方式中，邏輯電路121可為其他種類的智慧財產權核(intellectual property core,IP core)。
在上述一或多個實施方式中，邏輯電路121的裝置特性可例如為電壓特性、溫度特性、速度特性等，但本揭露不以此為限。凡是 能量測的到的物理特性，皆應落入本揭露之範圍。
在上述一或多個實施方式中，感測單元112可為電壓感測器、溫度感測器、速度感測器等，但本揭露不以此為限。感測單元112的選擇可根據邏輯電路121的不同而調配。例如中央處理器與圖形處理器運作速度高、面積大且功率大，因此可同時設置電壓感測器、溫度感測器以及速度感測器來測量中央處理器與圖形處理器的裝置特性。又如乙太PHY晶片以及DDR PHY晶片，則可只設置速度感測器來測量速度特性，例如測量元件延遲(cell delay)時間、上升時間(rise time)、下降時間(fall time)、飽和電流(Isat)等。
在上述一或多個實施方式中，控制單元114可包含時脈管理及/或電壓管理的相關電路。進一步而言，控制單元114可電性耦接至邏輯電路121的時脈閘控(clock gate)或功率閘控(power gate)，以根據處理單元112的控制訊號C1調整邏輯電路121的操作頻率及操作電壓的其中至少一者。
在上述一或多個實施方式中，預定查表118可預先儲存於記憶單元(未繪示)中，以方便處理單元110可快速地存取預定查表118。舉例而言，預定查表118可存於於唯讀記憶體(Read-Only Memory,ROM)、動態隨機存取記憶體(Dynamic Random Access Memory,DRAM)、靜態隨機存取記憶體(Static Random-Access Memory,SRAM)或電子熔絲記憶體(electronic fuse,e-fuse)中。
在上述一或多個實施方式中，處理單元110可例如為微處理器(Microprocessor)，可用來控制或調整其他邏輯電路121的操作頻率及操作電壓的其中至少一者。
在上述一或多個實施方式中，系統晶片120可為整合多種 關鍵零組件的系統晶片，如記憶體、微控制器、數位信號處理器、射頻晶片、精簡指令集微處理器。系統晶片120可應用在如筆電、桌電、智慧型手機、數位相機、平板電腦等電子裝置中。
第3圖為本揭露另一實施方式之包含有電壓與頻率調整裝置的系統晶片的示意圖。如圖所示，第3圖的實施方式與第2圖的實施方式不同的地方在於，第3圖的實施方式更包含有類比數位轉換單元116。類比數位轉換單元116電性耦接於處理單元110與感測單元112之間，可用以轉換感測結果S1為數位訊號D1。具體應用時，若感測單元112傳遞的感測結果S1為類比訊號，可透過類比數位轉換單元116將類比訊號轉換數位訊號D1，使得處理單元110可更精準且快速地決定邏輯電路121的操作頻率及操作電壓的其中至少一者。
第4圖為本揭露一實施方式的系統晶片與電壓與頻率調整裝置的示意圖。第4圖的實施方式與第2圖至第3圖的實施方式不同的地方在於，第4圖的實施方式中的控制單元114位於晶片外(off-chip)。也就是說，控制單元114不在系統晶片120中。處理單元110透過設置於系統晶片120外的控制單元114調整邏輯電路121的操作頻率及操作電壓的其中至少一者。此種實施態樣可應用於本身不具有DVFS技術的邏輯電路121，使得某些邏輯電路121在整合入系統晶片120的過程中，發現有電壓/頻率調控的需求時，可利用晶片外(off-chip)的模式調整邏輯電路121的操作頻率及操作電壓的其中至少一者。
此外，應了解到，在第4圖的實施方式中，類比數位轉換單元116可視實際需求選擇性的設置。例如感測單元112的訊號若為類比訊號時，類比數位轉換單元116可幫助處理單元110判讀感測結果S1，因此類比數位轉換單元116並非是必要的元件。另外，感測單元112 也可能原本即設置在邏輯電路121當中，當製作系統晶片120時，僅需將其連接至處理單元110，無須於電壓與頻率調整裝置100當中設置額外的感測單元112。
第5圖為依據本揭露第2圖~第4圖的電壓與頻率調整裝置的實施方式的一系統晶片實作細節。如圖所示，系統晶片200包含中央處理器202、圖形處理器204以及實體層晶片206。中央處理器202以及圖形處理器204由於為高速智慧財產核，且面積大、功率大，因此中央處理器202以及圖形處理器204分別有速度感測、電壓感測以及溫度感測的需求。實體層晶片206可用以資料傳輸，有速度感測的需求。
請考第5圖，系統晶片200包含複數個感測單元，例如包含第一溫度感測器208與第二溫度感測器210、第一電壓感測器212、第二電壓感測器214、第一速度感測器216、第二速度感測器218以及第三速度感測器220。第一溫度感測器208與第二溫度感測器210分別鄰近中央處理器202以及圖形處理器204設置，以感測中央處理器202以及圖形處理器204的操作溫度，並分別產生對應中央處理器202以及圖形處理器204的溫度特性的第一感測結果S11、S12。第一電壓感測器212與第二電壓感測器214分別電性耦接中央處理器202與圖形處理器204，以感測中央處理器202以及圖形處理器204的操作電壓，並產生第二感測結果S21、S22。第一速度感測器216、第二速度感測器218以及第三速度感測器220分別電性耦接中央處理器202、圖形處理器204以及實體層晶片206，並分別產生第三感測結果S31、S32、S33。
請參考第5圖，在部分實施方式中，系統晶片200可還包含第一類比數位轉換(Analog-to-Digital Converter,ADC)單元222與第二ADC單元224。第一ADC單元222電性耦接於第一溫度感測器208 以及處理單元201之間，第二ADC單元224電性耦接於第二溫度感測器210以及處理單元201。第一ADC單元222與第二ADC單元224可將第一溫度感測器208與第二溫度感測器210的類比訊號轉為數位訊號，以方便處理單元201快速且準確的判讀第一感測結果S11、S12。應了解的是，在其他實施方式中，類比數位轉換單元也可用來轉換其他類形感測器的類比訊號，而不限於第一溫度感測器208與第二溫度感測器210。此外，在部分實施方式中，處理單元201亦可直接判讀所接收到的類比訊號。亦即，第一ADC單元222與第二ADC單元224可選擇性的設置，而非必要的元件。
處理單元201接收到各個感測器的感測結果後，可根據一預定查表226產生控制訊號。請參考第6圖，其為第5圖所示之實施方式的範例預定查表226。如第6圖所示，預定查表226包含中央處理器(Central Processing Unit,CPU)202、圖形處理器(Graphics Processing Unit,GPU)204以及實體層(Physical Layer,PHY)晶片206的多組裝置特性資訊，例如電壓(毫伏特/mV)、溫度(攝氏/℃)與速度(毫秒/ms)特性，其中速度特性以延遲時間為例，其代表晶片中的一個元件(例如一個環式振盪器中的一個反相器)的延遲時間。預定查表226還包含輸出檔位資訊，也就是各個電壓、溫度與速度特性分別對應的電壓(毫伏特/mV)與頻率(MHz)資訊。
在一具體實施例中，如果處理單元201接收到中央處理器202相關連的第一溫度感測器208、第一電壓感測器212以及第一速度感測器216的第一、第二與第三感測結果S11、S21與S31。則處理單元201可比對第一、第二與第三感測結果S11、S21與S31與預定查表226中的裝置特性是否吻合，若有吻合的裝置特性資訊，處理單元201即可根據此裝置特性資訊所對應的輸出檔位資訊產生第一控制訊號 C11，以控制中央處理器202的操作電壓及/或操作頻率。
實作時，如果第一、第二與第三感測結果S11、S12與S13與預定查表226中的裝置特性沒有吻合，則處理單元201仍可決定輸出檔位。舉例而言，如果處理單元201自第一、第二與第三感測結果S11、S12與S13接收到電壓/溫度/速度資訊為900mV/80℃/1.18ms，則處理單元201會選擇裝置特性資訊為900mV/80℃/1.15ms的對應輸出檔位1050mV/750(MHz)，並以1050mV/750(MHz)作為中央處理器202的操作電壓/頻率，以避免中央處理器202頻率過快而導致過熱。
在上述一或多個實施方式中，預定查表118或226可根據晶片開發人員進行電壓與頻率的實驗與調校後存入記憶體(未繪示)中，但本揭露不以此為限。在其他實施方式中，預定查表118或226亦可事先由使用者判斷並存入記憶體中。
請回到第5圖，根據第一、第二與第三感測結果S11、S12、S21、S22、S31、S32、S33，處理單元201可產生第一、第二與第三控制訊號C11、C12與C13。第一、第二與第三控制訊號C11、C12與C13可分別輸入至第一、第二與第三控制單元228、230、232。第一、第二與第三控制單元228、230、232可分別控制中央處理器202、圖形處理器204以及實體晶片層206操作電壓及/或操作頻率，其中第二控制單元230可設置於系統晶片200外，其類似於第4圖的實施方式所述的晶片外(off-chip)架構。
請繼續參考第5圖，在部分實施方式中，處理單元201可藉由一應用程式234去監控中央處理器202、圖形處理器204以及實體層晶片206的使用狀況，類似於第1圖的例子。也就是說，本揭露第2圖至第4圖所揭示的電壓與頻率調整裝置100並不與軟體監控(及藉由應 用程式234)的方式衝突。然而，應了解到，當使用者透過應用程式234給予超過中央處理器202、圖形處理器204或實體層晶片206所能負荷的操作電壓及/或操作頻率時，本揭露所揭示電壓與頻率調整裝置100將具有優先調控中央處理器202、圖形處理器204或實體層晶片206的操作電壓及/或操作頻率的權利。舉例而言，如果使用者在對中央處理器202超頻的過程中，若第一溫度感測器208感測到高溫，則處理單元201可優先對中央處理器202降頻。
此外，在部分實施方式中，若使用者透過應用程式234升高某個邏輯電路的操作頻率，如升高中央處理器202的操作頻率。此時，處裡單元201可透過內部的演算機制預測所述中央處理器202的溫度勢必會升高，因此可以預先透過例如預定查表226決定中央處理器202適合的檔位，以最佳化或最大化中央處理器202的效能。
請繼續參考第5圖，在部分實施方式中，系統晶片200可透過一電源管理晶片(Power Management IC,PMIC)236提供多組初始電壓V1、V2、Vn至系統晶片200中，用以驅動系統晶片200內部不同的邏輯電路，例如中央處理器202、圖形處理器204、實體層晶片206、處理單元201、記憶單元(未繪示)等。在一實施方式中，電源管理晶片236可整合於系統晶片200中。
第7圖為本揭露一實施方式之電壓與頻率調整方法的流程圖。此電壓與頻率調整方法可用來調整系統晶片120或200中的至少一邏輯電路121的電壓及/或頻率，例如由前述第2圖至第5圖所示的系統晶片120或200來實作。電壓與頻率調整方法300描述如下。
在步驟302中，接收至少一邏輯電路121對應至少一裝置特性的至少一感測結果。在步驟304中，根據所述至少一感測結果產生 控制訊號，用以控制至少一邏輯電路121的操作頻率及操作電壓的其中至少一者。請參考第2圖至第5圖，實作時，步驟302與步驟304可藉由一或多個處理單元110或201實現。
在部分實施方式中，至少一感測結果的數目為複數個，且電壓與頻率調整方法300可還包含步驟301：量測至少一邏輯電路121的裝置特性。裝置特性可例如為溫度特性、電壓特性及/或速度特性，但本揭露不以此為限。請參考第2圖至第5圖，實作時，步驟301可由感測單元112實現，例如但不限於溫度感測器、電壓感測器以及速度感測器。
在部分實施方式中，產生控制訊號的步驟304可還包含：基於一預定查表118或226產生控制訊號C1。請參考第6圖，實作時，預定查表226可包各個邏輯電路的電壓特性、溫度特性、速度特性所對應的電壓/頻率資訊。
綜上所述，本揭露之一或多個實施方式揭露了系統晶片中的電壓與頻率控制裝置及其方法的多種實施態樣。具體而言，上述一或多個實施方是透過內嵌式的感測單元，量測邏輯電路的裝置特性，使得處理單元可根據邏輯電路在系統晶片中的性能表現，給予適合的操作頻率及操作電壓的其中至少一者。相較於只用軟體方式調控邏輯電路的操作頻率及操作電壓的其中至少一者的方式，由於無法得知邏輯電路於系統晶片中的例如溫度、電壓、速度等裝置特性，因此只能採取較保守的方式，以不過熱為原則去調控邏輯電路的操作頻率及操作電壓的其中至少一者。因此，本揭露一或多個實施方式之系統晶片中的電壓與頻率控制裝置及其方法，可更進一步最佳化邏輯電路的效能。
然而，以上所述僅為舉例性，而非為限制性者。任何未脫 離本揭露之精神與範疇，而對其進行之等效修改或變更，均應包含於後附之申請專利範圍中。

Claims (9)

  1. 一種電壓與頻率調整裝置，包含：一處理單元；至少一感測單元，電性耦接該處理單元，該至少一感測單元用以量測一系統晶片中的至少一邏輯電路實際運作時的至少一裝置特性，並輸出至少一感測結果至該處理單元，該處理單元根據該至少一感測結果產生一控制訊號；以及一控制單元，接收該控制訊號並至少根據該控制訊號調整該至少一邏輯電路的操作頻率及操作電壓的其中至少一者；其中該至少一感測單元包含一電壓感測器、一溫度感測器與一速度感測器，其中該至少一裝置特性包含一電壓特性、一溫度特性與一速度特性，該速度特性包含該系統晶片中之元件的一延遲時間。
  2. 如申請專利範圍第1項所述之電壓與頻率調整裝置，其中該處理單元比對該至少一感測結果與一預定查表，以產生該控制訊號，其中該預定查表包含該至少一邏輯電路的該至少一裝置特性所對應的電壓/頻率資訊。
  3. 一種系統晶片，包含：至少一邏輯電路；至少一感測單元，量測該至少一邏輯電路實際運作時的至少一裝置特性，並輸出至少一感測結果；以及一處理單元，電性耦接該至少一感測單元，該處理單元根據該感測 結果調整該至少一邏輯電路的操作頻率及操作電壓的其中至少一者；其中該至少一感測單元包含一電壓感測器、一溫度感測器與一速度感測器，其中該至少一裝置特性包含一電壓特性、一溫度特性與一速度特性，該速度特性包含該系統晶片中之元件的一延遲時間。
  4. 如申請專利範圍第3項所述之系統晶片，其中該至少一邏輯電路包含一中央處理器、一圖形處理器、一實體層(Physical Layer,PHY)晶片的其中至少一者。
  5. 如申請專利範圍第4項所述之系統晶片，其中該至少一邏輯電路至少包含該中央處理器與該圖形處理器，且該至少一感測單元的數目為複數個，該些感測單元包含複數個溫度感測器，分別鄰近該中央處理器與該圖形處理器設置。
  6. 如申請專利範圍第4項所述之系統晶片，其中該至少一邏輯電路至少包含該中央處理器與該圖形處理器，且該至少一感測單元的數目為複數個，該些感測單元包含複數個電壓感測器，分別電性耦接該中央處理器與該圖形處理器。
  7. 如申請專利範圍第4項所述之系統晶片，其中該至少一邏輯電路包含該中央處理器、該圖形處理器與該實體層晶片，且該至少一感測單元的數目為複數個，且該些感測單元包含複數個速度感測器，該些速度感測器分別電性耦接該中央處理器、該圖形處理器以及 該實體層晶片。
  8. 一種電壓與頻率調整方法，用以調整一系統晶片中的至少一邏輯電路的電壓及/或頻率，該電壓與頻率調整方法包含：藉由一電壓感測器量測該至少一邏輯電路的一電壓特性；藉由一溫度感測器量測該至少一邏輯電路的一溫度特性；藉由一速度感測器量測該至少一邏輯電路的一速度特性，該速度特性包含該系統晶片中之元件的一延遲時間；接收該至少一邏輯電路實際運作時對應至少一裝置特性的至少一感測結果，該至少一裝置特性包含該電壓特性、該溫度特性與該速度特性；以及根據該至少一感測結果產生一控制訊號，用以控制該至少一邏輯電路的操作頻率及操作電壓的其中至少一者。
  9. 如申請專利範圍第8項所述之電壓與頻率調整方法，其中該至少一感測結果的數目為複數個，該電壓與頻率調整方法還包含：量測該至少一邏輯電路的該溫度特性、該電壓特性與該速度特性的其中至少一者，並分別產生對應該溫度特性的一第一感測結果，對應該電壓特性的一第二感測結果，以及對應該速度特性的一第三感測結果。
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