JP7241596B2 - 発振回路 - Google Patents
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Description
図1は、実施形態1に従う発振回路100の構成を説明する図である。
インバータIV0は、比較器CPの出力を反転させて正相クロック信号CLKを出力する。
容量素子C2は、一方がノードNB0、他方がノードNB1である。
電流源CS1は、電源ノード(電源電圧VDD)とノードNXとの間に接続され、定電流Icを供給する。
次に、発振回路の動作について説明する。
したがって、発振周期Tは、次式(3)のように定まり、抵抗値Rと容量値Cとの積の6倍になる。
当該図4に示すように、実際の回路では、比較器CPは入力信号が変化してから出力信号が変化するまでに遅延時間を有する。これにより、ノードNX,NYにはオーバーシュートが発生する。
(発振周波数精度の効果)
比較器CPの遅延時間Tdは、これを構成するトランジスタ素子等が有する雑音成分により変動する。出力雑音の支配項は、低周波雑音による遅延時間Tdの揺らぎである。周波数精度を向上させるためには、発振周期TaにおけるTdの比率を小さくする必要がある。
したがって、比較例に従う比較器と比較して、同じ周波数に設定する場合においてRCの積は1/3にすることが可能であり、回路面積を大幅に削減することが可能である。
図6は、実施形態2に従う発振回路200の構成を説明する図である。
インバータIV0は、比較器CPの出力を反転させて正相クロック信号CLKを出力する。
容量素子C2は、一方がノードNB0、他方がノードNB1である。
電流源CS1は、電源ノード(電源電圧VDD)とノードNXとの間に接続され、定電流Icを供給する。
図7を参照して、デコーダDCは、分周器40,42と、インバータIV2,IV3と、AND回路AD0~AD11とを含む。
次に、時刻T1において、正相クロック信号CLKは「L」レベル、逆相クロック信号BCLKは「H」レベルに設定される。
時刻T2において、正相クロック信号CLKは「H」レベル、逆相クロック信号BCLKは「L」レベルに設定される。
時刻T3において、正相クロック信号CLKは「L」レベル、逆相クロック信号BCLKは「H」レベルに設定される。
時刻T4は、時刻T0と同様に第1の接続状態に設定される。時刻T5は、時刻T1と同様に第2の接続状態に設定される。時刻T6は、時刻T2と同様に第3の接続状態に設定される。時刻T7は、時刻T3と同様に第4の接続状態に設定される。時刻T8以降の時刻についても同様である。
図9~図12にそれぞれの接続状態の等価回路が示されている。
これを考慮した発振回路100の発振周期Taは、比較器CPの遅延時間をTdとした場合に、次式(6)のように定まる。
したがって、実施形態2に従う発振回路200は、実施形態1に従う発振回路100の構成よりも遅延時間の影響が少ない。
ノードNXの電位は、基準電圧VREFに収束するため、その過程で容量分圧によりノードNYに当初存在した電圧ΔVの成分も消失する。すなわち、オーバシュート電圧ΔVがキャンセルされることになる。
Claims (5)
- 第1の定電流源と、
第2の定電流源と、
一方の入力端子が前記第1の定電流源と接続され、他方の入力端子が前記第2の定電流源と接続されるコンパレータと、
第1の容量素子と、
第2の容量素子と、
一方のノードが前記第1および前記第2の定電流源の一方と接続され、他方のノードが固定電圧ノードと接続される抵抗素子と、
前記第1および第2の定電流源ならびに固定電圧ノードと、第1および第2の容量素子ならびに前記抵抗素子との接続関係を制御するスイッチ制御回路とを備え、
前記スイッチ制御回路は、
前記第1の容量素子の一方のノードを前記第1の定電流源と接続し、他方のノードを前記固定電圧ノードと接続し、前記第2の容量素子の一方のノードを前記第2の定電流源と接続し、他方のノードを前記第1の定電流源と接続し、前記抵抗素子の一方のノードを前記第2の定電流源と接続する第1の状態と、
前記第1の容量素子の一方のノードを前記第1の定電流源と接続し、他方のノードを前記第2の定電流源と接続し、前記第2の容量素子の一方のノードを前記第2の定電流源と接続し、他方のノードを前記固定電圧ノードと接続し、前記抵抗素子の一方のノードを前記第1の定電流源と接続する第2の状態とを前記コンパレータの出力に従って交互に切り替える、発振回路。 - 前記第1の容量素子に流れる電流の極性は、前記第1の状態と前記第2の状態とで互いに逆であり、
前記第2の容量素子に流れる電流の極性は、前記第1の状態と前記第2の状態とで違いに逆である、請求項1記載の発振回路。 - 前記第1の容量素子に流れる電流の極性は、前記第1の状態から前記第2の状態に移行する際に反転し、
前記第2の容量素子に流れる電流の極性は、前記第2の状態から前記第1の状態に移行する際に反転する、請求項1記載の発振回路。 - 前記抵抗素子は、抵抗値の調整が可能な可変抵抗素子である、請求項1~3のいずれか一項に記載の発振回路。
- 第1の定電流源と、
第2の定電流源と、
一方のノードの入力端子が前記第1の定電流源と接続され、他方のノードの入力端子が前記第2の定電流源と接続されるコンパレータと、
第1の容量素子と、
第2の容量素子と、
一方のノードが前記第1および前記第2の定電流源の一方と接続され、他方のノードが固定電圧ノードと接続される抵抗素子と、
前記第1および第2の定電流源ならびに固定電圧ノードと、第1および第2の容量素子ならびに前記抵抗素子との接続関係を制御するスイッチ制御回路とを備え、
前記スイッチ制御回路は、
前記第1の容量素子の一方のノードを前記第1の定電流源と接続し、他方のノードを前記固定電圧ノードと接続し、前記第2の容量素子の一方のノードを前記第2の定電流源と接続し、他方のノードを前記第1の定電流源と接続し、前記抵抗素子の一方のノードを前記第2の定電流源と接続する第1の状態と、
前記第1の容量素子の一方のノードを前記第1の定電流源と接続し、他方のノードを前記第2の定電流源と接続し、前記第2の容量素子の一方のノードを前記固定電圧ノードと接続し、他方のノードを前記第2の定電流源と接続し、前記抵抗素子の一方のノードを前記第1の定電流源と接続する第2の状態と、
前記第1の容量素子の一方のノードを前記固定電圧ノードと接続し、他方のノードを前記第1の定電流源と接続し、前記第2の容量素子の一方のノードを前記第1の定電流源と接続し、他方のノードを前記第2の定電流源と接続し、前記抵抗素子の一方のノードを前記第2の定電流源と接続する第3の状態と、
前記第1の容量素子の一方のノードを前記第2の定電流源と接続し、他方のノードを前記第1の定電流源と接続し、前記第2の容量素子の一方のノードを前記第2の定電流源と接続し、他方のノードを前記固定電圧ノードと接続し、前記抵抗素子の一方のノードを前記第1の定電流源と接続する第4の状態とを前記コンパレータの出力に従って順番に切り替える、発振回路。
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