JP5087310B2 - 同期整流型スイッチングレギュレータ - Google Patents
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本発明は、同期整流型スイッチングレギュレータに関し、特に、高周波動作で、しかも低負荷電流時においても高効率動作が可能な同期整流型スイッチングレギュレータに関する。
従来、インダクタを用いた降圧型ＤＣ−ＤＣコンバータの整流方式としては、同期整流方式と、非同期整流方式とが知られている。
降圧型ＤＣ−ＤＣコンバータでは、重負荷になってインダクタに電流が流れ続ける連続モードと、軽負荷になってインダクタに電流が流れなくなる場合が生じる不連続モードとがあった。同期整流方式は、連続モード時は高効率であるが、不連続モードになると、負荷側から同期整流用トランジスタを通して接地電圧に電流が流れる逆電流が発生するため、極端に効率が低下するという問題があった。このような逆電流の発生を防止するために、図１３で示すような回路があった（例えば、特許文献１参照。）。
降圧型ＤＣ−ＤＣコンバータでは、重負荷になってインダクタに電流が流れ続ける連続モードと、軽負荷になってインダクタに電流が流れなくなる場合が生じる不連続モードとがあった。同期整流方式は、連続モード時は高効率であるが、不連続モードになると、負荷側から同期整流用トランジスタを通して接地電圧に電流が流れる逆電流が発生するため、極端に効率が低下するという問題があった。このような逆電流の発生を防止するために、図１３で示すような回路があった（例えば、特許文献１参照。）。
図１３において、ＰＷＭ信号がローレベルのときは、スイッチングトランジスタＳＷａはオンすると共に、ＡＮＤ回路１０２の出力信号がローレベルになることから同期整流用トランジスタＳＷｂはオフする。このため、電源電圧ＶｄｄからスイッチングトランジスタＳＷａ及びインダクタＬａを介して出力端子ＯＵＴに電力が供給される。
次に、ＰＷＭ信号がハイレベルになると、スイッチングトランジスタＳＷａがオフし、ノードａはインダクタＬａの逆起電力によって負電圧まで低下するため、コンパレータ１０１の出力信号はハイレベルになる。この結果、ＡＮＤ回路１０２の各入力端はそれぞれハイレベルになり、ＡＮＤ回路１０２の出力信号がハイレベルになって同期整流用トランジスタＳＷｂがオンする。このため、接地電圧Ｖｓｓから同期整流用トランジスタＳＷｂ及びインダクタＬａを介して出力端子ＯＵＴに電力が供給される。
次に、ＰＷＭ信号がハイレベルになると、スイッチングトランジスタＳＷａがオフし、ノードａはインダクタＬａの逆起電力によって負電圧まで低下するため、コンパレータ１０１の出力信号はハイレベルになる。この結果、ＡＮＤ回路１０２の各入力端はそれぞれハイレベルになり、ＡＮＤ回路１０２の出力信号がハイレベルになって同期整流用トランジスタＳＷｂがオンする。このため、接地電圧Ｖｓｓから同期整流用トランジスタＳＷｂ及びインダクタＬａを介して出力端子ＯＵＴに電力が供給される。
出力端子ＯＵＴに接続された負荷に流れる負荷電流が少ない不連続モードの場合、ＰＷＭ信号がハイレベルである間に、接地電圧Ｖｓｓから出力端子ＯＵＴに流れる電流が徐々に減少して０Ａになり、更に出力端子ＯＵＴ側から接地電圧Ｖｓｓに逆方向の電流が流れるようになる。このため、ノードａの電圧が正になり、コンパレータ１０１の出力信号の信号レベルが反転してローレベルになることから、ＡＮＤ回路１０２の出力信号もローレベルになり、同期整流用トランジスタＳＷｂをオフさせる。この結果、出力端子ＯＵＴ側から接地電圧Ｖｓｓへの逆電流を防止することができる。
近年、半導体の進歩に伴って高周波でスイッチングが可能なトランジスタが作られるようになった。また、携帯電話等の携帯機器では、容量やインダクタ等の部品の小型化が要求されている。しかし、インダクタには定格電流があり、小型のインダクタの定格電流はさほど大きくはない。このため、小型インダクタを最大限使用するためには、スイッチングトランジスタＳＷａ及び同期整流用トランジスタＳＷｂのスイッチング周波数を上げなければならない。降圧型のスイッチングレギュレータの場合、コイル電流が連続モードすなわち重負荷のとき、インダクタに流れる電流ｉｍａｘは、
ｉｍａｘ＝ｉｏｕｔ＋Ｖｏｕｔ／（２×Ｌ）×Ｔｏｆｆ
となる。但し、ｉｏｕｔは出力端子ＯＵＴから出力される出力電流を、ＬはインダクタＬａのインダクタンスを、ＴｏｆｆはスイッチングトランジスタＭａがオフする時間をそれぞれ示している。このように、出力電圧Ｖｏｕｔを維持するにあたって、スイッチングトランジスタＭａのオンデューティサイクルは、ＰＷＭ信号を生成する際に使用する発振回路の発振周波数に依存しない。
ｉｍａｘ＝ｉｏｕｔ＋Ｖｏｕｔ／（２×Ｌ）×Ｔｏｆｆ
となる。但し、ｉｏｕｔは出力端子ＯＵＴから出力される出力電流を、ＬはインダクタＬａのインダクタンスを、ＴｏｆｆはスイッチングトランジスタＭａがオフする時間をそれぞれ示している。このように、出力電圧Ｖｏｕｔを維持するにあたって、スイッチングトランジスタＭａのオンデューティサイクルは、ＰＷＭ信号を生成する際に使用する発振回路の発振周波数に依存しない。
ここで、図１３において、ＰＷＭ信号がローレベルからハイレベルになる場合、スイッチングトランジスタＳＷａは直ちにオフするが、同期整流用トランジスタＳＷｂは、コンパレータ１０１が出力信号をハイレベルにするまではオフしている。しかし、スイッチングトランジスタＳＷａがオフしてもインダクタＬａから電流が流れるため、接地電圧Ｖｓｓから出力端子ＯＵＴに電流が流れる。このとき、同期整流用トランジスタＳＷｂがオフしている場合は、同期整流用トランジスタＳＷｂの寄生ダイオードを介して電流が流れる。このため、重負荷時においては該寄生ダイオードを介して電流が流れる分だけ効率のロスが大きくなり、ＰＷＭ信号の周波数が高くなればなるほど、同期整流用トランジスタＳＷｂのオフ時間が効率に現れてくる。このようなことから、コンパレータ１０１内のバイアス電流を増加させて、コンパレータ１０１の応答速度を速くする必要があった。
次に、軽負荷時においては、ＰＷＭ信号がローレベルからハイレベルになった場合、重負荷時と同様に、同期整流用トランジスタＳＷｂは、コンパレータ１０１が反応して出力信号をハイレベルにするまでオフしている。しかし、軽負荷であるため出力電流ｉｏｕｔが小さく、重負荷時よりも同期整流用トランジスタＳＷｂの寄生ダイオードを介して流れる電流による効率のロスはさほど大きくはない。次に、同期整流用トランジスタＳＷｂがオンして接地電圧Ｖｓｓから出力端子ＯＵＴへ電流が流れきると、今度は逆に出力端子ＯＵＴから接地電圧Ｖｓｓへ電流が流れる。該電流の流れをカットするために、コンパレータ１０１及びＡＮＤ回路１０２によって同期整流用トランジスタＳＷｂをオフさせる。この場合においても、コンパレータ１０１の応答速度が遅いと出力端子ＯＵＴから接地電圧Ｖｓｓへの逆電流が発生し、効率が低下する。このため、コンパレータ１０１の応答速度を速くしてコンパレータ１０１内での伝播遅延時間を短くする必要があり、コンパレータ１０１内のバイアス電流を増やす必要があった。
特開２０００−９２８２４号公報
しかし、軽負荷時にコンパレータ１０１のバイアス電流を増やすと、ＤＣ−ＤＣコンバータ自体の消費電流が増加してしまい、かえって軽負荷時における効率を低下させてしまうという問題があった。特に、スイッチング動作を間引くようなＰＦＭ制御を行う場合に、このような問題が顕著に現れていた。
本発明は、このような問題を解決するためになされたものであり、高速動作が可能でしかも消費電流の少ない同期整流型スイッチングレギュレータを得ることを目的とする。
この発明に係る同期整流型スイッチングレギュレータは、入力端子に入力された入力電圧を、所定の定電圧に変換して出力端子に接続された負荷に出力する同期整流型スイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行う第１のスイッチング素子と、
該第１のスイッチング素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
入力された制御信号に応じてスイッチングを行い該インダクタの放電を行う同期整流用の第２のスイッチング素子と、
前記出力端子から出力される出力電圧が前記所定の定電圧になるように前記第１のスイッチング素子に対するスイッチング制御を行うと共に、前記第２のスイッチング素子に対して前記第１のスイッチング素子と相反するスイッチング動作を行わせる制御回路部と、
前記第２のスイッチング素子の両端の電圧を検出し、オンして導通状態になるように制御信号が入力された前記第２のスイッチング素子に流れる電流の検出を行い、前記出力端子から第２のスイッチング素子の方向に流れる逆電流の発生、又は前記第２のスイッチング素子の両端の電圧が等しくなって前記第２のスイッチング素子に流れる電流がゼロになる該逆電流の発生兆候を検出すると、前記制御回路部に対して、前記第２のスイッチング素子を強制的にオフさせて遮断状態にさせる逆電流検出回路部と、
を備え、
前記逆電流検出回路部は、前記制御回路部が第２のスイッチング素子をオフさせて遮断状態にさせている間は、前記逆電流が発生する兆候又は該逆電流の発生の検出動作を停止して消費電流を低減させるものである。
また、この発明に係る同期整流型スイッチングレギュレータは、入力端子に入力された入力電圧を、所定の定電圧に変換して出力端子に接続された負荷に出力する同期整流型スイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行う第１のスイッチング素子と、
該第１のスイッチング素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
入力された制御信号に応じてスイッチングを行い該インダクタの放電を行う同期整流用の第２のスイッチング素子と、
前記出力端子から出力される出力電圧が前記所定の定電圧になるように前記第１のスイッチング素子に対するスイッチング制御を行うと共に、前記第２のスイッチング素子に対して前記第１のスイッチング素子と相反するスイッチング動作を行わせる制御回路部と、
前記第２のスイッチング素子の両端の電圧を検出し、オンして導通状態になるように制御信号が入力された前記第２のスイッチング素子に流れる電流の検出を行い、前記出力端子から第２のスイッチング素子の方向に流れる逆電流の発生、又は前記第２のスイッチング素子の両端の電圧が等しくなって前記第２のスイッチング素子に流れる電流がゼロになる該逆電流の発生兆候を検出すると、前記第２のスイッチング素子の接続を遮断して該第２のスイッチング素子に流れる電流を遮断する逆電流検出回路部と、
を備え、
前記逆電流検出回路部は、前記第２のスイッチング素子の接続を遮断している間は、前記逆電流が発生する兆候又は該逆電流の発生の検出動作を停止して消費電流を低減させるものである。
入力された制御信号に応じてスイッチングを行う第１のスイッチング素子と、
該第１のスイッチング素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
入力された制御信号に応じてスイッチングを行い該インダクタの放電を行う同期整流用の第２のスイッチング素子と、
前記出力端子から出力される出力電圧が前記所定の定電圧になるように前記第１のスイッチング素子に対するスイッチング制御を行うと共に、前記第２のスイッチング素子に対して前記第１のスイッチング素子と相反するスイッチング動作を行わせる制御回路部と、
前記第２のスイッチング素子の両端の電圧を検出し、オンして導通状態になるように制御信号が入力された前記第２のスイッチング素子に流れる電流の検出を行い、前記出力端子から第２のスイッチング素子の方向に流れる逆電流の発生、又は前記第２のスイッチング素子の両端の電圧が等しくなって前記第２のスイッチング素子に流れる電流がゼロになる該逆電流の発生兆候を検出すると、前記制御回路部に対して、前記第２のスイッチング素子を強制的にオフさせて遮断状態にさせる逆電流検出回路部と、
を備え、
前記逆電流検出回路部は、前記制御回路部が第２のスイッチング素子をオフさせて遮断状態にさせている間は、前記逆電流が発生する兆候又は該逆電流の発生の検出動作を停止して消費電流を低減させるものである。
また、この発明に係る同期整流型スイッチングレギュレータは、入力端子に入力された入力電圧を、所定の定電圧に変換して出力端子に接続された負荷に出力する同期整流型スイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行う第１のスイッチング素子と、
該第１のスイッチング素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
入力された制御信号に応じてスイッチングを行い該インダクタの放電を行う同期整流用の第２のスイッチング素子と、
前記出力端子から出力される出力電圧が前記所定の定電圧になるように前記第１のスイッチング素子に対するスイッチング制御を行うと共に、前記第２のスイッチング素子に対して前記第１のスイッチング素子と相反するスイッチング動作を行わせる制御回路部と、
前記第２のスイッチング素子の両端の電圧を検出し、オンして導通状態になるように制御信号が入力された前記第２のスイッチング素子に流れる電流の検出を行い、前記出力端子から第２のスイッチング素子の方向に流れる逆電流の発生、又は前記第２のスイッチング素子の両端の電圧が等しくなって前記第２のスイッチング素子に流れる電流がゼロになる該逆電流の発生兆候を検出すると、前記第２のスイッチング素子の接続を遮断して該第２のスイッチング素子に流れる電流を遮断する逆電流検出回路部と、
を備え、
前記逆電流検出回路部は、前記第２のスイッチング素子の接続を遮断している間は、前記逆電流が発生する兆候又は該逆電流の発生の検出動作を停止して消費電流を低減させるものである。
本発明の同期整流型スイッチングレギュレータによれば、前記出力端子から第２のスイッチング素子の方向に流れる逆電流が発生する兆候又は該逆電流の発生を検出すると、第２のスイッチング素子をオフさせて遮断状態にするか又は第２のスイッチング素子の接続を遮断して、第２のスイッチング素子をオフさせて遮断状態にさせている間又は第２のスイッチング素子の接続を遮断している間は、前記逆電流が発生する兆候又は該逆電流の発生の検出動作を停止して消費電流を低減させるようにしたことから、インダクタの逆電流を高速に検出することができ、該逆電流が発生してから第２のスイッチング素子をオフさせるまでの時間を極めて短くすることができるため、該期間に発生する逆電流を小さく抑えることができ、低負荷電流時の効率を向上させることができると共に、消費電流を低減させることができる。
また、電圧比較回路において、第２のスイッチング素子がオンしている期間だけ消費電流を増加させるようにし、これ以外は消費電流を低減させるようにしたことから、電圧比較回路の平均消費電流を低減させることができる。
また、第１のスイッチング素子がオンしている期間は、電圧比較回路が入力された電圧に関係なく所定の信号を生成して出力するようにしたことから、電圧比較回路が誤信号を出力することをなくすことができる。
また、第１のスイッチング素子がオンしている期間は、電圧比較回路が入力された電圧に関係なく所定の信号を生成して出力するようにしたことから、電圧比較回路が誤信号を出力することをなくすことができる。
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における同期整流型スイッチングレギュレータの回路例を示した図である。
図１において、スイッチングレギュレータ１は、入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に変換し、出力電圧Ｖｏｕｔとして出力端子ＯＵＴから負荷１０に出力する同期整流型スイッチングレギュレータである。
スイッチングレギュレータ１は、入力電圧Ｖｉｎの出力制御を行うためのスイッチング動作を行うＰＭＯＳトランジスタからなるスイッチングトランジスタＭ１と、ＮＭＯＳトランジスタからなる同期整流用トランジスタＭ２とを備えている。
第１の実施の形態．
図１は、本発明の第１の実施の形態における同期整流型スイッチングレギュレータの回路例を示した図である。
図１において、スイッチングレギュレータ１は、入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に変換し、出力電圧Ｖｏｕｔとして出力端子ＯＵＴから負荷１０に出力する同期整流型スイッチングレギュレータである。
スイッチングレギュレータ１は、入力電圧Ｖｉｎの出力制御を行うためのスイッチング動作を行うＰＭＯＳトランジスタからなるスイッチングトランジスタＭ１と、ＮＭＯＳトランジスタからなる同期整流用トランジスタＭ２とを備えている。
更に、スイッチングレギュレータ１は、基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、インダクタＬ１と、平滑用のコンデンサＣ１と、位相補償用の抵抗Ｒ３及びコンデンサＣ２，Ｃ３と、誤差増幅回路３と、発振回路４と、ＰＷＭコンパレータ５と、出力制御回路６と、逆電流検出回路７とを備えている。逆電流検出回路７は、コンパレータ１１及びラッチ回路１２で構成されており、コンパレータ１１は、第１及び第２の各非反転入力端１＋，２＋と１つの反転入力端−を備えている。
なお、スイッチングトランジスタＭ１が第１のスイッチング素子を、同期整流用トランジスタＭ２が第２のスイッチング素子をそれぞれなし、基準電圧発生回路２、抵抗Ｒ１〜Ｒ３、誤差増幅回路３、発振回路４、ＰＷＭコンパレータ５、出力制御回路６及びコンデンサＣ２，Ｃ３は制御回路部をなし、出力制御回路６及び逆電流検出回路７は逆電流検出回路部をなす。また、スイッチングレギュレータ１において、インダクタＬ１及びコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２の少なくとも１つ若しくはすべて、インダクタＬ１並びにコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよい。
基準電圧発生回路２は、所定の基準電圧Ｖｒｅｆを生成して出力し、出力電圧検出用の抵抗Ｒ１，Ｒ２は、出力電圧Ｖｏｕｔを分圧して分圧電圧ＶＦＢを生成し出力する。また、誤差増幅回路３は、入力された分圧電圧ＶＦＢと基準電圧Ｖｒｅｆとの電圧差を増幅して出力信号ＥＡｏを生成し出力する。
また、発振回路４は、所定の三角波信号ＴＷを生成して出力し、ＰＷＭコンパレータ５は、誤差増幅回路３の出力信号ＥＡｏと該三角波信号ＴＷからＰＷＭ制御を行うためのパルス信号Ｓｐｗを生成して出力制御回路６に出力する。出力制御回路６は、入力されたパルス信号Ｓｐｗに応じて制御信号ＰＨＳＩＤＥ及びＮＬＳＩＤＥをそれぞれ生成し、スイッチングトランジスタＭ１及び同期整流用トランジスタＭ２のそれぞれのゲートに対応して出力する。逆電流検出回路７は、第２のスイッチング素子Ｍ２に逆電流が発生する兆候の検出を行い、該逆電流発生の兆候を検出すると出力制御回路６に対して、第２のスイッチング素子Ｍ２をオフさせ遮断状態にさせて逆電流の発生を防止する。
また、発振回路４は、所定の三角波信号ＴＷを生成して出力し、ＰＷＭコンパレータ５は、誤差増幅回路３の出力信号ＥＡｏと該三角波信号ＴＷからＰＷＭ制御を行うためのパルス信号Ｓｐｗを生成して出力制御回路６に出力する。出力制御回路６は、入力されたパルス信号Ｓｐｗに応じて制御信号ＰＨＳＩＤＥ及びＮＬＳＩＤＥをそれぞれ生成し、スイッチングトランジスタＭ１及び同期整流用トランジスタＭ２のそれぞれのゲートに対応して出力する。逆電流検出回路７は、第２のスイッチング素子Ｍ２に逆電流が発生する兆候の検出を行い、該逆電流発生の兆候を検出すると出力制御回路６に対して、第２のスイッチング素子Ｍ２をオフさせ遮断状態にさせて逆電流の発生を防止する。
入力端子ＩＮと接地電圧ＧＮＤとの間にはスイッチングトランジスタＭ１及び同期整流用トランジスタＭ２が直列に接続され、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２との接続部をＬｘとする。接続部Ｌｘと出力端子ＯＵＴとの間にはインダクタＬ１が接続され、出力端子ＯＵＴと接地電圧ＧＮＤとの間には、抵抗Ｒ１及びＲ２が直列に接続されると共にコンデンサＣ１が接続され、抵抗Ｒ１とＲ２との接続部から分圧電圧ＶＦＢが出力される。また、抵抗Ｒ１には、位相補償用のコンデンサＣ２が並列に接続されている。誤差増幅回路３において、反転入力端−には分圧電圧ＶＦＢが、非反転入力端＋には基準電圧Ｖｒｅｆがそれぞれ入力され、出力端は、ＰＷＭコンパレータ５の反転入力端−に接続されている。
また、誤差増幅回路３の出力端と接地電圧ＧＮＤとの間には、抵抗Ｒ３及びコンデンサＣ３の直列回路が接続されており、該直列回路は位相補償回路をなす。ＰＷＭコンパレータ５の非反転入力端＋には三角波信号ＴＷが入力され、ＰＷＭコンパレータ５から出力されたパルス信号Ｓｐｗは、出力制御回路６に入力される。出力制御回路６は、入力されたパルス信号Ｓｐｗに応じて、制御信号ＰＨＳＩＤＥ、及びＮＬＳＩＤＥを生成して出力する以外に、ラッチ回路１２を初期状態にリセットする制御信号ＨＰ、及びコンパレータ１１のバイアス電流を切り換える制御信号ＬＰをそれぞれ生成して出力する。
制御信号ＰＨＳＩＤＥはスイッチングトランジスタＭ１のゲートに入力され、制御信号ＮＬＳＩＤＥは同期整流用トランジスタＭ２のゲート及びコンパレータ１１の第１の非反転入力端１＋にそれぞれ入力されている。また、制御信号ＬＰはコンパレータ１１に、制御信号ＨＰはラッチ回路１２にそれぞれ入力されている。また、コンパレータ１１の第２の非反転入力端２＋は接続部Ｌｘに接続され、コンパレータ１１の反転入力端−は接地電圧ＧＮＤに接続されている。コンパレータ１１の出力信号ＳＡはラッチ回路１２に入力され、ラッチ回路１２の出力信号ＳＢは出力制御回路６に入力される。
このような構成において、コンパレータ１１は、図２に示すように、条件１のように、第１の非反転入力端１＋にローレベルの制御信号ＮＬＳＩＤＥが入力されると、出力信号ＳＡは強制的にローレベルになり、条件２及び３のように、第１の非反転入力端１＋にハイレベルの信号が入力されると、出力信号ＳＡは、第２の非反転入力端２＋の電圧に応じた信号レベルになる。すなわち、条件２では、第２の非反転入力端２＋の電圧が接地電圧ＧＮＤよりも小さい負電圧である場合、出力信号ＳＡはローレベルになり、条件３では、第２の非反転入力端２＋の電圧が接地電圧ＧＮＤよりも大きい正電圧である場合、出力信号ＳＡはハイレベルになる。なお、第２の非反転入力端２＋の電圧が接地電圧ＧＮＤである場合は、出力信号ＳＡはハイレベルになる。ラッチ回路１２は、コンパレータ１１の出力信号ＳＡがローレベルからハイレベルになるとセットされ、出力制御回路６からの出力信号ＨＰがローレベルからハイレベルになるとリセットされる。
接続部Ｌｘの電圧をＶＬｘとすると、電圧ＶＬｘが接地電圧ＧＮＤ未満であり、接続部Ｌｘから接地電圧ＧＮＤに電流が流れる逆電流が発生する兆候がない場合は、コンパレータ１１からローレベルの信号が出力され、ラッチ回路１２の出力信号ＳＢはローレベルになっている。このような状態において、スイッチングレギュレータ１の出力電圧Ｖｏｕｔが大きくなると、誤差増幅回路３の出力信号ＥＡｏの電圧が低下し、ＰＷＭコンパレータ５からのパルス信号Ｓｐｗのデューティサイクルは小さくなる。この結果、スイッチングトランジスタＭ１がオンする時間が短くなり、それに応じて同期整流用トランジスタＭ２がオンする時間が長くなって、スイッチングレギュレータ１の出力電圧Ｖｏｕｔが低下するように制御される。
また、スイッチングレギュレータ１の出力電圧Ｖｏｕｔが小さくなると、誤差増幅回路３の出力信号ＥＡｏの電圧が上昇し、ＰＷＭコンパレータ５からのパルス信号Ｓｐｗのデューティサイクルは大きくなる。この結果、スイッチングトランジスタＭ１がオンする時間が長くなり、それに応じて同期整流用トランジスタＭ２がオンする時間が短くなって、スイッチングレギュレータ１の出力電圧Ｖｏｕｔが上昇するように制御される。このような動作を繰り返して、出力電圧Ｖｏｕｔは所定の電圧で一定になるように制御される。
次に、電圧ＶＬｘが接地電圧ＧＮＤになり、逆電流が発生する兆候を検出した場合、又は電圧ＶＬｘが接地電圧ＧＮＤを超えて逆電流の発生を検出した場合は、コンパレータ１１からハイレベルの信号ＳＡが出力され、該ハイレベルの信号ＳＡはラッチ回路１２でラッチされて信号ＳＢとして出力制御回路６に出力される。出力制御回路６は、信号ＳＢがハイレベルである間、制御信号ＮＬＳＩＤＥをローレベルにして同期整流用トランジスタＭ２をオフさせて遮断状態にする。また、出力制御回路６は、信号ＳＢがハイレベルである間、制御信号ＬＰをハイレベルにし、コンパレータ１１は、制御信号ＬＰがハイレベルになることにより、消費電流を低減させると共に電圧比較結果に関係なく出力信号ＳＡをローレベルにする。
このように、逆電流検出回路７は、電圧ＶＬｘから、同期整流用トランジスタＭ２に逆電流が流れる兆候があるか否かの検出を行い、該兆候を検出すると同期整流用トランジスタＭ２をオフさせて遮断状態にするようにした。このため、同期整流用トランジスタＭ２に流れる逆電流の発生を確実に防止することができる。
このように、逆電流検出回路７は、電圧ＶＬｘから、同期整流用トランジスタＭ２に逆電流が流れる兆候があるか否かの検出を行い、該兆候を検出すると同期整流用トランジスタＭ２をオフさせて遮断状態にするようにした。このため、同期整流用トランジスタＭ２に流れる逆電流の発生を確実に防止することができる。
図３は、コンパレータ１１及びラッチ回路１２の回路例を示した図である。
図３において、コンパレータ１１は、ＰＭＯＳトランジスタＭ１１〜Ｍ１６、Ｍ１９、Ｍ２０と、ＮＭＯＳトランジスタＭ１７、Ｍ１８、Ｍ２１、Ｍ２２で構成され、ラッチ回路１２は、ＮＯＲ回路２１及び２２で構成されている。
コンパレータ１１において、ＰＭＯＳトランジスタＭ１１〜Ｍ１６及びＮＭＯＳトランジスタＭ１７，Ｍ１８は差動増幅回路２５を構成し、ＰＭＯＳトランジスタＭ１９，Ｍ２０及びＮＭＯＳトランジスタＭ２１，Ｍ２２が次段の増幅回路２６を構成している。
図３において、コンパレータ１１は、ＰＭＯＳトランジスタＭ１１〜Ｍ１６、Ｍ１９、Ｍ２０と、ＮＭＯＳトランジスタＭ１７、Ｍ１８、Ｍ２１、Ｍ２２で構成され、ラッチ回路１２は、ＮＯＲ回路２１及び２２で構成されている。
コンパレータ１１において、ＰＭＯＳトランジスタＭ１１〜Ｍ１６及びＮＭＯＳトランジスタＭ１７，Ｍ１８は差動増幅回路２５を構成し、ＰＭＯＳトランジスタＭ１９，Ｍ２０及びＮＭＯＳトランジスタＭ２１，Ｍ２２が次段の増幅回路２６を構成している。
ＰＭＯＳトランジスタＭ１１、Ｍ１２及びＭ１９において、各ソースは入力電圧Ｖｉｎにそれぞれ接続され、各ゲートにはそれぞれ所定の定電圧のバイアス電圧ＩＲＥＦＰが入力されており、ＰＭＯＳトランジスタＭ１１、Ｍ１２及びＭ１９はそれぞれ定電流源をなしている。ＰＭＯＳトランジスタＭ１１及びＭ１２は、差動増幅回路２５にバイアス電流を供給し、ＰＭＯＳトランジスタＭ１９は次段の増幅回路２６の定電流負荷をなしている。なお、ＰＭＯＳトランジスタＭ１１は第１定電流源を、ＰＭＯＳトランジスタＭ１２は第２定電流源をそれぞれなす。このように差動増幅回路２５には、ＰＭＯＳトランジスタＭ１１とＭ１２による２つのバイアス電流源によってバイアス電流が供給されている。但し、ＰＭＯＳトランジスタＭ１１は、ＰＭＯＳトランジスタＭ１２よりもはるかに大きい素子サイズのトランジスタであり、差動増幅回路２５のバイアス電流の大半はＰＭＯＳトランジスタＭ１１によって供給されている。なお、ＰＭＯＳトランジスタＭ１９の素子サイズもＰＭＯＳトランジスタＭ１１同様、ＰＭＯＳトランジスタＭ１２よりも大きくしてあり、次段の増幅回路２６の電流ドライブ能力も大きくなっている。
ＰＭＯＳトランジスタＭ１４は、ゲートが反転入力端−をなす反転入力用のトランジスタであり、ＰＭＯＳトランジスタＭ１５及びＭ１６は非反転入力用のトランジスタである。ＰＭＯＳトランジスタＭ１５のゲートは第１の非反転入力端１＋をなし、ＰＭＯＳトランジスタＭ１６のゲートは第２の非反転入力端２＋をなしている。但し、ＰＭＯＳトランジスタＭ１５には、ＰＭＯＳトランジスタＭ１４よりもドライバビリティが大きい素子のトランジスタが使用されており、ＰＭＯＳトランジスタＭ１５のゲートがローレベルのとき、前記したようにコンパレータ１１の出力信号ＳＡがローレベルになるようにしている。ＰＭＯＳトランジスタＭ１４〜Ｍ１６の各ソースは接続され、該接続部は、ＰＭＯＳトランジスタＭ１２のドレインに接続されると共にＰＭＯＳトランジスタＭ１１のドレインとの間にＰＭＯＳトランジスタＭ１３が接続されている。ＰＭＯＳトランジスタＭ１３のゲートには制御信号ＬＰが入力されている。
ＮＭＯＳトランジスタＭ１７及びＭ１８はカレントミラー回路を形成しており差動増幅回路２５の負荷をなしている。ＮＭＯＳトランジスタＭ１７及びＭ１８において、各ソースはそれぞれ接地電圧ＧＮＤに接続され、各ゲートは接続され該接続部はＮＭＯＳトランジスタＭ１７のドレインに接続されている。ＮＭＯＳトランジスタＭ１７のドレインはＰＭＯＳトランジスタＭ１４のドレインに接続され、ＮＭＯＳトランジスタＭ１８のドレインはＰＭＯＳトランジスタＭ１５及びＭ１６の各ドレインにそれぞれ接続されている。
増幅回路２６において、入力電圧Ｖｉｎと接地電圧ＧＮＤとの間にＰＭＯＳトランジスタＭ１９、Ｍ２０及びＮＭＯＳトランジスタＭ２１が直列に接続され、ＰＭＯＳトランジスタＭ２０とＮＭＯＳトランジスタＭ２１の接続部がコンパレータ１１の出力端をなしている。ＮＭＯＳトランジスタＭ２１のゲートは、差動増幅回路２５の出力端をなすＰＭＯＳトランジスタＭ１５及びＭ１６の各ドレインとＮＭＯＳトランジスタＭ１８のドレインとの接続部に接続されている。また、ＮＭＯＳトランジスタＭ２１に並列にＮＭＯＳトランジスタＭ２２が接続され、ＰＭＯＳトランジスタＭ２０及びＮＭＯＳトランジスタＭ２２の各ゲートには制御信号ＬＰがそれぞれ入力されている。
ラッチ回路１２において、ＮＯＲ回路２１の一方の入力端には制御信号ＨＰが入力され、ＮＯＲ回路２１の他方の入力端はＮＯＲ回路２２の出力端に接続されている。ＮＯＲ回路２１の出力端は、ラッチ回路１２の出力端をなしておりＮＯＲ回路２２の一方の入力端に接続され、ＮＯＲ回路２２の他方の入力端にはコンパレータ１１の出力信号ＳＡが入力されている。
図４は、図１及び図３で示したスイッチレギュレータ１の動作例を示したタイミングチャートであり、図４を用いてスイッチングレギュレータ１の動作をもう少し詳細に説明する。
最初に、重負荷になってインダクタＬ１に電流が流れ続ける連続モードの動作について説明する。
出力制御回路６から、スイッチングトランジスタＭ１のゲートへの制御信号ＰＨＳＩＤＥと同期整流用トランジスタＭ２のゲートへの制御信号ＮＬＳＩＤＥがそれぞれ出力されている。制御信号ＰＨＳＩＤＥ及びＮＬＳＩＤＥは同相であり、制御信号ＰＨＳＩＤＥ及びＮＬＳＩＤＥがそれぞれローレベルのときに、スイッチングトランジスタＭ１がオンすると共に同期整流用トランジスタＭ２がオフする。また、制御信号ＰＨＳＩＤＥ及びＮＬＳＩＤＥがそれぞれハイレベルのときに、スイッチングトランジスタＭ１がオフすると共に、同期整流用トランジスタＭ２がオンする。
最初に、重負荷になってインダクタＬ１に電流が流れ続ける連続モードの動作について説明する。
出力制御回路６から、スイッチングトランジスタＭ１のゲートへの制御信号ＰＨＳＩＤＥと同期整流用トランジスタＭ２のゲートへの制御信号ＮＬＳＩＤＥがそれぞれ出力されている。制御信号ＰＨＳＩＤＥ及びＮＬＳＩＤＥは同相であり、制御信号ＰＨＳＩＤＥ及びＮＬＳＩＤＥがそれぞれローレベルのときに、スイッチングトランジスタＭ１がオンすると共に同期整流用トランジスタＭ２がオフする。また、制御信号ＰＨＳＩＤＥ及びＮＬＳＩＤＥがそれぞれハイレベルのときに、スイッチングトランジスタＭ１がオフすると共に、同期整流用トランジスタＭ２がオンする。
制御信号ＨＰは制御信号ＰＨＳＩＤＥの信号レベルを反転させた信号であり、制御信号ＬＰは制御信号ＮＬＳＩＤＥの信号レベルを反転した信号である。制御信号ＰＨＳＩＤＥ及びＮＬＳＩＤＥがそれぞれローレベルのときは、スイッチングトランジスタＭ１がオンして同期整流用トランジスタＭ２がオフするため、接続部Ｌｘはハイレベルになる。このとき、制御信号ＬＰはハイレベルであることから、ＰＭＯＳトランジスタＭ１３及びＭ２０は共にオフし、ＰＭＯＳトランジスタＭ１１で生成される大電流のバイアス電流が供給されなくなる。また、電流負荷をなすＰＭＯＳトランジスタＭ１９もＮＭＯＳトランジスタＭ２１に接続されないため、コンパレータ１１の消費電流は、ＰＭＯＳトランジスタＭ１２で生成される小さなバイアス電流だけとなり極めて小さい電流値になる。
更に、制御信号ＬＰがハイレベルのときは、ＮＭＯＳトランジスタＭ２２がオンするため、コンパレータ１１の出力信号ＳＡはローレベルに固定されている。すなわち、スイッチングトランジスタＭ１がオンしているときは、コンパレータ１１の出力信号ＳＡは電圧比較結果に関係なくローレベルになり、逆電流検出回路７の誤動作を防止することができる。このとき、制御信号ＨＰはハイレベルであるから、ＮＯＲ回路２１の出力信号、すなわちラッチ回路１２の出力信号ＳＢはローレベルである。また、ＮＯＲ回路２２の各入力端はそれぞれローレベルでありＮＯＲ回路２２の出力端はハイレベルになる。
一方、制御信号ＰＨＳＩＤＥ及びＮＬＳＩＤＥが共にハイレベルになると、スイッチングトランジスタＭ１がオフして、入力電圧Ｖｉｎからの電流が遮断される。このため、インダクタＬ１に逆起電力が発生し、電圧ＶＬｘを負電圧まで低下させるが、同期整流用トランジスタＭ２がオンするため、０Ｖよりもやや小さい電圧になる。このとき、接地電圧ＧＮＤから同期整流用トランジスタＭ２とインダクタＬ１を介して出力端子ＯＵＴに電流が流れる。しかし、該電流は、時間が経過するに伴って次第に小さくなり、電圧ＶＬｘが上昇するが、連続モード時には、前記電流が０Ａになる前に、制御信号ＰＨＳＩＤＥ及びＮＬＳＩＤＥはそれぞれローレベルに立ち下がる。
また、制御信号ＬＰはローレベルであることから、ＰＭＯＳトランジスタＭ１３及びＭ２０は共にオンし、ＰＭＯＳトランジスタＭ１１で生成される大電流のバイアス電流が供給される。また、電流負荷をなすＰＭＯＳトランジスタＭ１９がＮＭＯＳトランジスタＭ２１に接続されるため、コンパレータ１１は、消費電流が大きくなり高速動作が可能になる。更に、ＮＭＯＳトランジスタＭ２２がオフするため、コンパレータ１１の出力信号ＳＡは電圧比較結果を示したものになるが、コンパレータ１１において、反転入力端−が接地電圧ＧＮＤであるのに対して、第１の非反転入力端１＋がハイレベルで、第２の非反転入力端２＋の電圧が負電圧であることから、出力信号ＳＡはローレベルのままである。
次に、軽負荷になってインダクタに電流が流れなくなる場合が生じる不連続モードの動作について説明する。
この場合、制御信号ＰＨＳＩＤＥ及びＮＬＳＩＤＥが共にローレベルのときの動作は連続モードの場合と同じである。制御信号ＰＨＳＩＤＥ及びＮＬＳＩＤＥが共にハイレベルになると、連続モードで説明したように、スイッチングトランジスタＭ１がオフして同期整流用トランジスタＭ２がオンし、電圧ＶＬｘが負電圧まで低下し、接地電圧ＧＮＤから同期整流用トランジスタＭ２とインダクタＬ１を介して出力端子ＯＵＴの方向に電流が流れる。該電流は時間の経過と共に次第に小さくなり、電圧ＶＬｘも上昇し、やがて出力端子ＯＵＴに接続されているコンデンサＣ１からインダクタＬ１及び同期整流用トランジスタＭ２を介して接地電圧ＧＮＤに電流が流れる逆電流が発生する。このとき、電圧ＶＬｘは負電圧から正電圧に変わる。
この場合、制御信号ＰＨＳＩＤＥ及びＮＬＳＩＤＥが共にローレベルのときの動作は連続モードの場合と同じである。制御信号ＰＨＳＩＤＥ及びＮＬＳＩＤＥが共にハイレベルになると、連続モードで説明したように、スイッチングトランジスタＭ１がオフして同期整流用トランジスタＭ２がオンし、電圧ＶＬｘが負電圧まで低下し、接地電圧ＧＮＤから同期整流用トランジスタＭ２とインダクタＬ１を介して出力端子ＯＵＴの方向に電流が流れる。該電流は時間の経過と共に次第に小さくなり、電圧ＶＬｘも上昇し、やがて出力端子ＯＵＴに接続されているコンデンサＣ１からインダクタＬ１及び同期整流用トランジスタＭ２を介して接地電圧ＧＮＤに電流が流れる逆電流が発生する。このとき、電圧ＶＬｘは負電圧から正電圧に変わる。
このため、コンパレータ１１の第２の非反転入力端２＋が正電圧になり、コンパレータ１１の出力信号ＳＡはローレベルからハイレベルに立ち上がり、ラッチ回路１２のＮＯＲ回路２２の出力信号がローレベルになる。また、この期間、制御信号ＨＰはローレベルであることから、ＮＯＲ回路２１の出力信号ＳＢはハイレベルになる。出力制御回路６は、入力された信号ＳＢがハイレベルになると、制御信号ＬＰをハイレベルにすると共に制御信号ＮＬＳＩＤＥをローレベルにする。このとき、制御信号ＬＰはハイレベルになってＰＭＯＳトランジスタＭ１３及びＭ２０はそれぞれオフし、信号ＳＡはハイレベルからローレベルになる。しかし、このとき、ラッチ回路１２は、ラッチ状態にあることから出力信号ＳＢはハイレベルのままである。このため、同期整流用トランジスタＭ２はオフしたままであり、出力端子ＯＵＴからの逆電流を防止することができると共に、コンパレータ１１のバイアス電流を小さくすることができる。なお、ラッチ回路１２は、次に制御信号ＨＰがハイレベルになるとローレベルにリセットされる。
なお、図１では、コンパレータ１１の第２の非反転入力端２＋に電圧ＶＬｘが直接入力されるようにしたが、電圧ＶＬｘを分圧してコンパレータ１１の第２の非反転入力端２＋に入力するようにしてもよく、このようにした場合、図１は図５のようになる。図５では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図５における図１との相違点は、図１の逆電流検出回路７にＮＭＯＳトランジスタＭ１１と抵抗Ｒ１１を追加し、電圧ＶＬｘを分圧した電圧をコンパレータ１１の第２の非反転入力端２＋に入力するようにしたことにある。
図５における図１との相違点は、図１の逆電流検出回路７にＮＭＯＳトランジスタＭ１１と抵抗Ｒ１１を追加し、電圧ＶＬｘを分圧した電圧をコンパレータ１１の第２の非反転入力端２＋に入力するようにしたことにある。
図５において、接続部Ｌｘと接地電圧ＧＮＤとの間に、ＮＭＯＳトランジスタＭ１１と抵抗Ｒ１１が直列に接続され、ＮＭＯＳトランジスタＭ１１と抵抗Ｒ１１との接続部がコンパレータ１１の第２の非反転入力端２＋に接続されている。また、ＮＭＯＳトランジスタＭ１１のゲートには、制御信号ＮＬＳＩＤＥが入力されている。
このような構成において、制御信号ＮＬＳＩＤＥがハイレベルになると同期整流用トランジスタＭ２がオンすると共にＮＭＯＳトランジスタＭ１１もオンし、コンパレータ１１の第２の非反転入力端２＋には、電圧ＶＬｘをＮＭＯＳトランジスタＭ１１のオン抵抗と抵抗Ｒ１１で分圧した電圧が入力される。
このような構成において、制御信号ＮＬＳＩＤＥがハイレベルになると同期整流用トランジスタＭ２がオンすると共にＮＭＯＳトランジスタＭ１１もオンし、コンパレータ１１の第２の非反転入力端２＋には、電圧ＶＬｘをＮＭＯＳトランジスタＭ１１のオン抵抗と抵抗Ｒ１１で分圧した電圧が入力される。
制御信号ＮＬＳＩＤＥがローレベルになると同期整流用トランジスタＭ２がオフすると共にＮＭＯＳトランジスタＭ１１もオフし、コンパレータ１１の第２の非反転入力端２＋は抵抗Ｒ１１を介して接地電圧ＧＮＤに接続される。
コンパレータ１１は、反転入力端−と第２の非反転入力端２＋に同じ電圧が入力されると、ローレベルの信号ＳＡを出力するように入力端にオフセット電圧が設けられている。
このようにすることにより、接続部Ｌｘに重畳されたノイズの影響を小さくすることができると共に、電圧ＶＬｘを使用状況に応じた電圧に分圧して電圧比較を行うことができる。
コンパレータ１１は、反転入力端−と第２の非反転入力端２＋に同じ電圧が入力されると、ローレベルの信号ＳＡを出力するように入力端にオフセット電圧が設けられている。
このようにすることにより、接続部Ｌｘに重畳されたノイズの影響を小さくすることができると共に、電圧ＶＬｘを使用状況に応じた電圧に分圧して電圧比較を行うことができる。
また、コンパレータ１１が第１及び第２の各反転入力端１−，２−と１つの非反転入力端＋を備えるようにしてもよく、このようにした場合、図３のコンパレータ１１は図６のようになる。図６では、図３と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図３との相違点のみ説明する。
図６における図３との相違点は、図３のＰＭＯＳトランジスタＭ２０を削除すると共に図３のコンパレータ１１にインバータＩＮＶ１を追加し、ＮＭＯＳトランジスタＭ２１のゲートを、ＰＭＯＳトランジスタＭ１４とＮＭＯＳトランジスタＭ１７との接続部に接続し、ＮＭＯＳトランジスタＭ２２のドレインをＮＭＯＳトランジスタＭ２１のゲートに接続し、ＮＭＯＳトランジスタＭ１７及びＭ１８の各ゲートをそれぞれＮＭＯＳトランジスタＭ１８のドレインに接続したことにある。
図６における図３との相違点は、図３のＰＭＯＳトランジスタＭ２０を削除すると共に図３のコンパレータ１１にインバータＩＮＶ１を追加し、ＮＭＯＳトランジスタＭ２１のゲートを、ＰＭＯＳトランジスタＭ１４とＮＭＯＳトランジスタＭ１７との接続部に接続し、ＮＭＯＳトランジスタＭ２２のドレインをＮＭＯＳトランジスタＭ２１のゲートに接続し、ＮＭＯＳトランジスタＭ１７及びＭ１８の各ゲートをそれぞれＮＭＯＳトランジスタＭ１８のドレインに接続したことにある。
図６において、コンパレータ１１は、ＰＭＯＳトランジスタＭ１１〜Ｍ１６、Ｍ１９と、ＮＭＯＳトランジスタＭ１７、Ｍ１８、Ｍ２１、Ｍ２２と、インバータＩＮＶ１とで構成されている。
コンパレータ１１において、ＰＭＯＳトランジスタＭ１１〜Ｍ１６及びＮＭＯＳトランジスタＭ１７，Ｍ１８は差動増幅回路２５を構成し、ＰＭＯＳトランジスタＭ１９、ＮＭＯＳトランジスタＭ２１，Ｍ２２及びインバータＩＮＶ１が次段の増幅回路２６を構成している。
コンパレータ１１において、ＰＭＯＳトランジスタＭ１１〜Ｍ１６及びＮＭＯＳトランジスタＭ１７，Ｍ１８は差動増幅回路２５を構成し、ＰＭＯＳトランジスタＭ１９、ＮＭＯＳトランジスタＭ２１，Ｍ２２及びインバータＩＮＶ１が次段の増幅回路２６を構成している。
ＰＭＯＳトランジスタＭ１４は、ゲートが非反転入力端＋をなす非反転入力用のトランジスタであり、ＰＭＯＳトランジスタＭ１５及びＭ１６は反転入力用のトランジスタである。ＰＭＯＳトランジスタＭ１５のゲートは第１の反転入力端１−をなし、ＰＭＯＳトランジスタＭ１６のゲートは第２の反転入力端２−をなしている。
ＮＭＯＳトランジスタＭ１７及びＭ１８はカレントミラー回路を形成しており差動増幅回路２５の負荷をなしている。ＮＭＯＳトランジスタＭ１７及びＭ１８において、各ソースはそれぞれ接地電圧ＧＮＤに接続され、各ゲートは接続され該接続部はＮＭＯＳトランジスタＭ１８のドレインに接続されている。
ＮＭＯＳトランジスタＭ１７及びＭ１８はカレントミラー回路を形成しており差動増幅回路２５の負荷をなしている。ＮＭＯＳトランジスタＭ１７及びＭ１８において、各ソースはそれぞれ接地電圧ＧＮＤに接続され、各ゲートは接続され該接続部はＮＭＯＳトランジスタＭ１８のドレインに接続されている。
増幅回路２６において、入力電圧Ｖｉｎと接地電圧ＧＮＤとの間にＰＭＯＳトランジスタＭ１９及びＮＭＯＳトランジスタＭ２１が直列に接続され、ＰＭＯＳトランジスタＭ１９とＮＭＯＳトランジスタＭ２１の接続部にインバータＩＮＶ１の入力端が接続され、インバータＩＮＶ１の出力端がコンパレータ１１の出力端をなしている。ＮＭＯＳトランジスタＭ２１のゲートは、差動増幅回路２５の出力端をなすＰＭＯＳトランジスタＭ１４のドレインとＮＭＯＳトランジスタＭ１７のドレインとの接続部に接続されている。また、ＮＭＯＳトランジスタＭ２１のゲートと接地電圧ＧＮＤとの間にはＮＭＯＳトランジスタＭ２２が接続され、ＮＭＯＳトランジスタＭ２２のゲートには制御信号ＬＰが入力されている。
このような構成にすることにより、図６のコンパレータ１１は、図３のコンパレータ１１と同様の動作を行うことができる。
このような構成にすることにより、図６のコンパレータ１１は、図３のコンパレータ１１と同様の動作を行うことができる。
また、図３では、制御信号ＬＰがハイレベルのときもコンパレータ１１は電圧比較動作を行っていたが、制御信号ＬＰがハイレベルになるとコンパレータ１１は、電圧比較動作を停止すると共に出力信号ＳＡをローレベルにするようにしてもよく、このようにした場合、図３のコンパレータ１１は図７のようになる。図７では、図３と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図３との相違点のみ説明する。
図７における図３との相違点は、図３のＰＭＯＳトランジスタＭ１２及びＮＭＯＳトランジスタＭ２２を削除すると共に、ＮＭＯＳトランジスタＭ２３、ＰＭＯＳトランジスタＭ２４及びインバータＩＮＶ２を追加したことにある。
図７における図３との相違点は、図３のＰＭＯＳトランジスタＭ１２及びＮＭＯＳトランジスタＭ２２を削除すると共に、ＮＭＯＳトランジスタＭ２３、ＰＭＯＳトランジスタＭ２４及びインバータＩＮＶ２を追加したことにある。
図７において、コンパレータ１１は、ＰＭＯＳトランジスタＭ１１〜Ｍ１６、Ｍ１９，Ｍ２０，Ｍ２４と、ＮＭＯＳトランジスタＭ１７、Ｍ１８、Ｍ２１、Ｍ２３と、インバータＩＮＶ２とで構成されている。
コンパレータ１１において、ＰＭＯＳトランジスタＭ１１，Ｍ１３〜Ｍ１６及びＮＭＯＳトランジスタＭ１７，Ｍ１８，Ｍ２３は差動増幅回路２５を構成し、ＰＭＯＳトランジスタＭ１９，Ｍ２０、ＮＭＯＳトランジスタＭ２１，Ｍ２４及びインバータＩＮＶ２が次段の増幅回路２６を構成している。
コンパレータ１１において、ＰＭＯＳトランジスタＭ１１，Ｍ１３〜Ｍ１６及びＮＭＯＳトランジスタＭ１７，Ｍ１８，Ｍ２３は差動増幅回路２５を構成し、ＰＭＯＳトランジスタＭ１９，Ｍ２０、ＮＭＯＳトランジスタＭ２１，Ｍ２４及びインバータＩＮＶ２が次段の増幅回路２６を構成している。
ＰＭＯＳトランジスタＭ１１及びＭ１９において、各ソースは入力電圧Ｖｉｎにそれぞれ接続され、各ゲートにはそれぞれ所定の定電圧のバイアス電圧ＩＲＥＦＰが入力されており、ＰＭＯＳトランジスタＭ１１及びＭ１９はそれぞれ定電流源をなしている。ＰＭＯＳトランジスタＭ１１は、差動増幅回路２５にバイアス電流を供給し、ＰＭＯＳトランジスタＭ１９は次段の増幅回路２６の定電流負荷をなしている。ＰＭＯＳトランジスタＭ１４〜Ｍ１６の各ソースは接続され、該接続部とＰＭＯＳトランジスタＭ１１のドレインとの間にＰＭＯＳトランジスタＭ１３が接続されている。ＮＭＯＳトランジスタＭ１７及びＭ１８の各ゲートの接続部と接地電圧ＧＮＤとの間にＮＭＯＳトランジスタＭ２３が接続され、ＮＭＯＳトランジスタＭ２３のゲートには制御信号ＬＰが入力されている。
増幅回路２６において、入力電圧ＶｉｎとＮＭＯＳトランジスタＭ２１のゲートとの間にはＰＭＯＳトランジスタＭ２４が接続され、ＰＭＯＳトランジスタＭ２４のゲートには、インバータＩＮＶ２によって制御信号ＬＰの信号レベルが反転された信号が入力されている。
このような構成において、制御信号ＬＰがローレベルである場合は、ＰＭＯＳトランジスタＭ１３及びＭ２０がそれぞれオンすると共にＮＭＯＳトランジスタＭ２３及びＰＭＯＳトランジスタＭ２４がそれぞれオフする。このため、コンパレータ１１は、電圧比較結果に応じた信号ＳＡを生成して出力する。
このような構成において、制御信号ＬＰがローレベルである場合は、ＰＭＯＳトランジスタＭ１３及びＭ２０がそれぞれオンすると共にＮＭＯＳトランジスタＭ２３及びＰＭＯＳトランジスタＭ２４がそれぞれオフする。このため、コンパレータ１１は、電圧比較結果に応じた信号ＳＡを生成して出力する。
次に、制御信号ＬＰがハイレベルになると、ＰＭＯＳトランジスタＭ１３及びＭ２０がそれぞれオフすると共にＮＭＯＳトランジスタＭ２３及びＰＭＯＳトランジスタＭ２４がそれぞれオンする。このことから、差動増幅回路２５が動作を停止すると共にＮＭＯＳトランジスタＭ２１はオンして出力信号ＳＡはローレベルになる。但し、出力制御回路６は、制御信号ＬＰがローレベルになるタイミングを、制御信号ＮＬＳＩＤＥがハイレベルになるタイミングよりも早くなるようにする。
このようにすることにより、制御信号ＬＰがハイレベルになると、コンパレータ１１は、電圧比較動作を停止すると共に出力信号ＳＡをローレベルにし、差動増幅回路２５が動作を停止して電流消費を停止するため、同期整流用トランジスタＭ２が制御信号ＮＬＳＩＤＥによってオフするときに、コンパレータ１１の消費電流をより一層低減させることができる。
このようにすることにより、制御信号ＬＰがハイレベルになると、コンパレータ１１は、電圧比較動作を停止すると共に出力信号ＳＡをローレベルにし、差動増幅回路２５が動作を停止して電流消費を停止するため、同期整流用トランジスタＭ２が制御信号ＮＬＳＩＤＥによってオフするときに、コンパレータ１１の消費電流をより一層低減させることができる。
このように、本第１の実施の形態における同期整流型スイッチングレギュレータは、同期整流用トランジスタＭ２がオンしてからコンパレータ１１のバイアス電流を増加させ、電圧ＶＬｘが正電圧まで上昇したことを高速に検出することができるため、電圧ＶＬｘが正電圧になってから同期整流用トランジスタＭ２がオフするまでの時間を極めて短縮することができ、該期間に発生する逆電流を小さく抑制して軽負荷時の効率を向上させることができる。
更に、同期整流用トランジスタＭ２がオフすると、コンパレータ１１の消費電流が極めて小さくなるようにしたことから、消費電流の削減を図ることができる。
更に、同期整流用トランジスタＭ２がオフすると、コンパレータ１１の消費電流が極めて小さくなるようにしたことから、消費電流の削減を図ることができる。
第２の実施の形態．
前記第１の実施の形態では、コンパレータ１１に３つの入力端を有するものを使用したが、非反転入力端と反転入力端の２つの入力端を有するコンパレータを使用するようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
図８は、本発明の第２の実施の形態における同期整流型スイッチングレギュレータの回路例を示した図である。なお、図８では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
前記第１の実施の形態では、コンパレータ１１に３つの入力端を有するものを使用したが、非反転入力端と反転入力端の２つの入力端を有するコンパレータを使用するようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
図８は、本発明の第２の実施の形態における同期整流型スイッチングレギュレータの回路例を示した図である。なお、図８では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図８における図１との相違点は、図１のコンパレータ１１に非反転入力端＋と反転入力端−の２つの入力端を有するものを使用するようにしたことにあり、これに伴って、図１のコンパレータ１１をコンパレータ１１ａに、図１の逆電流検出回路７を逆電流検出回路７ａに、図１のスイッチングレギュレータ１をスイッチングレギュレータ１ａにそれぞれした。
図８において、スイッチングレギュレータ１ａは、スイッチングトランジスタＭ１と、同期整流用トランジスタＭ２と、基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、インダクタＬ１と、平滑用のコンデンサＣ１と、位相補償用の抵抗Ｒ３及びコンデンサＣ２，Ｃ３と、誤差増幅回路３と、発振回路４と、ＰＷＭコンパレータ５と、出力制御回路６と、逆電流検出回路７ａとを備えている。逆電流検出回路７ａは、コンパレータ１１ａ及びラッチ回路１２で構成されており、コンパレータ１１ａは、非反転入力端＋及び反転入力端−を備えている。
図８において、スイッチングレギュレータ１ａは、スイッチングトランジスタＭ１と、同期整流用トランジスタＭ２と、基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、インダクタＬ１と、平滑用のコンデンサＣ１と、位相補償用の抵抗Ｒ３及びコンデンサＣ２，Ｃ３と、誤差増幅回路３と、発振回路４と、ＰＷＭコンパレータ５と、出力制御回路６と、逆電流検出回路７ａとを備えている。逆電流検出回路７ａは、コンパレータ１１ａ及びラッチ回路１２で構成されており、コンパレータ１１ａは、非反転入力端＋及び反転入力端−を備えている。
なお、出力制御回路６及び逆電流検出回路７ａは逆電流検出回路部をなす。また、スイッチングレギュレータ１ａにおいて、インダクタＬ１及びコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２の少なくとも１つ若しくはすべて、インダクタＬ１並びにコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよい。
逆電流検出回路７ａは、第２のスイッチング素子Ｍ２に逆電流が発生する兆候の検出を行い、該逆電流発生の兆候を検出すると出力制御回路６に対して、第２のスイッチング素子Ｍ２をオフさせ遮断状態にして逆電流の発生を防止する。コンパレータ１１ａの非反転入力端＋は接続部Ｌｘに接続され、コンパレータ１１ａの反転入力端−は接地電圧ＧＮＤに接続されている。コンパレータ１１ａの出力信号ＳＡはラッチ回路１２に入力され、ラッチ回路１２の出力信号ＳＢは出力制御回路６に入力される。また、制御信号ＬＰはコンパレータ１１ａに、制御信号ＨＰはラッチ回路１２にそれぞれ入力されている。
このような構成において、コンパレータ１１ａは、制御信号ＬＰがローレベルのとき、非反転入力端＋の電圧が接地電圧ＧＮＤよりも小さい負電圧である場合、出力信号ＳＡはローレベルになり、非反転入力端＋の電圧が接地電圧ＧＮＤよりも大きい正電圧である場合、出力信号ＳＡはハイレベルになる。なお、非反転入力端＋の電圧が接地電圧ＧＮＤである場合は、出力信号ＳＡはハイレベルになる。次に、コンパレータ１１ａは、制御信号ＬＰがハイレベルになると、所定時間後に、電圧比較動作を停止して消費電流を低減させると共に入力端に入力される電圧に関係なくローレベルの出力信号ＳＡを出力する。
ここで、図９は、コンパレータ１１ａ及びラッチ回路１２の回路例を示した図である。なお、図９では、図７と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図７との相違点のみ説明する。
図９における図７との相違点は、図７のＮＭＯＳトランジスタＭ１５をなくすと共に遅延回路３１を追加したことにある。
図９において、コンパレータ１１ａは、ＰＭＯＳトランジスタＭ１１，Ｍ１３，Ｍ１４，Ｍ１６，Ｍ１９，Ｍ２０，Ｍ２４と、ＮＭＯＳトランジスタＭ１７，Ｍ１８，Ｍ２１，Ｍ２３と、インバータＩＮＶ２と、遅延回路３１とで構成されている。
図９における図７との相違点は、図７のＮＭＯＳトランジスタＭ１５をなくすと共に遅延回路３１を追加したことにある。
図９において、コンパレータ１１ａは、ＰＭＯＳトランジスタＭ１１，Ｍ１３，Ｍ１４，Ｍ１６，Ｍ１９，Ｍ２０，Ｍ２４と、ＮＭＯＳトランジスタＭ１７，Ｍ１８，Ｍ２１，Ｍ２３と、インバータＩＮＶ２と、遅延回路３１とで構成されている。
遅延回路３１は、制御信号ＬＰがハイレベルからローレベルの立ち下がりのときだけ制御信号ＬＰを所定の時間遅延させて出力し、制御信号ＬＰがローレベルからハイレベルの立ち上がりのときは制御信号ＬＰを遅延させずに出力する。
遅延回路３１の出力信号は、ＰＭＯＳトランジスタＭ１３，Ｍ２０，Ｍ２３の各ゲートに入力され、更にインバータＩＮＶ２で信号レベルが反転されてＰＭＯＳトランジスタＭ２４のゲートに入力される。遅延回路３１の遅延時間は、制御信号ＬＰがハイレベルからローレベルに立ち下がったときに接続部Ｌｘの信号レベルがハイレベルからローレベルに立ち下がったと判断できるまで低下するのに要する時間以上になるように設定される。
遅延回路３１の出力信号は、ＰＭＯＳトランジスタＭ１３，Ｍ２０，Ｍ２３の各ゲートに入力され、更にインバータＩＮＶ２で信号レベルが反転されてＰＭＯＳトランジスタＭ２４のゲートに入力される。遅延回路３１の遅延時間は、制御信号ＬＰがハイレベルからローレベルに立ち下がったときに接続部Ｌｘの信号レベルがハイレベルからローレベルに立ち下がったと判断できるまで低下するのに要する時間以上になるように設定される。
このように、本第２の実施の形態におけるスイッチングレギュレータは、前記第１の実施の形態と同様の効果、とりわけ図７のコンパレータを使用した場合と同様の効果を得ることができると共に、接続部Ｌｘの信号レベルがハイレベルから完全にローレベルになるまでの時間を遅延回路３１で稼ぎ、その後コンパレータ１１ａをアクティブにすることによって図７のＰＭＯＳトランジスタＭ１５をなくすことができる。
第３の実施の形態．
前記第１及び第２の各実施の形態では、同期整流用トランジスタＭ２をオフさせることによって同期整流用トランジスタＭ２に逆電流が流れることを防止するようにしたが、同期整流用トランジスタＭ２に直列に接続されたＭＯＳトランジスタをオフさせて同期整流用トランジスタＭ２に逆電流が流れることを防止するようにしてもよく、このようにしたものを本発明の第３の実施の形態とする。
図１０は、本発明の第３の実施の形態における同期整流型スイッチングレギュレータの回路例を示した図である。なお、図１０では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略する。
前記第１及び第２の各実施の形態では、同期整流用トランジスタＭ２をオフさせることによって同期整流用トランジスタＭ２に逆電流が流れることを防止するようにしたが、同期整流用トランジスタＭ２に直列に接続されたＭＯＳトランジスタをオフさせて同期整流用トランジスタＭ２に逆電流が流れることを防止するようにしてもよく、このようにしたものを本発明の第３の実施の形態とする。
図１０は、本発明の第３の実施の形態における同期整流型スイッチングレギュレータの回路例を示した図である。なお、図１０では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略する。
図１０において、スイッチングレギュレータ１ｂは、入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に変換し、出力電圧Ｖｏｕｔとして出力端子ＯＵＴから負荷１０に出力する同期整流型スイッチングレギュレータである。
スイッチングレギュレータ１ｂは、スイッチングトランジスタＭ１と、同期整流用トランジスタＭ２と、基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、インダクタＬ１と、平滑用のコンデンサＣ１と、位相補償用の抵抗Ｒ３及びコンデンサＣ２，Ｃ３と、誤差増幅回路３と、発振回路４と、ＰＷＭコンパレータ５と、出力制御回路６ｂと、逆電流検出回路７ｂとを備えている。
スイッチングレギュレータ１ｂは、スイッチングトランジスタＭ１と、同期整流用トランジスタＭ２と、基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、インダクタＬ１と、平滑用のコンデンサＣ１と、位相補償用の抵抗Ｒ３及びコンデンサＣ２，Ｃ３と、誤差増幅回路３と、発振回路４と、ＰＷＭコンパレータ５と、出力制御回路６ｂと、逆電流検出回路７ｂとを備えている。
出力制御回路６ｂは、バッファ４１，４２と、インバータ４３〜４５と、ＮＡＮＤ回路４６とで構成されている。また、逆電流検出回路７ｂは、コンパレータ１１ｂと、ラッチ回路１２ｂと、バッファ５１と、インバータ５２と、ＮＭＯＳトランジスタからなる第３スイッチングトランジスタＭ３とで構成され、ラッチ回路１２ｂは、ＮＯＲ回路２１，２２と、インバータ５３とで構成されている。コンパレータ１１ｂは、第１及び第２の各非反転入力端１＋，２＋と１つの反転入力端−を備えている。
なお、基準電圧発生回路２、抵抗Ｒ１〜Ｒ３、誤差増幅回路３、発振回路４、ＰＷＭコンパレータ５、出力制御回路６ｂ及びコンデンサＣ２，Ｃ３は制御回路部をなし、出力制御回路６ｂ及び逆電流検出回路７ｂは逆電流検出回路部をなし、第３スイッチングトランジスタＭ３は第３のスイッチング素子をなす。また、スイッチングレギュレータ１ｂにおいて、インダクタＬ１及びコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２及び第３スイッチングトランジスタＭ３の少なくとも１つ若しくはすべて、インダクタＬ１並びにコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよい。
基準電圧発生回路２は、所定の基準電圧Ｖｒｅｆを生成して出力し、出力電圧検出用の抵抗Ｒ１，Ｒ２は、出力電圧Ｖｏｕｔを分圧して分圧電圧ＶＦＢを生成し出力する。また、誤差増幅回路３は、入力された分圧電圧ＶＦＢと基準電圧Ｖｒｅｆとの電圧差を増幅して出力信号ＥＡｏを生成し出力する。
また、発振回路４は、所定の三角波信号ＴＷを生成して出力し、ＰＷＭコンパレータ５は、誤差増幅回路３の出力信号ＥＡｏと該三角波信号ＴＷからＰＷＭ制御を行うためのパルス信号Ｓｐｗを生成して出力する。パルス信号Ｓｐｗは、バッファ４１を介してスイッチングトランジスタＭ１のゲートに入力されると共に、バッファ４２を介して同期整流用トランジスタＭ２のゲートに入力される。逆電流検出回路７ｂは、同期整流用トランジスタＭ２に逆電流が発生する兆候の検出を行い、該逆電流発生の兆候を検出すると第３スイッチングトランジスタＭ３をオフさせて同期整流用トランジスタＭ２と接地電圧ＧＮＤとの接続を遮断して逆電流の発生を防止する。
また、発振回路４は、所定の三角波信号ＴＷを生成して出力し、ＰＷＭコンパレータ５は、誤差増幅回路３の出力信号ＥＡｏと該三角波信号ＴＷからＰＷＭ制御を行うためのパルス信号Ｓｐｗを生成して出力する。パルス信号Ｓｐｗは、バッファ４１を介してスイッチングトランジスタＭ１のゲートに入力されると共に、バッファ４２を介して同期整流用トランジスタＭ２のゲートに入力される。逆電流検出回路７ｂは、同期整流用トランジスタＭ２に逆電流が発生する兆候の検出を行い、該逆電流発生の兆候を検出すると第３スイッチングトランジスタＭ３をオフさせて同期整流用トランジスタＭ２と接地電圧ＧＮＤとの接続を遮断して逆電流の発生を防止する。
入力端子ＩＮと接地電圧ＧＮＤとの間にはスイッチングトランジスタＭ１、同期整流用トランジスタＭ２及び第３スイッチングトランジスタＭ３が直列に接続され、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２との接続部をＬｘとする。接続部Ｌｘと出力端子ＯＵＴとの間にはインダクタＬ１が接続され、出力端子ＯＵＴと接地電圧ＧＮＤとの間には、抵抗Ｒ１及びＲ２が直列に接続されると共にコンデンサＣ１が接続され、抵抗Ｒ１とＲ２との接続部から分圧電圧ＶＦＢが出力される。また、抵抗Ｒ１には、位相補償用のコンデンサＣ２が並列に接続されている。誤差増幅回路３において、反転入力端−には分圧電圧ＶＦＢが、非反転入力端＋には基準電圧Ｖｒｅｆがそれぞれ入力され、出力端は、ＰＷＭコンパレータ５の反転入力端−に接続されている。
また、誤差増幅回路３の出力端と接地電圧ＧＮＤとの間には、抵抗Ｒ３及びコンデンサＣ３の直列回路が接続されており、該直列回路は位相補償回路をなす。ＰＷＭコンパレータ５の非反転入力端＋には三角波信号ＴＷが入力され、ＰＷＭコンパレータ５から出力されたパルス信号Ｓｐｗは、バッファ４１を介して制御信号ＰＨＳＩＤＥとしてスイッチングトランジスタＭ１のゲートに、バッファ４２を介して制御信号ＮＬＳＩＤＥとして同期整流用トランジスタＭ２のゲートにそれぞれ入力されている。バッファ４２の出力端とＮＡＮＤ回路４６の一方の入力端との間にはインバータ４３及び４４が直列に接続され、インバータ４３の出力信号は、制御信号ＨＰ１としてコンパレータ１１ｂの第１の制御信号入力端に入力され、インバータ４４の出力信号は、制御信号ＮＬＳＩＤＥ１としてコンパレータ１１ｂの第１の非反転入力端１＋に入力されている。ＮＡＮＤ回路４６の出力信号はインバータ４５で信号レベルが反転され制御信号ＬＰ１としてコンパレータ１１ｂの第２の制御信号入力端に入力されている。コンパレータ１１ｂにおいて、第２の非反転入力端２＋には接続部Ｌｘの電圧ＶＬｘが入力され、反転入力端−には接地電圧ＧＮＤが入力されている。
ラッチ回路１２ｂにおいて、ＮＯＲ回路２１の一方の入力端には制御信号ＨＰ１が入力され、ＮＯＲ回路２１の他方の入力端はＮＯＲ回路２２の出力端に接続されている。ＮＯＲ回路２２の出力端は、インバータ５３の入力端に接続され、インバータ５３の出力端は、ラッチ回路１２ｂの出力端をなしており、インバータ５３の出力信号ＬＡＴは、バッファ５１及びインバータ５２を介して第３スイッチングトランジスタＭ３のゲートに制御信号ＮＬＳＩＤＥ２として入力されている。ＮＯＲ回路２１の出力端は、ＮＯＲ回路２２の一方の入力端に接続され、ＮＯＲ回路２２の他方の入力端にはコンパレータ１１ｂの出力信号ＳＡが入力されている。
また、バッファ５１の出力端とインバータ５２の入力端との接続部は、ＮＡＮＤ回路４６の他方の入力端に接続されている。
また、バッファ５１の出力端とインバータ５２の入力端との接続部は、ＮＡＮＤ回路４６の他方の入力端に接続されている。
図１１は、コンパレータ１１ｂの回路例を示した図であり、図１１では、図３と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図３との相違点のみ説明する。
図１１における図３との相違点は、ＰＭＯＳトランジスタＭ１３及びＭ２０の各ゲートに制御信号ＬＰ１が入力され、ＮＭＯＳトランジスタＭ２２のゲートに制御信号ＨＰ１が入力されるようにしたことにある。これに伴って、図３の増幅回路２６を増幅回路２６ｂにした。
図１１における図３との相違点は、ＰＭＯＳトランジスタＭ１３及びＭ２０の各ゲートに制御信号ＬＰ１が入力され、ＮＭＯＳトランジスタＭ２２のゲートに制御信号ＨＰ１が入力されるようにしたことにある。これに伴って、図３の増幅回路２６を増幅回路２６ｂにした。
図１２は、図１０及び図１１で示したスイッチレギュレータ１ｂの動作例を示したタイミングチャートであり、図１２を用いてスイッチングレギュレータ１ｂの動作について説明する。
最初に、重負荷になってインダクタＬ１に電流が流れ続ける連続モードの動作について説明する。
制御信号ＰＨＳＩＤＥ及びＮＬＳＩＤＥは同相の信号であり、制御信号ＨＰ１は制御信号ＮＬＳＩＤＥの信号レベルを反転させた信号である。制御信号ＰＨＳＩＤＥがハイレベルからローレベルになると、スイッチングトランジスタＭ１がオンすると共に同期整流用トランジスタＭ２がオフし、接続部Ｌｘはハイレベルになる。
最初に、重負荷になってインダクタＬ１に電流が流れ続ける連続モードの動作について説明する。
制御信号ＰＨＳＩＤＥ及びＮＬＳＩＤＥは同相の信号であり、制御信号ＨＰ１は制御信号ＮＬＳＩＤＥの信号レベルを反転させた信号である。制御信号ＰＨＳＩＤＥがハイレベルからローレベルになると、スイッチングトランジスタＭ１がオンすると共に同期整流用トランジスタＭ２がオフし、接続部Ｌｘはハイレベルになる。
このとき、制御信号ＨＰ１はハイレベルになり、制御信号ＬＰ１はローレベルになることから、コンパレータ１１ｂは、バイアス電流が増加して高速応答モードになる。また、制御信号ＮＬＳＩＤＥと同相の信号ＮＬＳＩＤＥ１（制御信号ＮＬＳＩＤＥでもよい）がコンパレータ１１ｂの第１の非反転入力端１＋に入力されており、ゲートに信号ＮＬＳＩＤＥ１が入力されているＰＭＯＳトランジスタＭ１５のドライバビリティが、ゲートに接地電圧ＧＮＤが入力されているＰＭＯＳトランジスタＭ１４のドライバビリティよりも大きくなるようにしている。このため、制御信号ＮＬＳＩＤＥ１がローレベルのとき、コンパレータ１１ｂの出力信号ＳＡはハイレベルになり、コンパレータ１１ｂは逆電流未検出状態になる。このとき、制御信号ＨＰ１はハイレベルであるため、コンパレータ１１ｂの出力信号ＳＡは電圧比較結果に関係なくローレベルになり、同時にラッチ回路１２ｂがリセットされるためラッチ回路１２ｂの出力信号ＬＡＴはローレベルになる。このため、制御信号ＮＬＳＩＤＥ２はハイレベルになり第３スイッチングトランジスタＭ３はオンする。
この後、制御信号ＰＨＳＩＤＥ及びＮＬＳＩＤＥがそれぞれハイレベルになると、同期整流用トランジスタＭ２がオンし、コイル電流が接地電圧ＧＮＤから第３スイッチングトランジスタＭ３及び同期整流用トランジスタＭ２を介して出力端子ＯＵＴの方向に流れる。このとき、制御信号ＮＬＳＩＤＥ１がゲートに入力されているＰＭＯＳトランジスタＭ１５がオフしており、コンパレータ１１ｂは電圧ＶＬｘと接地電圧ＧＮＤの電圧比較を行う。連続モードの場合は、インダクタＬ１にはコイル電流が常に流れており、制御信号ＮＬＳＩＤＥがハイレベルで同期整流用トランジスタＭ２がオンしているときは、電圧ＶＬｘは接地電圧ＧＮＤ以下であることからコンパレータ１１ｂの出力信号ＳＡはローレベルのままである。このため、制御信号ＮＬＳＩＤＥ２は常にハイレベルであるため、制御信号ＬＰ１もローレベルであり、第３スイッチングトランジスタＭ３はオンしている。このように、連続モードの場合、コンパレータ１１ｂは常に高速応答状態にあり、連続モード時は負荷電流が大きいため、ＩＣの消費電流が少し増えても効率にはほとんど影響しない。
次に、軽負荷になってインダクタに電流が流れなくなる場合が生じる不連続モードの動作について説明する。
この場合、制御信号ＰＨＳＩＤＥ及びＮＬＳＩＤＥが共にローレベルのときの動作は連続モードの場合と同じである。制御信号ＰＨＳＩＤＥ及びＮＬＳＩＤＥが共にハイレベルになると、連続モードで説明したように、同期整流用トランジスタＭ２がオンし、コイル電流が接地電圧ＧＮＤから第３スイッチングトランジスタＭ３及び同期整流用トランジスタＭ２を介して出力端子ＯＵＴの方向に流れる。このとき、制御信号ＮＬＳＩＤＥ１がゲートに入力されているＰＭＯＳトランジスタＭ１５がオフしており、コンパレータ１１ｂは電圧ＶＬｘと接地電圧ＧＮＤの電圧比較を行う。
この場合、制御信号ＰＨＳＩＤＥ及びＮＬＳＩＤＥが共にローレベルのときの動作は連続モードの場合と同じである。制御信号ＰＨＳＩＤＥ及びＮＬＳＩＤＥが共にハイレベルになると、連続モードで説明したように、同期整流用トランジスタＭ２がオンし、コイル電流が接地電圧ＧＮＤから第３スイッチングトランジスタＭ３及び同期整流用トランジスタＭ２を介して出力端子ＯＵＴの方向に流れる。このとき、制御信号ＮＬＳＩＤＥ１がゲートに入力されているＰＭＯＳトランジスタＭ１５がオフしており、コンパレータ１１ｂは電圧ＶＬｘと接地電圧ＧＮＤの電圧比較を行う。
この後、電圧ＶＬｘが接地電圧ＧＮＤ以上になると、コンパレータ１１ｂはハイレベルの出力信号ＳＡを出力し、該信号がラッチ回路１２ｂのセット信号になり、出力信号ＬＡＴがハイレベルでラッチされる。このとき、制御信号ＮＬＳＩＤＥ２はローレベルになるため、第３スイッチングトランジスタＭ３がオフして出力端子ＯＵＴから接地電圧ＧＮＤへの逆電流を防止する。また、このとき、出力信号ＬＡＴがハイレベルであるため、制御信号ＬＰ１はハイレベルになり、コンパレータ１１ｂは、低消費電流モードになり、制御信号ＰＨＳＩＤＥがローレベルになるまでこの状態を維持する。この後、制御信号ＰＨＳＩＤＥがローレベルになると前記説明した動作を行う。
このように、本第３の実施の形態における同期整流型スイッチングレギュレータは、不連続モードのときに電圧ＶＬｘが接地電圧ＧＮＤ以上になると、第３スイッチングトランジスタＭ３をオフさせると共にコンパレータ１１ｂのバイアス電流を減少させてコンパレータ１１ｂを低消費電流モードになるようにし、これ以外のときはコンパレータ１１ｂのバイアス電流を増加させてコンパレータ１１ｂが高速応答状態になるようにした。このことから、電圧ＶＬｘが正電圧まで上昇したことを高速に検出することができるため、電圧ＶＬｘが正電圧になってから同期整流用トランジスタＭ２がオフするまでの時間を極めて短縮することができ、該期間に発生する逆電流を小さく抑制して軽負荷時の効率を向上させることができる。
更に、第３スイッチングトランジスタＭ３がオフすると、コンパレータ１１ｂの消費電流が極めて小さくなるようにしたことから、消費電流の削減を図ることができる。
更に、第３スイッチングトランジスタＭ３がオフすると、コンパレータ１１ｂの消費電流が極めて小さくなるようにしたことから、消費電流の削減を図ることができる。
１，１ａ，１ｂ スイッチングレギュレータ
２ 基準電圧発生回路
３ 誤差増幅回路
４ 発振回路
５ ＰＷＭコンパレータ
６，６ｂ 出力制御回路
７，７ａ，７ｂ 逆電流検出回路
１０ 負荷
１１，１１ａ，１１ｂ コンパレータ
１２，１２ｂ ラッチ回路
２５，２５ａ 差動増幅回路
２６，２６ａ，２６ｂ 増幅回路
３１ 遅延回路
４１，４２，５１ バッファ
４３〜４５，５２，５３ インバータ
４６ ＮＡＮＤ回路
Ｍ１ スイッチングトランジスタ
Ｍ２ 同期整流用トランジスタ
Ｍ３ 第３スイッチングトランジスタ
Ｍ１１ ＮＭＯＳトランジスタ
Ｌ１ インダクタ
Ｃ１ コンデンサ
Ｒ１，Ｒ２，Ｒ１１ 抵抗
２ 基準電圧発生回路
３ 誤差増幅回路
４ 発振回路
５ ＰＷＭコンパレータ
６，６ｂ 出力制御回路
７，７ａ，７ｂ 逆電流検出回路
１０ 負荷
１１，１１ａ，１１ｂ コンパレータ
１２，１２ｂ ラッチ回路
２５，２５ａ 差動増幅回路
２６，２６ａ，２６ｂ 増幅回路
３１ 遅延回路
４１，４２，５１ バッファ
４３〜４５，５２，５３ インバータ
４６ ＮＡＮＤ回路
Ｍ１ スイッチングトランジスタ
Ｍ２ 同期整流用トランジスタ
Ｍ３ 第３スイッチングトランジスタ
Ｍ１１ ＮＭＯＳトランジスタ
Ｌ１ インダクタ
Ｃ１ コンデンサ
Ｒ１，Ｒ２，Ｒ１１ 抵抗
Claims (2)
- 入力端子に入力された入力電圧を、所定の定電圧に変換して出力端子に接続された負荷に出力する同期整流型スイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行う第１のスイッチング素子と、
該第１のスイッチング素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
入力された制御信号に応じてスイッチングを行い該インダクタの放電を行う同期整流用の第２のスイッチング素子と、
前記出力端子から出力される出力電圧が前記所定の定電圧になるように前記第１のスイッチング素子に対するスイッチング制御を行うと共に、前記第２のスイッチング素子に対して前記第１のスイッチング素子と相反するスイッチング動作を行わせる制御回路部と、
前記第２のスイッチング素子の両端の電圧を検出し、オンして導通状態になるように制御信号が入力された前記第２のスイッチング素子に流れる電流の検出を行い、前記出力端子から第２のスイッチング素子の方向に流れる逆電流の発生、又は前記第２のスイッチング素子の両端の電圧が等しくなって前記第２のスイッチング素子に流れる電流がゼロになる該逆電流の発生兆候を検出すると、前記制御回路部に対して、前記第２のスイッチング素子を強制的にオフさせて遮断状態にさせる逆電流検出回路部と、
を備え、
前記逆電流検出回路部は、前記制御回路部が第２のスイッチング素子をオフさせて遮断状態にさせている間は、前記逆電流が発生する兆候又は該逆電流の発生の検出動作を停止して消費電流を低減させることを特徴とする同期整流型スイッチングレギュレータ。 - 入力端子に入力された入力電圧を、所定の定電圧に変換して出力端子に接続された負荷に出力する同期整流型スイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行う第１のスイッチング素子と、
該第１のスイッチング素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
入力された制御信号に応じてスイッチングを行い該インダクタの放電を行う同期整流用の第２のスイッチング素子と、
前記出力端子から出力される出力電圧が前記所定の定電圧になるように前記第１のスイッチング素子に対するスイッチング制御を行うと共に、前記第２のスイッチング素子に対して前記第１のスイッチング素子と相反するスイッチング動作を行わせる制御回路部と、
前記第２のスイッチング素子の両端の電圧を検出し、オンして導通状態になるように制御信号が入力された前記第２のスイッチング素子に流れる電流の検出を行い、前記出力端子から第２のスイッチング素子の方向に流れる逆電流の発生、又は前記第２のスイッチング素子の両端の電圧が等しくなって前記第２のスイッチング素子に流れる電流がゼロになる該逆電流の発生兆候を検出すると、前記第２のスイッチング素子の接続を遮断して該第２のスイッチング素子に流れる電流を遮断する逆電流検出回路部と、
を備え、
前記逆電流検出回路部は、前記第２のスイッチング素子の接続を遮断している間は、前記逆電流が発生する兆候又は該逆電流の発生の検出動作を停止して消費電流を低減させることを特徴とする同期整流型スイッチングレギュレータ。
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