WO2005088817A1

WO2005088817A1 - スイッチングレギュレータ

Info

Publication number: WO2005088817A1
Application number: PCT/JP2005/000394
Authority: WO
Inventors: Masaru Sakai; Kiyotaka Umemoto
Original assignee: Rohm Co., Ltd
Priority date: 2004-03-16
Filing date: 2005-01-14
Publication date: 2005-09-22

Abstract

　制御信号生成回路１は、出力電圧ＶＯと基準電圧源１１から出力される基準電圧とを比較する比較器１０と、比較器１０の出力によってセットされるフリップフロップ１２と、入力電圧ＶＩＮ、基準電圧ＶＲＥＦ２、及びフリップフロップ１２の反転出力を入力し、入力電圧ＶＩＮと基準電圧ＶＲＥＦ２との比に応じてオン期間を設定し、フリップフロップ１２の出力パルスが立ち上がってから前記オン期間が経過するとフリップフロップ１２をリセットするパルス制御回路１３と、を備え、フリップフロップ１２の出力パルスを制御信号としてドライバ論理回路２に出力する。ドライバ論理回路２は、前記制御信号に基づいてＮＭＯＳ３及び４をオン／オフ制御する。これにより、高速動作が可能なスイッチングレギュレータを実現することができる。

Description

明細書

スイッチングレギユレータ

技術分野

[0001] 本発明は、スイッチングレギユレータに関する。

背景技術

[0002] 従来のスイッチングレギユレータは、エラーアンプが基準電圧とスイッチングレギユレータの出力電圧に基づく電圧との誤差を増幅し、 PWMコンパレータが前記エラーァンプの出力電圧と三角波とを比較して PWM信号を作成し、その PWM信号に基づいて DC— DCコンバータ内のスイッチング素子をオン Zオフ制御する構成が一般的であった (例えば、特許文献 1参照)。し力しながら、このような構成のスイッチングレギユレータでは、帰還部分に設けられているエラーアンプが増幅動作をするため、高速動作を行うことができな力つた。

[0003] 高速動作が可能なスイッチングレギユレータとして、カレントモード制御スイッチングレギユレータが挙げられる。カレントモード制御スイッチングレギユレータとは、基準電圧とスイッチングレギユレータの出力電圧に基づく電圧との差に応じてオフセットされる可変電圧と、スイッチングレギユレータの出力電流に応じた電圧とを比較し、その比較結果に応じたデューティのパルス信号を生成し、そのパルス信号に基づヽて DC— DCコンバータ内のスイッチング素子をオン Zオフ制御するスイッチングレギユレータである (例えば、特許文献 2参照)。

特許文献 1 :特開 2003— 219638号公報 (第 1図）

特許文献 2 :特開 2003-319643号公報 (第 1図）

発明の開示

発明が解決しょうとする課題

[0004] し力しながら、カレントモード制御スイッチングレギユレータでは、基準電圧とスイツチングレギユレータの出力電圧に基づく電圧との差に応じてオフセットされる可変電圧を生成するための帰還が力かるために、ある一定以上の高速動作が困難である。例えば、特許文献 2で開示されて、るカレントモード制御スイッチングレギユレータでは、トランスコンダクタンスアンプ (gmアンプ）が基準電圧とスイッチングレギユレータの出力電圧との差に応じて可変電圧のオフセットを行っており、前記 gmアンプがスィツチングレギユレータの出力電圧に応じた増幅動作を行うため、ある一定以上の高速動作を行うことが困難であった。

[0005] 本発明は、上記の問題点に鑑み、スイッチングレギユレータの高速動作を可能とするスイッチングレギユレータ用制御信号生成回路及び高速動作が可能なスイッチングレギユレータを提供することを目的とする。

課題を解決するための手段

[0006] 上記目的を達成するために本発明に係るスイッチングレギユレータ用制御信号生成回路は、スイッチングレギユレータの出力電圧に基づく電圧と基準電圧とを比較する比較器と、前記比較器の出力によってセットされるフリップフロップと、前記フリップフロップの出力パルスが立ち上がって力所定のオン期間が経過すると前記フリップフロップをリセットするパルス制御回路と、を備え、前記フリップフロップの出力パルスをスィッチ素子の制御信号として出力する。

[0007] このような構成のスイッチングレギユレータ用制御信号生成回路を搭載したスィッチングレギユレータでは、帰還部分がスイッチングレギユレータの出力電圧に基づく電圧と基

準電圧との比較動作を行うようにすることができるため、高速動作が可能となる。

[0008] また、上記構成のスイッチングレギユレータ用制御信号生成回路において、前記パルス制御回路力前記フリップフロップの出力パルスが立ち上がつてからの経過時間及び前記スイッチングレギユレータの入力電圧に応じた電圧 (参照電圧）と第 2の基準電圧とを比較するオン期間設定用比較器を有し、前記オン期間設定用比較器の出力によって前記フリップフロップをリセットすることによってオン期間を設定するようにしてもよい。

[0009] これにより、パルス制御回路において、参照電圧と第 2の基準電圧との比較動作が行われる。したがって、当該スイッチングレギユレータ用制御信号生成回路を搭載したスイッチングレギユレータでは、帰還部分がスイッチングレギユレータの出力電圧に基づく電圧と基準電圧との比較動作及び参照電圧と第 2の基準電圧との比較動作を主に行うので、高速動作が可能となる。

[0010] また、上記いずれかの構成のスイッチングレギユレータ用制御信号生成回路において、最大オン期間を設定し、前記フリップフロップの出力パルスが立ち上がつてから前記最大オン期間が経過すると前記フリップフロップをリセットする最大オン期間制御回路を更に備え、前記フリップフロップの出力パルスのオン期間を前記最大オン期間以下に制限するようにしてもょ、。

[0011] このような構成によると、フリップフロップの出力パルスのオン期間を最大オン期間以下に制限するので、スイッチングレギユレータ用制御信号生成回路から出力される制御信号の ONデューティカ、当該スイッチングレギユレータ用制御信号生成回路を搭載したスイッチングレギユレータの動作が不安定になるレベルに達することはない。これにより、スイッチングレギユレータ用制御信号生成回路力出力される制御信号の ONデューティが 100%付近での当該スイッチングレギユレータ用制御信号生成回路を搭載したスイッチングレギユレータの動作を安定ィ匕することができる。

[0012] また、最大オン期間制御回路を備えた上記構成のスイッチングレギユレータ用制御信号生成回路において、前記フリップフロップの出力パルスが立ち上がって力所定のオン期間が経過した時点において前記スイッチングレギユレータの出力電圧に基づく電圧が前記基準電圧より小さい場合に前記パルス制御回路の出力によって前記フリップフロップがリセットされるのを防止するリセット防止部を更に備えるようにしてもよい。

[0013] このような構成によると、スイッチングレギユレータの出力電圧がドロップしたときにパルス制御回路の出力によってフリップフロップがリセットされるのを防止するので、スィツチングレギユレータの出力電圧が所定値に復帰するまでに力かる時間を短くすることがでさる。

[0014] また、リセット防止部を備えた上記構成のスイッチングレギユレータ用制御信号生成回路において、前記フリップフロップの出力パルスが立ち上がって力前記最大オン期間が経過した時点力所定の期間が経過するまで前記比較器の出力によって前記フリップフロップがセットされるのを防止するセット防止部を更に備えるようにしてもよい。 [0015] このような構成によると、スイッチングレギユレータの出力電圧がドロップしている場合でも、フリップフロップの出力パルスが立ち上がって力も最大オン期間が経過した時点から所定の期間が経過するまで比較器の出力によってフリップフロップがセットされないので、スイッチングレギユレータ用制御信号生成回路から出力される制御信号の ONデューティカ、当該スイッチングレギユレータ用制御信号生成回路を搭載したスイッチングレギユレータの動作が不安定になるレベルに達することはな、。これにより、スイッチング

レギユレータ用制御信号生成回路から出力される制御信号の ONデューティが 100 %付近での当該スイッチングレギユレータ用制御信号生成回路を搭載したスィッチングレギユレータの動作を安定ィ匕することができる。

[0016] 上記目的を達成するために本発明に係るスイッチングレギユレータは、該 DC— DC コンバータと、前記 DC— DCコンバータの出力電圧に応じた制御信号を生成する制御信号生成回路と、前記制御信号に基づいて前記 DC— DCコンバータ内のスィッチング素子を駆動するドライバ回路と、を備え、前記制御信号生成回路を上記いずれかの構成のスイッチングレギユレータ用制御信号生成回路としている。このような構成によると、高速動作が可能になる。そして、高速動作により、例えば大電流化に対応することができる。

[0017] また、上記構成のスイッチングレギユレータにおいて、前記比較器と前記 DC— DC コンバータが具備する出力コンデンサとの間に抵抗を設けてもよぐ前記基準電圧を前記フリップフロップの出力パルスに応じて変動する電圧とし、前記基準電圧と前記スイッチングレギユレータの出力電圧とが略逆位相になるようにしてもよい。

[0018] 前者の構成によると、出力コンデンサに等価直列抵抗の小さいコンデンサ (例えばセラミックコンデンサ等）を用いた場合でもスイッチングレギユレータの出力電圧のリツプル電圧を大きくすることができる。これにより、出力コンデンサに等価直列抵抗の小さ、コンデンサ (例えばセラミックコンデンサ等）を用いた場合でも比較器における切り替わり遅れ時間の増加を抑えることができ、スイッチングレギユレータの動作を安定化することができる。また、後者の構成によると、出力コンデンサに等価直列抵抗の小さ、コンデンサ（例えばセラミックコンデンサ等）を用いた場合でも、スイッチングレギユレータの出力電圧の安定性を悪ィ匕させずにスイッチングレギユレータの動作を安定ィ匕することができる。

発明の効果

[0019] 本発明によると、スイッチングレギユレータの高速動作を可能とするスイッチングレギユレータ用制御信号生成回路及び高速動作が可能なスイッチングレギユレ一タを実現することができる。

図面の簡単な説明

[0020] [図 1]は、本発明の第一実施形態に係るスイッチングレギユレータの構成を示す図である。

[図 2]は、図 1のスイッチングレギユレータが具備する制御信号生成回路の一構成例を示す図である。

[図 3]は、図 1に示すスイッチングレギユレータ及び図 2に示す制御信号生成回路の各部電圧又は電流のタイムチャートである。

[図 4]は、本発明の第二実施形態に係るスイッチングレギユレータの構成を示す図である。

[図 5]は、図 4のスイッチングレギユレータが具備するパルス制御回路の一構成例を示す図である。

[図 6]は、図 1又は図 4のスイッチングレギユレータにおいて出力コンデンサに ESRの小さ、コンデンサを用いた場合の各部電圧又は電流のタイムチャートである。

[図 7]は、本発明の第三実施形態に係るスイッチングレギユレータの構成を示す図である。

[図 8]は、本発明の第四実施形態に係るスイッチングレギユレータの構成を示す図である。

[図 9]は、本発明の第五実施形態に係るスイッチングレギユレータの構成を示す図である。

[図 10A]は、図 7のスイッチングレギユレータの各部電圧波形を示す図である。

[図 10B]は、図 9のスイッチングレギユレータの各部電圧波形を示す図である。

符号の説明 [0021] 1、 l '、 100、 200 制御信号生成回路

2 ドライバ論理回路

3、 4 NMOS

5 ツエナーダイオード

6 コンデンサ

7 コイル

8 出力コンデンサ

9 抵抗

10 比較器

11 基準電圧源

11a, l ib, 22 抵抗

12 フリップフロップ

13 パルス制御回路

14 最大オン期間制御回路

15、 17 ORゲート

16、 19 ANDゲート

18、 21 NOTゲート

20 オフ期間制御回路

発明を実施するための最良の形態

[0022] 本発明の一実施形態について図面を参照して以下に説明する。先ず、本発明の第一実施形態について説明する。本発明の第一実施形態に係るスイッチングレギュレータの構成を図 1に示す。

[0023] 図 1に示すスイッチングレギユレータは、制御信号生成回路 1と、ドライバ論理回路 2 と、 Nチャネル型 MOSトランジスタ（以下、 NMOSあるいは NMOSトランジスタという ) 3及び 4と、ツエナーダイオード 5と、コンデンサ 6と、コイル 7と、出力コンデンサ 8とによって構成されている。なお、入力電圧 V は制御信号生成回路 1内の回路の駆動

IN

電圧 V より大きいものとする。本実施形態では、入力電圧 V を + 25Vとし、駆動電

DD IN

圧 V を + 5Vにする。 [0024] 制御信号生成回路 1は出力信号 Vを入力しパルス信号 (制御信号)を生成してドラ o

ィバ論理回路 2へ送出する。ドライバ論理回路 2は、制御信号生成回路 1から出力されるパルス信号に基づいて NMOS3及び 4をオン Zオフ制御する。

[0025] NMOS3がオフされて NMOS4が相補的にオンされると、駆動電圧 V が印加さ

DD

れている端子力ショットキーダイオード 5を介してコンデンサ 6に充電電流が流れ込み、コンデンサ 6の両端電圧は約 + 5Vになる。その後、 NMOS3がオンされて NMO S4が相補的にオフされると、コンデンサ 6と NMOS3との接続点の電圧は + 25Vとなり、コンデンサ 6とショットキーダイオード 5との接続点の電圧は約 + 30Vとなる。そして、コンデンサ 6とショットキーダイオード 5との接続点に発生する約 + 30V力ドライバ論理回路 2に供給される。

[0026] ドライバ論理回路 2は、コンデンサ 6とショットキーダイオード 5との接続点力も供給される + 30Vを用いて、制御信号生成回路 1から出力されるパルス信号を高電位側にレベルシフトし、そのレベルシフトした信号に基づく第 1のドライブ信号を NMOS3のゲートに供給するとともに、制御信号生成回路 1から出力されるパルス信号を反転し、その反転した信号に基づく第 2のドライブ信号を NMOS4のゲートに供給する。

[0027] また、 NMOS3と NMOS4との接続点の電圧は、コイル 7と出力コンデンサ 8により平滑されて出力電圧 Vとなる。

o

[0028] 続いて、本発明の特徴部分である制御信号生成回路 1について詳細に説明する。

制御信号生成回路 1は、比較器 10と、基準電圧源 11と、フリップフロップ 12と、ノルス制御回路 13とによって構成される。

[0029] 比較器 10は、出力電圧 Vと基準電圧源 11から出力される基準電圧 V とを比較

O REF

し、その比較出力をセット信号としてフリップフロップ 12のセット端子に供給する。また、パルス制御回路 13は、入力電圧 V 、基準電圧 V 、及びフリップフロップ 12の

IN REF2

反転出力を入力し、下記に示す（1)式を満たすように入力電圧 V と基準電圧 V

IN REF2 の比 (V /V )に応じて制御信号生成回路 1から出力されるパルス信号のオン期

REF2 IN

間 T を設定し、制御信号生成回路 1から出力されるパルス信号が立ち上がって力

ON

オン期間 T が経過するとフリップフロップ 12をリセットさせる周波数 fの信号をリセット

ON

信号としてフリップフロップ 12のリセット端子に供給する。そして、フリップフロップ 12 のパルス出力がドライバ論理回路 2に供給される。尚、基準電圧 V はバンドギヤッ

REF2

プ回路等により設定しても良い。

[数 1]

V R E F 2

V I N

[0030] 制御信号生成回路 1の一構成例を図 2に示す。なお、図 2において図 1と同一の部分には同一の符号を付し詳細な説明を省略する。図 2に示す制御信号生成回路 1が具備するパルス制御回路 13は、入力電圧 V を分圧する抵抗 R1及び R2と、 NPN

IN

形トランジスタ Q3と、トランジスタ Q3のェミッタ電流が流れる抵抗 R3と、入力電圧 V

IN

の分圧と抵抗 R3の両端電圧との差を増幅してトランジスタ Q3のベースに供給する高速アンプ AMP1と、コンデンサ C1と、 PNP形トランジスタ Q1及び Q2から成りトランジスタ Q3のェミッタ電流と同一値または所定倍の充電電流をコンデンサ C1に供給するカレントミラー回路と、フリップフロップ 12の反転出力に応じてコンデンサ C1の充放電を切り替える NMOSトランジスタ Q4と、基準電圧 V を分圧する抵抗 R4及び R5

REF2

と、基準電圧 V の分圧とコンデンサ C1の両端電圧とを比較して比較出力をフリツ

REF2

プフロップ 12のリセット端子に供給する比較器 COM1とによって構成されている。

[0031] 続いて、図 1に示すスイッチングレギユレータ及び図 2に示す制御信号生成回路の各部電圧又は電流のタイムチャートを図 3に示し、図 3を参照して図 1に示すスィッチングレギユレータ及び図 2に示す制御信号生成回路の動作を説明する。

[0032] フリップフロップ 12の出力端子からドライバ論理回路 2に供給されるパルス信号 V

Q

力 Lowレベルであるときは、 NMOS3がオフであり NMOS4が相補的にオンであるため、コイル 7を流れる電流 I及び出力電圧 V は徐々に減少する。また、このときフリツ

L O

プフロップ 12の反転出力は Highレベルであるので、 NMOSトランジスタ Q4はオンでありコンデンサ C1の両端電圧 V は零である。したがって、比較器 COM1からフリツ

C1

プフロップ 12のリセット端子に供給されるリセット信号 Vは Lowレベルである。

R

[0033] そして、出力電圧 V が基準電圧 V より小さくなると、比較器 10からフリップフロップ 12のセット端子に供給されるセット信号 V力Lowレベルから Highレベルに切り替 s

わる。これにより、パルス信号 V力 SLowレベルから Highレベルに切り替わり、 NMO

Q

S3がオンになり NMOS4が相補的にオフになるため、出力電圧 Vが基準電圧 V

O REF

より大きくなる。したがって、セット信号 Vはすぐに Lowレベルに戻る。また、このとき s

フリップフロップ 12の反転出力は Highレベルから Lowレベルに切り替わるので、 N MOSトランジスタ Q4はオフになりコンデンサ C1に充電電流が供給され始める。

[0034] その後、フリップフロップ 12の出力であるパルス信号 Vが Highレベルである間、コ

Q

ィル 7を流れる電流 I、出力電圧 V、及びコンデンサ C1の両端電圧 V は徐々に増

L O C1

加する。

[0035] そして、コンデンサ C1の両端電圧 V が閾値 V (抵抗 R4と抵抗 R5の接続点の電

CI TH

圧と同一値）に達すると、リセット信号 V力Lowレベルから Highレベルに切り替わる

R

。これにより、パルス信号 V が Highレベルから Lowレベルに切り替わる。パルス信号

Q

V 力 Lowレベルになると、フリップフロップ 12の反転出力が Highレベルになって N

Q

MOSトランジスタ Q4がオンになりコンデンサ C1の両端電圧 V が零になるので、リ

C1

セット信号 Vはすぐに Lowレベルに戻る。

R

[0036] 図 1に示すスイッチングレギユレータ及び図 2に示す制御信号生成回路は、以上のような動作を行うので、パルス信号 V のオン期間 T は、コンデンサ C1の充電時間と

Q ON

一致する。したがって、パルス信号 V のオン期間 T は、下記に示す（2)式で表すこ

Q ON

とができる。ただし、 Cはコンデンサ C1の静電容量を示し、 iはコンデンサ C1の充電電流値を示し、 R

1一 Rは抵抗 R1— R5それぞれの抵抗値を示している。なお、この 5

時の抵抗値の条件は、 R =R、 R =Rである。

1 4 2 5

[数 2] _T C 1 V T H

T O N = ：

I

^{R 2} V I N ¹

R 1 + R 2

V R E F 2

X C 1 R 3 ( 2 )

V I N

[0037] ここで、降圧形 DC— DCコンバータを有するスイッチングレギユレータでは、 DC—D Cコンバータ内のスイッチング素子のオン Zオフ制御に用いられるパルス信号のオン期間 T (DC— DCコンバータ内のコイルにエネルギーが蓄えられる期間）は、上述し

ON

た（1)式で表せるので、コンデンサ C1の静電容量 Cと抵抗 R3の抵抗値 Rの積が、

1 3

パルス信号 V の周波数 fとなる。これにより、たとえ入力電圧 V の値を変更しても、

Q IN

制御信号 Vの周波数 fを固定することができる。

Q

[0038] 図 1に示すスイッチングレギユレータでは、帰還部分が出力電圧 Vと基準電圧 V

REF

との比較動作及び充電電圧 V と基準電圧 V との比較動作を主に行うため、高速

CI REF2

動作が可能となる。

[0039] 次に、本発明の第二実施形態について説明する。本発明の第二実施形態に係るスイッチングレギユレータの構成を図 4に示す。なお、図 4において図 1と同一の部分には同一の符号を付し詳細な説明を省略する。

[0040] 図 4に示すスイッチングレギユレータは、図 1に示すスイッチングレギユレータの制御信号生成回路 1を制御信号生成回路 1 'に置換した構成である。そして、制御信号生成回路 1 'は、制御信号生成回路 1に最大オン期間制御回路 14及び ORゲート 15を追加した構成である。パルス制御回路 13の出力と最大オン期間制御回路 14の出力が ORゲート 15に入力され、 ORゲート 15の出力がリセット信号としてフリップフロップ 12のリセット端子に供給される。

[0041] 最大オン期間制御回路 14は、フリップフロップ 12の反転出力を入力し、制御信号生成回路 1 '力出力されるパルス信号の最大オン期間 T を設定し、制御信号生

MAX

成回路 1 'から出力されるノルス信号が立ち上がって力最大オン期間 T が経過

MAX

するとフリップフロップ 12をリセットさせる信号を出力する。

[0042] ORゲート 15により、パルス制御回路 13の出力と最大オン期間制御回路 14の出力との論理和がリセット信号としてフリップフロップ 12のリセット端子に供給されるので、制御信号生成回路 1から出力されるパルス信号のオン期間 T を最大オン期間 T

ON MAX

以下に制限することができる。

[0043] 制御信号生成回路 1 'の一構成例を図 5に示す。なお、図 5において図 2と同一の部分には同一の符号を付し詳細な説明を省略する。図 5に示す制御信号生成回路 1 'が具備する最大オン期間制御回路 14は、第 1基準電圧 V を出力する第 1基準

REF1

電圧源 REF1と、 NPN形トランジスタ Q7と、トランジスタ Q7のェミッタ電流が流れる抵抗 R6と、第 1基準電圧 V と抵抗 R6の両端電圧との差を増幅してトランジスタ Q7

REF1

のベースに供給するアンプ AMP2と、コンデンサ C2と、 PNP形トランジスタ Q5及び Q6から成りトランジスタ Q7のェミッタ電流と同一値または所定倍の充電電流をコンデンサ C2に供給するカレントミラー回路と、フリップフロップ 12の反転出力に応じてコンデンサ C2の充放電を切り替える NMOSトランジスタ Q8と、第 2基準電圧 V を出

REF3 力する第 2基準電圧源 REF3と、第 2基準電圧 V とコンデンサ C2の両端電圧とを

REF3

比較して比較出力を ORゲート 15の一方の入力端子に供給する比較器 COM2とによって構成されている。

[0044] 最大オン期間制御回路 14が上記構成であるので、最大オン期間制御回路 14が設定する最大オン期間 T は、下記に示す（3)式で表すことができる。ただし、 Cはコ

MAX 2 ンデンサ C2の静電容量を示し、 Rは抵抗 R6の抵抗値を示している。

6

[数 3]

T M A X = 「， ^{R E F} " X C 2 X R 6 ■■■ ( 3 )

V R E F 1 [0045] 図 1に示す本発明の第一実施形態に係るスイッチングレギユレータでは、入力電圧 V 力、さくなり、制御信号生成回路 1から出力されるパルス信号の ONデューティが

IN

100%に近づくと、ブートストラップ用コンデンサ 6の充電時間が十分に確保できないために動作が不安定になる恐れがあるが、上述した図 4に示す本発明の第二実施形態に係るスイッチングレギユレータでは、制御信号生成回路 1 'から出力されるパルス信号のオン期間 T を最大オン期間 T 以下に制限することで、ブートストラップ用

ON MAX

コンデンサ 6の充電時間を確保することができるので、制御信号生成回路 1 'から出力されるパルス信号の ONデューティが 100%付近での動作を安定ィ匕することができる。

[0046] 次に、本発明の第三実施形態について説明する。上述した図 1に示すスイッチングレギユレータ或いは図 4に示すスイッチングレギユレータでは、出力電圧 Vのリップル o 電圧 Δ V力コイル 7を流れる電流 Iの変動幅 Δ Iと出力コンデンサ 8の等価直列抵抗 (

L

以下、 ESRという）との積になるので、出力コンデンサ 8に ESRの小さいコンデンサ（例えばセラミックコンデンサ等）を用いた場合、図 6に示すように出力電圧 V のリップ o ル電圧 Δνが小さくなり過ぎることがある。出力電圧 V のリップル電圧 Δνが小さくな

Ο

ると、出力電圧 V の傾きが小さくなり、比較器 10における切り替わり遅れ時間（出力 ο

電圧 V が減少して基準電圧 V と一致してカゝら比較器 10の出力が Highレベルに

O REF

切り替わる迄の時間）が大きくなるので、出力電圧 Vのリップル電圧 Δνが小さくなり

Ο

過ぎると動作が不安定になる。

[0047] このような問題点を解消することができる本発明の第三実施形態に係るスィッチングレギユレータの構成を図 7に示す。なお、図 7において図 4と同一の部分には同一の符号を付し詳細な説明を省略する。

[0048] 図 7に示すスイッチングレギユレータは、図 4に示すスイッチングレギユレータに抵抗

9を新たに設けた構成である。抵抗 9の一端はコイル 7と比較器 10の反転入力端子との接続点に接続され、抵抗 9の他端は出力電圧 Vを送出する端子と出力コンデンサ ο

8との接続点に接続される。このような構成〖こよると、出力電圧 Vのリップル電圧 Δν ο

は、出力コンデンサ 8の ESRと抵抗 9の抵抗値との加算値にコイル 7を流れる電流 I

しの変動幅 Δ Ιを乗算した値になるので、出力コンデンサ 8に ESRの小さいコンデンサ（例えばセラミックコンデンサ等）を用いた場合でも出力電圧 V のリップル電圧 Δ Vを

O

大きくして、動作を安定ィ匕することができる。

[0049] 比較器 10の反転入力端子に入力される電圧は、出力電圧 Vに抵抗 9の両端電圧 o

をカ卩えたものになるが出力電圧 Vと略同一である。このため、本出願ではこのような o

場合も比較器 10の反転入力端子に出力電圧 Vが入力されているものとみなす。

o

[0050] また、抵抗 9にはスイッチングレギユレータの出力電流が流れるので、抵抗 9を出力電流検出用抵抗として用いることができる。

[0051] なお、抵抗 9の代わりに、一端力 Sコイル 7、比較器 10の反転入力端子、及び出力電圧 Vを送出する端子との接続点に接続され、他端が出力コンデンサ 8に接続される o

抵抗を設けても構わない。当該抵抗は抵抗 9と異なり出力電流検出用抵抗として用いることができない。

[0052] 次に、本発明の第四実施形態について説明する。上述した本発明の第一実施形態に係るスイッチングレギユレータは、制御信号生成回路 1から出力されるパルス信号のオン期間 T が上述した（1)式を満たすように動作するので、出力電圧 V力 Sドロ

ON O

ップしたときに出力電圧 Vが所定値に復帰するまでに時間が力かるという問題があ

O

つた。また、出力電圧 V のドロップ幅が大きいほど出力電圧 Vが所定値に復帰する

O O

までにかかる時間が増大する。

[0053] このような問題点を解消することができる本発明の第四実施形態に係るスィッチングレギユレータの構成を図 8に示す。なお、図 8において図 4と同一の部分には同一の符号を付し詳細な説明を省略する。

[0054] 図 8に示すスイッチングレギユレータは、図 4に示すスイッチングレギユレータの制御信号生成回路 1 'を制御信号生成回路 100に置換した構成である。そして、制御信号生成回路 100は、制御信号生成回路 1 'に ANDゲート 16及び 19と、 ORゲート 17 と、 NOTゲート 18及び 21と、オフ期間制御回路 20を追加した構成である。なお、フリップフロップ 12にはリセット優先のフリップフロップを用いる。

[0055] 比較器 10の出力端子力 ANDゲート 16の第 1入力端子と、 NOTゲート 18を介して ANDゲート 19の第 1入力端子とに接続される。 ANDゲート 16の出力端子がフリツプフロップ 12のセット端子及び ORゲート 17の第 1入力端子に接続される。フリップフロップ 12の出力端子が ORゲート 17の第 2入力端子に接続され、 ORゲート 17の出力端子がドライバ論理回路 2に接続される。

[0056] また、フリップフロップ 12の反転出力端子がパルス制御回路 13の入力側及び最大オン期間制御回路 14の入力側に接続される。パルス制御回路 13の出力側が AND ゲート 19の第 2入力端子に接続され、 ANDゲート 19の出力端子が ORゲート 15の第 1入力端子に接続される。最大オン期間制御回路 14の出力側が ORゲート 15の第 2入力端子に接続される。 ORゲート 15の出力端子 15がフリップフロップ 15のリセット端子及びオフ期間制御回路 20の入力側に接続される。そして、オフ期間制御回路 20の出力側が、 NOTゲート 21を介して ANDゲート 16の第 2入力端子に接続される。

[0057] 通常動作時（出力電圧 V力 Sドロップしていないとき）において、制御信号生成回路 o

100は、図 4に示すスイッチングレギユレータの制御信号生成回路 1 'と同様のパルス信号を出力する。

[0058] 続いて、出力電圧 V力ドロップしたときの制御信号生成回路 100の動作について o

説明する。出力電圧 V力ドロップしているので、比較器 10の出力は Highレベルにな o

り、 ANDゲート 19の出力は Lowレベルになる。また、初期においては最大オン期間が経過していないので、最大オン期間制御回路 14の出力は Lowレベルになる。これにより、 ORゲート 15の出力が Lowレベルになり、 NOTゲートの出力が Highレベルになるので、 ANDゲートの出力が Highレベルになり、フリップフロップ 12がセットされ、制御信号生成回路 100から出力されるパルス信号が立ち上がる。

[0059] その後、制御信号生成回路 100から出力されるノルス信号が立ち上がってカもォン期間 T が経過してパルス制御回路 13の出力が Highレベルになっても ANDゲ

ON

ート 19の出力は Lowレベルのままであるので、フリップフロップ 12はリセットされない

。これにより、出力電圧 Vが所定値に復帰するまでに力かる時間を短くすることがで o

きる。

[0060] そして、制御信号生成回路 100から出力されるパルス信号が立ち上がってカも最大オン期間 T が経過すると、最大オン期間制御回路 14の出力は Highレベルに

MAX

なりその後すぐに Lowレベルに戻る。これにより、 ORゲート 15の出力が一時的に Hi ghレベルになるので、フリップフロップ 12がリセットされ、制御信号生成回路 100から出力されるパルス信号が立ち下がる。

[0061] オフ期間制御回路 20は、 ORゲート 15の出力が Highレベルになつてから最小オフ期間 T が経過するまでの間出力を Highレベルにする。これにより、制御信号生成

MIN

回路 100から出力されるパルス信号が立ち上がって力も最大オン期間 T が経過し

MAX

た時点力最小オフ期間 T が経過するまでは、 ANDゲート 16の出力力Lowレべ

MIN

ルになり、フリップフロップ 12がセットされない。したがって、ブートストラップ用コンデンサ 6の充電期間を確保することができる。

[0062] 次に、本発明の第五実施形態について説明する。上述した本発明の第三実施形態に係るスイッチングレギユレータは、出力コンデンサ 8に ESRの小さいコンデンサ（例えばセラミックコンデンサ等）を用いた場合でも動作を安定ィ匕することができるが、出力電圧 Vのリップル電圧が大きくなるので、出力電圧 Vの安定性が悪ィ匕するとい o o

う問題があった。

[0063] このような問題点を解消することができる本発明の第五実施形態に係るスィッチングレギユレータの構成を図 9に示す。なお、図 9において図 7と同一の部分には同一の符号を付し詳細な説明を省略する。

[0064] 図 9に示すスイッチングレギユレータは、図 7に示すスイッチングレギユレータの制御信号生成回路 1 'を制御信号生成回路 200に置換するとともに、抵抗 9を取り除き、抵抗 22を追加した構成である。そして、制御信号生成回路 200は、制御信号生成回路 1，の基準電圧源 11を抵抗 1 la及び 1 lbに置換した構成である。抵抗 1 la及び 1 lb 力も成る直列接続体の一端に定電圧 Vcが印加され、抵抗 1 la及び 1 lbから成る直列接続体の他端がグランドに接続される。抵抗 11aと抵抗 l ibの接続点に比較器 10 の非反転入力端子が接続され、抵抗 1 laと抵抗 1 lbの接続点電圧が基準電圧 V

REF

となる。また、抵抗 11aと抵抗 l ibの接続点には抵抗 22の一端も接続される。抵抗 2 2の他端は NMOSトランジスタ 4のゲートに接続される。

[0065] 図 7に示す本発明の第三実施形態に係るスイッチングレギユレータの場合、出力電圧 V、基準電圧 V 、及びドライバ論理回路 2から NMOSトランジスタ 4のゲートに

O REF

出力されるパルス信号 LGの波形は図 10Aに示すようになるので、出力電圧 Vのリツプル電圧が大きくなければ、比較器 10における比較動作が困難になり、動作が不安定になる。

[0066] 一方、図 9に示す本発明の第五実施形態に係るスイッチングレギユレータの場合、出力電圧 V 、基準電圧 V 、及びドライバ論理回路 2から NMOSトランジスタ 4のゲ

O REF

ートに出力されるパルス信号 LGの波形は図 10Bに示すようになるので、出力電圧 V のリップル電圧が大きくなくても、比較器 10における比較動作が容易であり、動作が o

安定化する。したがって、図 9に示す本発明の第五実施形態に係るスイッチングレギユレータは、出力コンデンサ 8に ESRの小さいコンデンサ（例えばセラミックコンデンサ等)を用いた場合でも、出力電圧 V の安定性を悪化させずに動作を安定化するこ o

とがでさる。

[0067] なお、図 9に示すスイッチングレギユレータでは、抵抗 22の他端を NMOSトランジスタ 4のゲートに接続した力本発明はこれに限定されることはなぐ例えば抵抗 22の他端をフリップフロップ 12の反転出力端子に接続しても同様の効果を得ることができる。また、コンデンサ 23はノイズ除去を行うために設けている。

[0068] 上述した第一実施形態一第五実施形態では、ブートストラップ方式の DCZDCコンバータを有するスイッチングレギユレータについて説明した力当然の事ながら本発明は他の構成の DCZDCコンバータを有するスイッチングレギユレータにも適用することができる。また、本発明では全ての実施例においてツエナーダイオード 5及びコンデンサ 6を用いている力昇圧電圧を得る方法としては、これに限定されるものではな、。また、オン期間 T に影響がな、のであれば、比較器 10にヒステリシス特性

ON

を持たせるようにしても良、。

産業上の利用可能性

[0069] 本発明のスイッチングレギユレータは、電気機器全般に利用することができる。

Claims

請求の範囲

[1] スイッチングレギユレータの出力電圧に基づく電圧と基準電圧とを比較する比較器と、

前記比較器の出力によってセットされるフリップフロップと、

前記フリップフロップの出力パルスが立ち上がって力所定のオン期間が経過すると前記フリップフロップをリセットするパルス制御回路と、

を備え、

前記フリップフロップの出力パルスをスィッチ素子の制御信号として出力することを特徴とするスイッチングレギユレータ用制御信号生成回路。

[2] 前記ノルス制御回路力前記フリップフロップの出力パルスが立ち上がつてからの経過時間及び前記スイッチングレギユレータの入力電圧に応じた電圧と第 2の基準電圧とを比較するオン期間設定用比較器を有し、前記オン期間設定用比較器の出力によって前記フリップフロップをリセットすることによってオン期間を設定する請求項 1に記載のスイッチングレギユレータ用制御信号生成回路。

[3] 最大オン期間を設定し、前記フリップフロップの出力パルスが立ち上がって力前記最大オン期間が経過すると前記フリップフロップをリセットする最大オン期間制御回路を備え、

前記フリップフロップの出力パルスのオン期間を前記最大オン期間以下に制限する請求項 1に記載のスイッチングレギユレータ用制御信号生成回路。

[4] 最大オン期間を設定し、前記フリップフロップの出力パノレスが立ち上がって力前記最大オン期間が経過すると前記フリップフロップをリセットする最大オン期間制御回路を備え、

前記フリップフロップの出力パルスのオン期間を前記最大オン期間以下に制限する請求項 2に記載のスイッチングレギユレータ用制御信号生成回路。

[5] 前記フリップフロップの出力パルスが立ち上がって力も所定のオン期間が経過した時点において前記スイッチングレギユレータの出力電圧に基づく電圧が前記基準電圧より小さい場合に前記ノルス制御回路の出力によって前記フリップフロップがリセットされるのを防止するリセット防止部を備える請求項 3に記載のスイッチングレギユレータ用制御信号生成回路。

[6] 前記フリップフロップの出力パルスが立ち上がって力も所定のオン期間が経過した時点において前記スイッチングレギユレータの出力電圧に基づく電圧が前記基準電圧より小さい場合に前記ノルス制御回路の出力によって前記フリップフロップがリセットされるのを防止するリセット防止部を備える請求項 4に記載のスイッチングレギユレータ用制御信号生成回路。

[7] 前記フリップフロップの出力パノレスが立ち上がって力前記最大オン期間が経過した時点力所定の期間が経過するまで前記比較器の出力によって前記フリップフロップがセットされるのを防止するセット防止部を備える請求項 5に記載のスイッチングレギユレータ用制御信号生成回路。

[8] 前記フリップフロップの出力パノレスが立ち上がって力前記最大オン期間が経過した時点力所定の期間が経過するまで前記比較器の出力によって前記フリップフロップがセットされるのを防止するセット防止部を備える請求項 6に記載のスイッチングレギユレータ用制御信号生成回路。

[9] DC— DCコンバータと、該 DC— DCコンバータの出力電圧に応じた制御信号を生成する制御信号生成回路と、前記制御信号に基づいて前記 DC - DCコンバータ内のスイッチング素子を駆動するドライバ回路と、を備えたスイッチングレギユレータにおいて、

前記制御信号生成回路が、

スイッチングレギユレータの出力電圧に基づく電圧と基準電圧とを比較する比較器と、

を備え、

前記フリップフロップの出力パルスをスィッチ素子の制御信号として出力するスイツチングレギユレータ用制御信号生成回路であることを特徴とするスイッチングレギユレータ,

[10] 前記ノルス制御回路力前記フリップフロップの出力パルスが立ち上がつてからの経過時間及び前記スイッチングレギユレータの入力電圧に応じた電圧と第 2の基準電圧とを比較するオン期間設定用比較器を有し、前記オン期間設定用比較器の出力によって前記フリップフロップをリセットすることによってオン期間を設定する請求項 9に記載のスイッチングレギユレータ。

[11] 前記スイッチングレギユレータ用制御信号生成回路が、

最大オン期間を設定し、前記フリップフロップの出力パルスが立ち上がって力前記最大オン期間が経過すると前記フリップフロップをリセットする最大オン期間制御回路を備え、

前記フリップフロップの出力パルスのオン期間を前記最大オン期間以下に制限する請求項 9に記載のスイッチングレギユレータ。

[12] 前記スイッチングレギユレータ用制御信号生成回路が、

前記フリップフロップの出力パルスのオン期間を前記最大オン期間以下に制限する請求項 10に記載のスイッチングレギユレータ。

[13] 前記スイッチングレギユレータ用制御信号生成回路が、

前記フリップフロップの出力パルスが立ち上がって力所定のオン期間が経過した時点において前記スイッチングレギユレータの出力電圧に基づく電圧が前記基準電圧より小さい場合に前記ノルス制御回路の出力によって前記フリップフロップがリセットされるのを防止するリセット防止部を備える請求項 11に記載のスイッチングレギユレータ。

[14] 前記スイッチングレギユレータ用制御信号生成回路が、

前記フリップフロップの出力パルスが立ち上がって力所定のオン期間が経過した時点において前記スイッチングレギユレータの出力電圧に基づく電圧が前記基準電圧より小さい場合に前記ノルス制御回路の出力によって前記フリップフロップがリセットされるのを防止するリセット防止部を備える請求項 12に記載のスイッチングレギユレータ。

[15] 前記スイッチングレギユレータ用制御信号生成回路が、

前記フリップフロップの出力パルスが立ち上がって力前記最大オン期間が経過した時点力所定の期間が経過するまで前記比較器の出力によって前記フリップフロップがセットされるのを防止するセット防止部を備える請求項 13に記載のスィッチングレギユレータ。

[16] 前記スイッチングレギユレータ用制御信号生成回路が、

前記フリップフロップの出力パルスが立ち上がって力前記最大オン期間が経過した時点力所定の期間が経過するまで前記比較器の出力によって前記フリップフロップがセットされるのを防止するセット防止部を備える請求項 14に記載のスィッチングレギユレータ。

[17] 前記比較器と前記 DC— DCコンバータが具備する出力コンデンサとの間に抵抗を設ける請求項 9に記載のスイッチングレギユレータ。

[18] 前記基準電圧が前記フリップフロップの出力パルスに応じて変動する電圧であって

、前記基準電圧と前記スイッチングレギユレータの出力電圧とが略逆位相である請求項 9に記載のスイッチングレギユレータ。