JP6556520B2 - スイッチング電源回路、液晶駆動装置、液晶表示装置 - Google Patents

Description

本発明は、スイッチング電源回路、液晶駆動装置、及び、液晶表示装置に関する。

従来より、様々なアプリケーションの電源手段として、スイッチング電源回路が広く一般に利用されている。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開平０５−２１９６５０号公報

しかしながら、従来のスイッチング電源回路では、周期的な負荷変動に対する応答性について、更なる改善の余地があった。

本明細書中に開示されている発明は、本願の発明者により見出された上記の問題点に鑑み、周期的な負荷変動に対する応答性の高いスイッチング電源回路、並びに、これを用いた液晶駆動装置及び液晶表示装置を提供することを目的とする。

本明細書中に開示されているスイッチング電源回路は、出力トランジスタを用いて入力電圧から出力電圧を生成するスイッチング出力部と、前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧とが一致するように前記出力トランジスタのオン／オフ制御を行うスイッチング制御部と、周期的な負荷変動に応じて前記出力電圧または前記帰還電圧が前記基準電圧よりも高い閾値電圧を上回っている間には前記出力トランジスタを強制的にオフさせる割込部と、を有し、前記スイッチング制御部は、前記出力電圧または前記帰還電圧と前記基準電圧との差分値に応じた誤差電圧を生成するエラーアンプと、前記誤差電圧が所定のクランプ電圧を下回らないように制限するクランプ部と、を含み、前記誤差電圧に応じて前記出力トランジスタのオンデューティを決定する構成（第１の構成）とされている。

なお、上記第１の構成から成るスイッチング電源回路において、前記スイッチング制御部は、さらに、所定周波数のクロック信号を生成するクロック信号生成部と、前記出力トランジスタのオン／オフ制御に同期したスロープ電圧を生成するスロープ電圧生成部と、前記誤差電圧と前記スロープ電圧とを比較して比較信号を生成するコンパレータと、前記クロック信号と前記比較信号の入力を受け付けてパルス幅変調信号を出力するＲＳフリップフロップと、前記パルス幅変調信号の入力を受け付けて前記出力トランジスタのオン／オフ制御信号を出力するドライバと、を含む構成（第２の構成）にするとよい。

また、上記第２の構成から成るスイッチング電源回路において、前記クランプ電圧は、前記スロープ電圧の下限値よりも高く上限値よりも低い電圧範囲内で任意に設定される構成（第３の構成）にするとよい。

また、上記第１〜第３いずれかの構成から成るスイッチング電源回路において、前記クランプ部は、第１トランジスタと、ゲートが前記第１トランジスタのゲート及びドレインに接続されてドレインが電源端に接続されてソースが前記エラーアンプの出力端に接続された第２トランジスタと、電源端と前記第１トランジスタのドレインとの間に接続された電流源と、前記第１トランジスタのソースと接地端との間に接続された第１抵抗と、を含む構成（第４の構成）にするとよい。

また、第４の構成から成るスイッチング電源回路において、前記第１トランジスタと前記第２トランジスタは、互いにペア性が取られている構成（第５の構成）にするとよい。

また、上記第４または第５の構成から成るスイッチング電源回路において、前記電流源で生成される定電流の電流値は、前記エラーアンプに引き込まれる電流の最大値と等しい構成（第６の構成）にするとよい。

また、上記第４〜第６いずれかの構成から成るスイッチング電源回路において、前記スロープ電圧生成部は、前記出力トランジスタに流れるスイッチ電流に応じて前記スロープ電圧をオフセットさせるための手段として、電源端と前記スロープ電圧の出力端との間に接続されて所定の第１電流を生成する第１電流源と、電源端と前記スロープ電圧の出力端との間に接続されて前記出力トランジスタのオン／オフ制御に同期したスロープ波形の第２電流を生成する第２電流源と、第１端が前記スロープ電圧の出力端に接続された第２抵抗と、ソースが前記第２抵抗の第２端に接続されてドレインが接地端に接続されてゲートには前記スイッチ電流に応じたセンス電圧が印加される第１ＰＭＯＳＦＥＴと、を含む構成（第７の構成）にするとよい。

また、上記第７の構成から成るスイッチング電源回路において、前記クランプ部は、前記第１抵抗と接地端との間にダイオード接続された第２ＰＭＯＳＦＥＴを含む構成（第８の構成）にするとよい。

なお、本明細書中に開示されている液晶駆動装置は、装置各部への電力供給手段として第１〜第８いずれかの構成から成るスイッチング電源回路を有する構成（第９の構成）とされている。

また、本明細書中に開示されている液晶表示装置は、上記第９の構成から成る液晶駆動装置と、前記液晶駆動装置によって駆動される液晶表示パネルと、を有する構成（第１０の構成）とされている。

本明細書中に開示されている発明によれば、周期的な負荷変動に対する応答性の高いスイッチング電源回路、並びに、これを用いた液晶駆動装置及び液晶表示装置を提供することが可能となる。

液晶表示装置の一構成例を示すブロック図 スイッチング電源回路の第１実施形態を示す回路図 スロープ電圧生成部の一構成例を示す回路図 デューティ制御の一例を示すタイミングチャート 第１実施形態における負荷応答挙動の一例を示すタイミングチャート スイッチング電源回路の第２実施形態を示す回路図 第２実施形態における負荷応答挙動の一例を示すタイミングチャート スイッチング電源回路の第３実施形態を示す回路図 第３実施形態における負荷応答挙動の一例を示すタイミングチャート 第３実施形態におけるロードレギュレーション図 クランプ部の一構成例を示す回路図 スロープ電圧とクランプ電圧との相関関係を示す電圧波形図 テレビの外観図

＜液晶表示装置＞
図１は、液晶表示装置の一構成例を示すブロック図である。本構成例の液晶表示装置１は、液晶駆動装置１０と液晶表示パネル２０を有する。液晶駆動装置１０は、不図示のホスト装置（マイコン等）から入力される映像信号Ｓｉｎや各種コマンドに基づいて液晶表示パネル２０の駆動制御を行う。液晶表示パネル２０は、液晶素子を画素として用いた映像出力手段である。

＜液晶駆動装置＞
引き続き、図１を参照しながら液晶駆動装置１０について詳述する。本構成例の液晶駆動装置１０は、システム電源部１１と、タイミング制御部１２と、レベルシフタ１３と、ゲートドライバ１４と、ソースドライバ１５と、ガンマ電圧生成部１６と、コモン電圧生成部１７と、を含む。

システム電源部１１は、入力電圧ＶＩＮ（例えば＋１２Ｖ）の供給を受けて動作し、アナログ系電源電圧ＡＶＤＤ（例えば＋１７Ｖ）、ロジック系電源電圧ＶＤＤ（例えば＋３．３Ｖ、＋１．８Ｖ、＋１．２Ｖ）、正電源電圧ＶＯＮ（例えば＋２８Ｖ）、及び、負電源電圧ＶＯＦＦ（例えば−１２Ｖ）をそれぞれ生成して装置各部に供給する。

タイミング制御部１２は、ロジック系電源電圧ＶＤＤの供給を受けて動作し、ホスト装置から入力されるコマンドやデータに基づいて、液晶駆動装置１０のタイミング制御（ゲートドライバ１４の垂直同期制御やソースドライバ１５の水平同期制御など）を行う。

レベルシフタ１３は、正電源電圧ＶＯＮと負電源電圧ＶＯＦＦの供給を受けて動作し、タイミング制御部１２から入力されるタイミング制御信号（垂直同期信号）をレベルシフトした上でゲートドライバ１４に伝達する。

ゲートドライバ１４は、レベルシフタ１３から入力される垂直同期信号に基づいて、液晶表示パネル２０のゲート信号Ｇ（１）〜Ｇ（ｙ）を生成し、これらを液晶表示パネル２０の液晶素子（液晶表示パネル２０がアクティブマトリクス型である場合には、液晶素子にそれぞれ接続されたアクティブ素子のゲート端子）に供給する。

ソースドライバ１５は、アナログ系電源電圧ＡＶＤＤの供給を受けて動作し、不図示のホスト装置から入力されるデジタル（ｍビット）の映像信号Ｓｉｎをアナログのソース信号Ｓ（１）〜Ｓ（ｘ）に変換して、液晶ディスプレイパネル２０の液晶素子（液晶表示パネル２０がアクティブマトリクス型である場合には、液晶素子にそれぞれ接続されたアクティブ素子のソース端子）に供給する。

ガンマ電圧生成部１６は、アナログ系電源電圧ＡＶＤＤの供給を受けて動作し、ｎ通り（ただしｎ＝２^ｍ−１）の階調電圧Ｖ（０）〜Ｖ（ｎ）を生成してソースドライバ１５に供給する。なお、階調電圧Ｖ（０）〜Ｖ（ｎ）は、それぞれ、映像信号Ｓｉｎのデータ値「０」〜「２^ｍ−１」に一対一で対応している。

コモン電圧生成部１７は、所定のコモン電圧ＶＣを生成して液晶表示パネル２０の液晶素子（液晶表示パネル２０がアクティブマトリクス型である場合には、液晶素子にそれぞれ接続されたアクティブ素子のドレイン端子）に供給する。

＜スイッチング電源回路（第１実施形態）＞
図２は、システム電源部１１に内蔵されるスイッチング電源回路の第１実施形態を示す回路図である。本実施形態のスイッチング電源回路１００は、入力電圧ＶＩＮから所望のアナログ系電源電圧ＡＶＤＤ（出力電圧に相当）を生成する回路部であり、スイッチング出力部１１０と、スイッチング制御部１２０と、割込部１３０と、を含む。

スイッチング出力部１１０は、入力電圧ＶＩＮからアナログ系電源電圧ＡＶＤＤを生成する昇圧型スイッチング出力段であり、出力トランジスタＮ１（本図の例では、Ｎチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタ）と、コイルＬ１と、ダイオードＤ１と、キャパシタＣ１と、を含む。

コイルＬ１の第１端は、入力電圧ＶＩＮの印加端に接続されている。コイルＬ１の第２端は、出力トランジスタＮ１のドレインとダイオードＤ１のアノードに接続されている。出力トランジスタＮ１のソースは、接地端に接続されている。出力トランジスタＮ１のゲートは、スイッチング制御部１２０の出力端（＝ゲート信号Ｓｄの出力端）に接続されている。ダイオードＤ１のカソードは、アナログ系電源電圧ＡＶＤＤの出力端とキャパシタＣ１の第１端に接続されている。キャパシタＣ１の第２端は、接地端に接続されている。

スイッチング制御部１２０は、アナログ系電源電圧ＡＶＤＤに応じた帰還電圧Ｖｆｂと所定の基準電圧Ｖｒｅｆとが一致するように出力トランジスタＮ１のオン／オフ制御を行う出力帰還回路部であり、クロック信号生成部１２１と、デジタル／アナログ変換部１２２と、帰還電圧生成部１２３と、エラーアンプ１２４と、位相補償部１２５と、スロープ電圧生成部１２６と、コンパレータ１２７と、ＲＳフリップフロップ１２８と、ドライバ１２９と、を含む。

クロック信号生成部１２１は、所定のスイッチング周波数ｆ（＝１／Ｔ）でクロック信号を生成し、これをセット信号ＳａとしてＲＳフリップフロップ１２８に出力する。

デジタル／アナログ変換部１２２は、デジタルの基準電圧設定信号ＲＥＦからアナログの基準電圧Ｖｒｅｆを生成する。

帰還電圧生成部１２３は、アナログ系電源電圧ＡＶＤＤの印加端と接地端の間に直列に接続された抵抗Ｒ１及びＲ２を含み、抵抗Ｒ１と抵抗Ｒ２との接続ノードからアナログ系電源電圧ＡＶＤＤを分圧した帰還電圧Ｖｆｂ（＝｛Ｒ２／（Ｒ１＋Ｒ２）｝×ＡＶＤＤ）を出力する。ただし、アナログ系電源電圧ＡＶＤＤがスイッチング制御部１２０や割込部１３０の入力ダイナミックレンジに収まっている場合には、帰還電圧生成部１２３を省略し、帰還電圧Ｖｆｂとしてアナログ系電源電圧ＡＶＤＤを直接受け付けても構わない。

エラーアンプ１２４は、電流出力型のトランスコンダクタンスアンプ（いわゆるｇｍアンプ）である。エラーアンプ１２４は、反転入力端（−）に入力される帰還電圧Ｖｆｂと非反転入力端（＋）に入力される基準電圧Ｖｒｅｆとの差分値に応じて、位相補償部１２５を形成するキャパシタＣ２の充放電を行うことにより、誤差電圧Ｖｅｒｒを生成する。なお、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低いときには、エラーアンプ１２４からキャパシタＣ２に向けて電流が流し込まれるので、誤差電圧Ｖｅｒｒが上昇する。逆に、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高いときには、キャパシタＣ２からエラーアンプ１２４に向けて電流が引き抜かれるので、誤差電圧Ｖｅｒｒが低下する。

位相補償部１２５は、エラーアンプ１２４の出力端と接地端との間に直列接続された抵抗Ｒ３とキャパシタＣ２を含む時定数回路であり、誤差電圧Ｖｅｒｒの位相補償を行う。

スロープ電圧生成部１２６は、出力トランジスタＮ１のオン／オフ制御（本図の例では反転パルス幅変調信号ＳｃＢ）に同期したスロープ電圧Ｖｓｌｐを生成する。スロープ電圧Ｖｓｌｐは、出力トランジスタＮ１のオンタイミングで上昇を開始し、出力トランジスタＮ１のオフタイミングでゼロ値にリセットされる鋸波形状のアナログ電圧である。

コンパレータ１２７は、反転入力端（−）に入力される誤差電圧Ｖｅｒｒと非反転入力端（＋）に入力されるスロープ電圧Ｖｓｌｐとを比較して比較信号ＣＭＰを生成する。比較信号ＣＭＰは、誤差電圧Ｖｅｒｒがスロープ電圧Ｖｓｌｐよりも高いときにローレベルとなり、誤差電圧Ｖｅｒｒがスロープ電圧Ｖｓｌｐよりも低いときにハイレベルとなる。

ＲＳフリップフロップ１２８は、セット端（Ｓ）に入力されるセット信号Ｓａとリセット端（Ｒ）に入力されるリセット信号Ｓｂに応じて出力端（Ｑ）からパルス幅変調信号Ｓｃを出力する。パルス幅変調信号Ｓｃは、セット信号Ｓａの立上りエッジでハイレベルにセットされ、リセット信号Ｓｂの立上りエッジでローレベルにリセットされる。ただし、セット信号Ｓａとリセット信号Ｓｂが同時にハイレベルとなったときにはリセット信号Ｓｂが優先される。なお、ＲＳフリップフロップ１２８は、反転出力端（ＱＢ）から反転パルス幅変調信号ＳｃＢ（＝パルス幅変調信号Ｓｃの論理反転信号）も同時出力している。

ドライバ１２９は、パルス幅変調信号Ｓｃの入力を受け付け、その電流能力を増強することにより出力トランジスタＮ１のゲート信号Ｓｄ（出力トランジスタＮ１のオン／オフ制御信号に相当）を生成し、これを出力トランジスタＮ１のゲートに出力する。出力トランジスタＮ１は、ゲート信号Ｓｄがハイレベルであるときにオンし、ゲート信号Ｓｄがローレベルであるときにオフする。

割込部１３０は、周期的な負荷変動に応じて帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高い閾値電圧Ｖｔｈを上回っている間、出力トランジスタＮ１を強制的にオフさせるための割り込み制御を行う回路部であり、オフセット電圧生成部１３１と、加算部１３２と、コンパレータ１３３と、ＯＲゲート１３４と、を含む。

オフセット電圧生成部１３１は、所定のオフセット電圧Ｖｏｆｓを生成する。なお、オフセット電圧Ｖｏｆｓは、基準電圧Ｖｒｅｆの１％程度（＝Ｖｒｅｆ×０．０１）に設定するとよい。

加算部１３２は、基準電圧Ｖｒｅｆにオフセット電圧Ｖｏｆｓを足し合わせて閾値電圧Ｖｔｈ（＝Ｖｒｅｆ＋Ｖｏｆｓ）を生成する。すなわち、閾値電圧Ｖｔｈは、基準電圧Ｖｒｅｆに基づいて可変的に設定される。

なお、基準電圧Ｖｒｅｆにオフセット電圧Ｖｏｆｓを足し合わせるのではなく、基準電圧Ｖｒｅｆに所定のオフセット係数α（例えば１．０１）を掛け合わせて閾値電圧Ｖｔｈを生成するようにしてもよい。

コンパレータ１３３は、非反転入力端（＋）に入力される帰還電圧Ｖｆｂと反転入力端（−）に入力される閾値電圧Ｖｔｈとを比較して割込信号ＩＮＴを生成する。割込信号ＩＮＴは、帰還電圧Ｖｆｂが閾値電圧Ｖｔｈよりも高いときにハイレベルとなり、逆に、帰還電圧Ｖｆｂが閾値電圧Ｖｔｈよりも低いときにローレベルとなる。

ＯＲゲート１３４は、比較信号ＣＭＰと割込信号ＩＮＴとの論理和演算を行い、その演算結果をリセット信号Ｓｂとして出力する。従って、割込信号ＩＮＴがローレベルであるときには、比較信号ＣＭＰがそのままリセット信号Ｓｂとして出力される。一方、割込信号ＩＮＴがハイレベルであるときには、比較信号ＣＭＰの論理レベルに依ることなく、リセット信号Ｓｂがハイレベルに固定される。

リセット信号Ｓｂがハイレベルに固定されている間は、セット信号Ｓａにパルスが生成されても、パルス幅変調信号Ｓｃがローレベルにリセットされたままとなり、延いては、出力トランジスタＮ１がオフされたままとなる。このように、割込部１３０は、割込信号ＩＮＴを用いて出力トランジスタＮ１を強制的にオフさせる割り込み機能を具備しているが、その技術的意義については後ほど詳述する。

＜基本動作（昇圧動作）＞
まず、スイッチング電源回路１００の基本動作（昇圧動作）について説明する。出力トランジスタＮ１がオンされると、コイルＬ１には出力トランジスタＮ１を介して接地端に向けたスイッチ電流が流れ、その電気エネルギが蓄えられる。このとき、ダイオードＤ１のアノードに現れるスイッチ電圧Ｖｓｗは、出力トランジスタＮ１を介してほぼ接地電圧まで低下する。従って、ダイオードＤ１が逆バイアス状態となり、キャパシタＣ１から出力トランジスタＮ１に向けて電流が流れ込むことはない。

一方、出力トランジスタＮ１がオフされると、コイルＬ１に生じた逆起電力により、そこに蓄積されていた電気エネルギが電流として放出される。このとき、ダイオードＤ１は順バイアス状態となるため、ダイオードＤ１を介して流れる電流は、出力電流Ｉｏｕｔとしてアナログ系電源電圧ＡＶＤＤの出力端から負荷（ソースドライバ１５やガンマ電圧生成部１６）に流れ込むとともに、キャパシタＣ１を介して接地端にも流れ込み、キャパシタＣ１を充電することになる。上記の動作が繰り返されることにより、負荷には、入力電圧ＶＩＮを昇圧したアナログ系電源電圧ＡＶＤＤが供給される。

＜スロープ電圧生成部＞
図３は、スロープ電圧生成部１２６の一構成例を示す回路図である。本構成例のスロープ電圧生成部１２６は、電流源１２６ｘと、キャパシタ１２６ｙと、Ｎチャネル型ＭＯＳ電界効果トランジスタ１２６ｚと、を含む。

電流源１２６ｘは、電源端とキャパシタ１２６ｙの第１端（＝スロープ電圧Ｖｓｌｐの出力端）との間に接続されており、所定の充電電流Ｉ１を生成する。

キャパシタ１２６ｙの第１端は、スロープ電圧Ｖｓｌｐの出力端に接続されている。キャパシタ１２６ｙの第２端は、接地端に接続されている。トランジスタ１２６ｚがオフされているときには、キャパシタ１２６ｙが充電電流Ｉ１によって充電されるので、キャパシタ１２６ｙの第１端に現れるスロープ電圧Ｖｓｌｐが上昇していく。一方、トランジスタ１２６ｚがオンされているときには、キャパシタ１２６ｙがトランジスタ１２６ｚを介して放電されるので、スロープ電圧Ｖｓｌｐがゼロ値にリセットされる。

トランジスタ１２６ｚは、出力トランジスタＮ１のオン／オフ制御に応じてキャパシタ１２６ｙの充放電を切り替える充放電スイッチである。トランジスタ１２６ｚのドレインは、キャパシタ１２６ｙの第１端に接続されている。トランジスタ１２６ｚのソースは、接地端に接続されている。トランジスタ１２６ｚのゲートは、反転パルス幅変調信号ＳｃＢの印加端に接続されている。従って、トランジスタ１２６ｚは、反転パルス幅変調信号ＳｃＢがハイレベルであるときにオンし、反転パルス幅変調信号ＳｃＢがローレベルであるときにオフする。

＜デューティ制御＞
図４は、誤差電圧Ｖｅｒｒに応じたデューティ制御の一例を示すタイミングチャートであり、上から順に、セット信号Ｓａ、誤差電圧Ｖｅｒｒ及びスロープ電圧Ｖｓｌｐ、比較信号ＣＭＰ（割込信号ＩＮＴのローレベル時にはリセット信号Ｓｂと等価）、パルス幅変調信号Ｓｃ、並びに、反転パルス幅変調信号ＳｃＢが描写されている。

セット信号Ｓａがハイレベルに立ち上がると、パルス幅変調信号Ｓｃがハイレベルにセットされるので、出力トランジスタＮ１がオンとなる。このとき、トランジスタ１２６ｚは、反転パルス幅変調信号ＳｃＢのローレベル遷移に伴ってオフとなるので、充電電流Ｉ１によるキャパシタ１２６ｙの充電が開始される。従って、スロープ電圧Ｖｓｌｐは、所定の傾きを持って上昇し始める。

その後、スロープ電圧Ｖｓｌｐが誤差電圧Ｖｅｒｒよりも高くなると、比較信号ＣＭＰがハイレベルに立ち上がり、パルス幅変調信号Ｓｃがローレベルにリセットされるので、出力トランジスタＮ１がオフとなる。このとき、トランジスタ１２６ｚは、反転パルス幅変調信号ＳｃＢのハイレベル遷移に伴ってオンとなる。その結果、キャパシタ１２６ｙがトランジスタ１２６ｚを介して速やかに放電され、スロープ電圧Ｖｓｌｐがゼロ値にリセットされる。

なお、誤差電圧Ｖｅｒｒが高いほどスロープ電圧Ｖｓｌｐとの交差タイミングが遅くなる。従って、パルス幅変調信号Ｓｃのハイレベル期間（＝出力トランジスタＮ１のオン期間Ｔｏｎ）が長くなり、延いては、出力トランジスタＮ１のオンデューティＤｏｎ（＝スイッチング周期Ｔに占めるオン期間Ｔｏｎの割合、Ｄｏｎ＝Ｔｏｎ／Ｔ）が大きくなる。

逆に、誤差電圧Ｖｅｒｒが低いほどスロープ電圧Ｖｓｌｐとの交差タイミングが早くなる。従って、パルス幅変調信号Ｓｃのハイレベル期間が短くなり、延いては、出力トランジスタＮ１のオンデューティＤｏｎが小さくなる。

このように、スイッチング電源回路１００では、誤差電圧Ｖｅｒｒに応じて出力トランジスタＮ１のオンデューティＤｏｎを決定することにより、入力電圧ＶＩＮから所望のアナログ系電源電圧ＡＶＤＤが生成される。

＜負荷応答挙動（第１実施形態）＞
図５は、第１実施形態における負荷応答挙動の一例を示すタイミングチャートであり、上から順に、帰還電圧Ｖｆｂ（延いてはアナログ系電源電圧ＡＶＤＤ）、スイッチ電圧Ｖｓｗ、出力電流Ｉｏｕｔ、並びに、誤差電圧Ｖｅｒｒ及びスロープ電圧Ｖｓｌｐが描写されている。

なお、帰還電圧Ｖｆｂと誤差電圧Ｖｅｒｒについて、それぞれの実線は割込部１３０を実装している場合の挙動（第１実施形態の負荷応答挙動）が描写されており、それぞれの破線は割込部１３０を実装していない場合の挙動（従来の負荷応答挙動）が比較参照のために描写されている。

スイッチング電源回路１００の負荷であるソースドライバ１５やガンマ電圧生成部１６では、液晶表示パネル２０が表示期間と非表示期間（いわゆるブランキング期間）を交互に繰り返すことに伴い、それぞれの消費電流が周期的に変動する。

すなわち、スイッチング電源回路１００の出力電流Ｉｏｕｔは、液晶表示パネル２０の駆動状態に応じて周期的に変動する。具体的に述べると、液晶表示パネル２０の表示期間には、所定の出力電流Ｉｏｕｔが流れる状態（重負荷状態）となる。一方、液晶表示パネル２０の非表示期間には、出力電流Ｉｏｕｔがほぼ流れない状態（軽負荷状態）となる。

液晶表示パネル２０が表示期間から非表示期間に移行し、出力電流Ｉｏｕｔが重負荷状態から軽負荷状態に急変すると、アナログ系電源電圧ＡＶＤＤが設定値から持ち上がり、延いては、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆから持ち上がる。

割込部１３０を実装していない場合には、このような状況下でも出力トランジスタＮ１のオン／オフ動作が停止されず、帰還電圧Ｖｆｂを基準電圧Ｖｒｅｆと一致させるように負帰還制御が掛かる。従って、誤差電圧Ｖｅｒｒは、その平衡値（＝帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆが一致しているときに得られる誤差電圧Ｖｅｒｒの電圧値）から大きく低下してしまう。

ここで、液晶表示パネル２０が非表示期間から再び表示期間に移行し、出力電流Ｉｏｕｔが軽負荷状態から再び重負荷状態に急変すると、大きく低下した誤差電圧Ｖｅｒｒを平衡値まで戻すのに長時間を要する。その結果、出力トランジスタＮ１のオンデューティＤｏｎを十分に高めることができないので、アナログ系電源電圧ＡＶＤＤが設定値から大きく低下してしまい、液晶表示パネル２０の表示動作に支障を来たすおそれがある。

一方、割込部１３０を実装している場合には、帰還電圧Ｖｆｂが閾値電圧Ｖｔｈよりも高くなった時点で、出力トランジスタＮ１が強制的にオフされる。その結果、帰還電圧Ｖｆｂが閾値電圧Ｖｔｈまでしか上昇しないので、誤差電圧Ｖｅｒｒが平衡値から大きく低下することはなくなる。

従って、液晶表示パネル２０が非表示期間から再び表示期間に移行し、出力電流Ｉｏｕｔが軽負荷状態から再び重負荷状態に急変しても、誤差電圧Ｖｅｒｒを遅滞なく平衡値まで戻すことができる。その結果、出力トランジスタＮ１のオンデューティＤｏｎを必要なレベルまで迅速に高めることができるので、アナログ系電源電圧ＡＶＤＤの低下を効果的に抑制し、液晶表示パネル２０の表示動作を支障なく実施することが可能となる。

＜スイッチング電源回路（第２実施形態）＞
図６は、スイッチング電源回路の第２実施形態を示す回路図である。本実施形態のスイッチング電源回路１００は、先の第１実施形態（図２）をベースとしつつ、さらに、割込信号ＩＮＴを用いたエラーアンプ１２４のゲイン制御を行う点に特徴を有する。そこで、第１実施形態と同様の構成要素については、図２と同一の符号を付すことで重複した説明を割愛し、以下では、本実施形態の特徴部分について重点的な説明を行う。

本実施形態のスイッチング電源回路１００において、割込信号ＩＮＴは、ＯＲゲート１３４だけでなくエラーアンプ１２４にも入力されている。エラーアンプ１２４は、割込信号ＩＮＴがハイレベルであるときに、自身のゲイン（＝トランスコンダクタンスｇｍ）を通常値から引き下げる機能を備えている。

すなわち、割込部１３０は、周期的な負荷変動に応じて帰還電圧Ｖｆｂが閾値電圧Ｖｔｈを上回っている間、エラーアンプ１２４のゲインを通常値から引き下げるように動作する。以下では、その技術的意義について詳述する。

＜負荷応答挙動（第２実施形態）＞
図７は、第２実施形態における負荷応答挙動の一例を示すタイミングチャートであり、上から順に、帰還電圧Ｖｆｂ（延いてはアナログ系電源電圧ＡＶＤＤ）、スイッチ電圧Ｖｓｗ、出力電流Ｉｏｕｔ、並びに、誤差電圧Ｖｅｒｒ及びスロープ電圧Ｖｓｌｐが描写されている。

なお、帰還電圧Ｖｆｂと誤差電圧Ｖｅｒｒについて、それぞれの実線はエラーアンプ１２４のゲイン引き下げ機能を導入している場合の挙動（第２実施形態の負荷応答挙動）が描写されており、それぞれの破線はエラーアンプ１２４のゲイン引き下げ機能を導入していない場合の挙動（第１実施形態の負荷応答挙動）が比較参照のために描写されている。

割込部１３０の導入により、液晶表示パネル２０の非表示期間には、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆを僅かに上回っている状態で出力トランジスタＮ１が強制的にオフされるので、エラーアンプ１２４がキャパシタＣ２を放電し続ける状態となる。従って、液晶表示パネル２０の非表示期間が長くなるほど、誤差電圧Ｖｅｒｒが平衡値から徐々に低下していくので、負荷応答性の向上効果が薄れてしまう。

一方、第２実施形態のスイッチング電源回路１００では、割込信号ＩＮＴがハイレベルであるときにエラーアンプ１２４のゲインが通常値から引き下げられるので、液晶表示パネル２０の非表示期間における誤差電圧Ｖｅｒｒの低下速度が緩やかに抑えられる。従って、エラーアンプ１２４のゲインを固定していた第１実施形態と比べて、負荷応答性のさらなる向上を見込むことが可能となる。

なお、液晶表示パネル２０の非動作期間が長いほど、エラーアンプ１２４のゲイン引き下げによる負荷応答性の改善効果が大きくなることに鑑み、図７では、先出の図５と比べて、液晶表示パネル２０の非動作期間が長めに描写されている。もちろん、液晶表示パネル２０の非動作期間が短くても、エラーアンプ１２４のゲインを引き下げることにより、負荷応答性の向上が図られることについては、改めて言うまでもない。

＜スイッチング電源回路（第３実施形態）＞
図８は、スイッチング電源回路の第３実施形態を示す回路図である。本実施形態のスイッチング電源回路１００は、先の第１実施形態（図２）をベースとしつつ、さらに、クランプ部１２Ａを用いて誤差電圧Ｖｅｒｒの下限値（延いては、出力トランジスタＮ１の最小デューティ）を設定する点に特徴を有する。そこで、第１実施形態と同様の構成要素については、図２と同一の符号を付すことで重複した説明を割愛し、以下では、本実施形態の特徴部分について重点的な説明を行う。

クランプ部１２Ａは、誤差電圧Ｖｅｒｒが所定のクランプ電圧Ｖｃｌａｍｐを下回らないように制限する機能を備えている。なお、クランプ電圧Ｖｃｌａｍｐは、スロープ電圧Ｖｓｌｐの下限値ＶｓｌｐＬよりも高く上限値ＶｓｌｐＨよりも低い電圧範囲内で任意に設定される。以下では、その技術的意義について詳述する。

＜負荷応答挙動（第３実施形態）＞
図９は、第３実施形態における負荷応答挙動の一例を示すタイミングチャートであり、上から順に、帰還電圧Ｖｆｂ（延いてはアナログ系電源電圧ＡＶＤＤ）、スイッチ電圧Ｖｓｗ、出力電流Ｉｏｕｔ、並びに、誤差電圧Ｖｅｒｒ及びスロープ電圧Ｖｓｌｐが描写されている。

なお、帰還電圧Ｖｆｂと誤差電圧Ｖｅｒｒについて、それぞれの実線は第３実施形態の負荷応答挙動を示しており、それぞれの破線は従来の負荷応答挙動を比較参照のために示している。

液晶表示パネル２０が表示期間から非表示期間に移行し、出力電流Ｉｏｕｔが重負荷状態から軽負荷状態に急変すると、アナログ系電源電圧ＡＶＤＤが設定値から持ち上がり、延いては、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆから持ち上がる。帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなると、エラーアンプ１２４が電流を引き込む状態となるので、誤差電圧Ｖｅｒｒが低下し、出力トランジスタＮ１のオンデューティＤｏｎが引き下げられる。従って、アナログ系電源電圧ＡＶＤＤの上昇を抑えるように、負帰還制御が掛かる。

ここで、第３実施形態のスイッチング電源回路１００では、クランプ部１２Ａの働きにより、誤差電圧Ｖｅｒｒが所定のクランプ電圧Ｖｃｌａｍｐを下回らないように制限されている。従って、液晶表示パネル２０が非表示期間から再び表示期間に移行し、出力電流Ｉｏｕｔが軽負荷状態から再び重負荷状態に急変しても、誤差電圧Ｖｅｒｒを遅滞なく平衡値まで戻すことができる。その結果、出力トランジスタＮ１のオンデューティＤｏｎを必要なレベルまで迅速に高めることができるので、アナログ系電源電圧ＡＶＤＤの低下を効果的に抑制し、液晶表示パネル２０の表示動作を支障なく実施することが可能となる。

なお、クランプ部１２Ａの導入により、出力トランジスタＮ１のオンデューティＤｏｎは、クランプ電圧Ｖｃｌａｍｐに応じた最小デューティまでしか下がらなくなるので、アナログ系電源電圧ＡＶＤＤの上昇を抑え込む能力が低下する。ただし、帰還電圧Ｖｆｂが閾値電圧Ｖｔｈを上回ると、これまでに説明してきた割り込み動作が発動し、スイッチング動作が強制的に停止されるので、アナログ系電源電圧ＡＶＤＤが際限なく上昇し続けるおそれはない。

スイッチング動作の強制停止後、低下に転じた帰還電圧Ｖｆｂが再び閾値電圧Ｖｔｈを下回ると、先述の割り込み動作が解除されてスイッチング動作が再開される。すなわち、液晶表示パネル２０の非表示期間には、クランプ電圧Ｖｃｌａｍｐに応じた所定のオン期間と、先述の割り込み動作による強制オフ期間とが交互に繰り返される状態となる。

つまり、第３実施形態のスイッチング電源回路１００では、液晶表示パネル２０の表示期間（重負荷時）には、スイッチング周波数ｆ（＝１／Ｔ）を固定してオン期間Ｔｏｎの可変制御を行うＰＷＭ［pulse width modulation］駆動方式となる一方、液晶表示パネル２０の非表示期間（軽負荷時）には、出力トランジスタＮ１のオン期間Ｔｏｎを固定してスイッチング周波数ｆの可変制御を行うＰＦＭ［pulse frequency modulation］駆動方式となるように、その駆動方式が自動的に切り替えられる。

＜ロードレギュレーション＞
図１０は、第３実施形態におけるロードレギュレーション図である。なお、横軸は出力電流Ｉｏｕｔを示しており、縦軸はアナログ系電源電圧ＡＶＤＤを示している。

本図で示す通り、出力電流Ｉｏｕｔが閾値電流ＩｏｕｔＸよりも小さいときには、誤差電圧Ｖｅｒｒのクランプ動作が有効となり、ＰＦＭ駆動方式による出力帰還制御が実施される。一方、出力電流Ｉｏｕｔが閾値電流ＩｏｕｔＸよりも大きいときには、誤差電圧Ｖｅｒｒのクランプ動作が無効となり、ＰＷＭ駆動方式による出力帰還制御が実施される。

なお、出力電流Ｉｏｕｔは、液晶表示パネル２０の表示期間（重負荷時）に第１電流値ＩｏｕｔＨ（例えば５００ｍＡ）となり、液晶表示パネル２０の非表示期間（軽負荷時）に第２電流値ＩｏｕｔＬ（例えば０ｍＡ）となる。このように、出力電流Ｉｏｕｔの電流値は、各期間毎に予め固定されており、それ以外の電流値（例えば２００ｍＡ）に設定されることは基本的にない。

そこで、クランプ電圧Ｖｃｌａｍｐについては、閾値電流ＩｏｕｔＸが第１電流値ＩｏｕｔＨよりも小さく、かつ、第２電流値ＩｏｕｔＬよりも大きくなるように、その電圧値を適宜設定することが望ましい。

また、第３実施形態のスイッチング電源回路１００では、出力電流Ｉｏｕｔを監視することなく駆動方式の切替制御が行われる。すなわち、液晶表示パネル２０の表示期間（重負荷時）には、出力電流Ｉｏｕｔの不足に伴いアナログ系電源電圧ＡＶＤＤが低下したことを受けて、スイッチング電源回路１００が自動的にＰＷＭ駆動方式となる。一方、液晶表示パネル２０の非表示期間（軽負荷時）には、出力電流Ｉｏｕｔの余剰に伴いアナログ系電源電圧ＡＶＤＤが上昇したことを受けて、スイッチング電源回路１００が自動的にＰＦＭ駆動方式となる。

なお、ロードレギュレーション特性としては、本図で示したように、出力電流Ｉｏｕｔが閾値ＩｏｕｔＸよりも大きいか小さいかに応じて、アナログ系電源電圧ＡＶＤＤがＰＷＭ設定値（±０％）とＰＦＭ設定値（例えば＋１％）との間で切り替わる。

すなわち、液晶表示パネル２０の非表示期間（Ｉｏｕｔ＜ＩｏｕｔＸ）には、アナログ系電源電圧ＡＶＤＤが本来の設定値から持ち上がることになる。ただし、液晶表示装置１では、出力電流Ｉｏｕｔの急増時（＝軽負荷状態から重負荷状態への切替時）におけるアナログ系電源電圧ＡＶＤＤの電圧降下抑制が最優先であり、軽負荷時のアナログ系電源電圧ＡＶＤＤが本来の設定値から多少持ち上がっても特段の支障は生じない。

＜クランプ部＞
図１１は、クランプ部１２Ａ（及びその周辺回路）の一構成例を示す回路図であり、図１２は、スロープ電圧Ｖｓｌｐ（実線：オフセットあり、破線：オフセットなし）とクランプ電圧Ｖｃｌａｍｐ（一点鎖線）との相関関係を示す電圧波形図である。

以下では、図１１及び図１２を適宜参照しつつ、スイッチング出力部１１０とスロープ電圧生成部１２６に電流帰還機能が設けられている場合を例に挙げて詳細な説明を行う。

本構成例のスイッチング出力部１１０は、先述の構成要素（出力トランジスタＮ１、コイルＬ１、ダイオードＤ１、及び、キャパシタＣ１）に加えて、センス抵抗Ｒｓを含む。センス抵抗Ｒｓは、出力トランジスタＮ１のソースと接地端との間に接続されており、出力トランジスタＮ１に流れるスイッチ電流Ｉｓｗに応じたセンス電圧Ｖｓ（＝Ｉｓｗ×Ｒｓ）を生成する。

また、本構成例のスロープ電圧生成部１２６は、スイッチ電流Ｉｓｗに応じてスロープ電圧Ｖｓｌｐにオフセットを与えるための手段として、電流源Ｂ１及びＢ２と、抵抗Ｂ３（抵抗値：ＲＢ）と、Ｐチャネル型ＭＯＳ電界効果トランジスタＢ４と、を含む。

電流源Ｂ１は、電源端とスロープ電圧Ｖｓｌｐの出力端との間に接続されており、所定の第１電流ＩＢ１を生成する。

電流源Ｂ２は、電源端とスロープ電圧Ｖｓｌｐの出力端との間に接続されており、出力トランジスタＮ１のオン／オフ制御（本図の例では反転パルス幅変調信号ＳｃＢ）に同期したスロープ波形の第２電流ＩＢ２を生成する。

抵抗Ｂ３の第１端は、スロープ電圧Ｖｓｌｐの出力端に接続されている。抵抗Ｂ３の第２端は、トランジスタＢ４のソースに接続されている。トランジスタＢ４のドレインは、接地端に接続されている。トランジスタＢ４のゲートには、スイッチング出力部１１０からセンス電圧Ｖｓが印加されている。

本構成例のスロープ電圧生成部１２６において、出力トランジスタＮ１のオフ期間（Ｖｓ＝０、ＩＢ２＝０）には、スロープ電圧Ｖｓｌｐが下限値ＶｓｌｐＬとなる。なお、下限値ＶｓｌｐＬは、トランジスタＢ４のオンスレッショルド電圧Ｖｔｈに抵抗Ｂ３の両端間電圧（ＩＢ１×ＲＢ）を足し合わせた電圧値（＝Ｖｔｈ＋ＩＢ１×ＲＢ）として表すことができる。

一方、出力トランジスタＮ１のオフ直前には、スロープ電圧Ｖｓｌｐが上限値ＶｓｌｐＨとなる。なお、上限値ＶｓｌｐＨは、先出の下限値ＶｓｌｐＬに対して、第２電流ＩＢ２に応じた抵抗Ｂ３での電圧降下分（＝ＩＢ２×ＲＢ）とセンス電圧Ｖｓを上乗せした電圧値（＝Ｖｔｈ＋（ＩＢ１＋ＩＢ２）×ＲＢ＋Ｖｓ）として表すことができる。

次に、クランプ部１２Ａについて詳述する。本構成例のクランプ部１２Ａは、Ｎチャネル型ＭＯＳ電界効果トランジスタＡ１及びＡ２と、電流源Ａ３と、抵抗Ａ４（抵抗値：ＲＡ）と、Ｐチャネル型ＭＯＳ電界効果トランジスタＡ５と、を含む。

電流源Ａ３は、電源端とトランジスタＡ１のドレインとの間に接続されており、所定の定電流ＩＡを生成する。なお、電流源Ａ３で生成される定電流ＩＡの電流値は、エラーアンプ１２４に引き込まれる電流の最大値と等しくなるように設計されている。

トランジスタＡ１及びＡ２のゲートは、いずれもトランジスタＡ１のドレインに接続されている。トランジスタＡ１のソースは、抵抗Ａ４の第１端に接続されている。抵抗Ａ４の第２端は、トランジスタＡ５のソースに接続されている。トランジスタＡ５のドレインとゲートは、いずれも接地端に接続されている。トランジスタＡ２のドレインは、電源端に接続されている。トランジスタＡ２のソースは、誤差電圧Ｖｅｒｒの印加端（エラーアンプ１２４の出力端）に接続されている。

本構成例のクランプ部１２Ａにおいて、トランジスタＡ２のソースに現れるクランプ電圧Ｖｃｌａｍｐは、トランジスタＡ５のオンスレッショルド電圧Ｖｔｈに抵抗Ａ４の両端間電圧（＝ＩＡ×ＲＡ）を足し合わせた電圧値（＝Ｖｔｈ＋ＩＡ×ＲＡ）として表すことができる。すなわち、定電流ＩＡと抵抗値ＲＡの少なくとも一方を調整することにより、クランプ電圧Ｖｃｌａｍｐを任意に設定することができる。なお、定電流ＩＡと抵抗値ＲＡについては、アナログ系電源電圧ＡＶＤＤに応じて可変制御してもよい。

また、トランジスタＡ５とトランジスタＢ４については、それぞれのオンスレッショルド電圧Ｖｔｈが等しくなるように、互いにペア性を取っておくことが望ましい。このような素子設計を行うことにより、各トランジスタのオンスレッショルド電圧Ｖｔｈをキャンセルすることができる。その結果、スロープ電圧Ｖｓｌｐに対してクランプ電圧Ｖｃｌａｍｐを精度良く設定することが可能となる。なお、スロープ電圧生成部１２６が電流帰還機能を備えておらず、トランジスタＢ４が設けられていない場合には、クランプ部１２ＡのトランジスタＡ５も省略することが可能である。

また、カレントミラーを形成する一対のトランジスタＡ１及びＡ２についても、それぞれのオンスレッショルド電圧Ｖｔｈが等しくなるように、互いにペア性が取られている。従って、トランジスタＡ２のソース電圧（＝誤差電圧Ｖｅｒｒ）がトランジスタＡ１のソース電圧（＝クランプ電圧Ｖｃｌａｍｐ）よりも低くなろうとすると、カレントミラーが動作して定電流ＩＡがキャパシタＣ２に流し込まれる。その結果、誤差電圧Ｖｅｒｒがクランプ電圧Ｖｃｌａｍｐを下回らないように制限が掛けられる。なお、Ｖｅｒｒ＞Ｖｃｌａｍｐであるときには、カレントミラーが動作しないので、クランプ部１２Ａが定常時の出力帰還ループに影響を与えることはない。

＜テレビへの適用＞
図１３は、テレビの外観図である。テレビＸは、液晶表示装置１の一例であり、その電源手段として、先述のスイッチング電源回路１００を好適に用いることが可能である。

＜その他の変形例＞
なお、上記では、スイッチング電源回路１００を液晶表示装置１（ないしは液晶駆動装置１０）に搭載した例を挙げて説明を行ったが、スイッチング電源回路１００は、周期的な負荷変動を生じるアプリケーションの電源手段として広く適用することが可能である。

また、スイッチング出力部１１０の出力形式については、昇圧型に限らず、降圧型や昇降圧型に適宜変更することが可能である。

また、スイッチング出力部１１０の整流方式についても、ダイオード整流方式に代えて同期整流方式を採用することが可能である。特に、軽負荷時の逆流遮断機能を備えた同期整流方式のスイッチング電源回路では、先述の割込機能（出力トランジスタの強制オフ機能やエラーアンプのゲイン引き下げ機能）を導入することにより、周期的な負荷変動に対して高い応答性を得ることが可能となる。

このように、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている発明は、スイッチング電源回路の負荷応答性を高めるために利用することが可能である。

１ 液晶表示装置
１０ 液晶駆動装置
１１ システム電源部
１２ タイミング制御部
１３ レベルシフタ
１４ ゲートドライバ
１５ ソースドライバ
１６ ガンマ電圧生成部
１７ コモン電圧生成部
２０ 液晶表示パネル
１００ スイッチング電源回路
１１０ スイッチング出力部
１２０ スイッチング制御部
１２１ クロック信号生成部
１２２ デジタル／アナログ変換部
１２３ 帰還電圧生成部
１２４ エラーアンプ
１２５ 位相補償部
１２６ スロープ電圧生成部
１２６ｘ 電流源
１２６ｙ キャパシタ
１２６ｚ Ｎチャネル型ＭＯＳ電界効果トランジスタ
１２７ コンパレータ
１２８ ＲＳフリップフロップ
１２９ ドライバ
１２Ａ クランプ部
１３０ 割込部
１３１ オフセット電圧生成部
１３２ 加算部
１３３ コンパレータ
１３４ ＯＲゲート
Ｎ１ 出力トランジスタ（Ｎチャネル型ＭＯＳ電界効果トランジスタ）
Ｌ１ コイル
Ｄ１ ダイオード
Ｃ１、Ｃ２ キャパシタ
Ｒ１〜Ｒ３ 抵抗
Ｒｓ センス抵抗
Ａ１、Ａ２ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ａ３、Ｂ１、Ｂ２ 電流源
Ａ４、Ｂ３ 抵抗
Ａ５、Ｂ４ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｘ テレビ

Claims (10)

1. 出力トランジスタを用いて入力電圧から出力電圧を生成するスイッチング出力部と、
   前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧とが一致するように前記出力トランジスタのオン／オフ制御を行うスイッチング制御部と、
   周期的な負荷変動に応じて前記出力電圧または前記帰還電圧が前記基準電圧よりも高い閾値電圧を上回っている間には前記出力トランジスタを強制的にオフさせる割込部と、
   を有し、
   前記スイッチング制御部は、
   前記出力電圧または前記帰還電圧と前記基準電圧との差分値に応じた誤差電圧を生成するエラーアンプと、
   前記誤差電圧が所定のクランプ電圧を下回らないように制限するクランプ部と、
   を含み、
   前記誤差電圧に応じて前記出力トランジスタのオンデューティを決定するものであり、
   前記スイッチング制御部は、さらに、
   所定周波数のクロック信号を生成するクロック信号生成部と、
   前記出力トランジスタのオン／オフ制御に同期したスロープ電圧を生成するスロープ電圧生成部と、
   前記誤差電圧と前記スロープ電圧とを比較して比較信号を生成するコンパレータと、
   前記クロック信号と前記比較信号の入力を受け付けてパルス幅変調信号を出力するＲＳフリップフロップと、
   前記パルス幅変調信号の入力を受け付けて前記出力トランジスタのオン／オフ制御信号を出力するドライバと、
   を含み、
   前記クランプ電圧は、前記スロープ電圧の下限値よりも高く上限値よりも低い電圧範囲内で任意に設定されることを特徴とするスイッチング電源回路。
2. 出力トランジスタを用いて入力電圧から出力電圧を生成するスイッチング出力部と、
   前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧とが一致するように前記出力トランジスタのオン／オフ制御を行うスイッチング制御部と、
   周期的な負荷変動に応じて前記出力電圧または前記帰還電圧が前記基準電圧よりも高い閾値電圧を上回っている間には前記出力トランジスタを強制的にオフさせる割込部と、
   を有し、
   前記スイッチング制御部は、
   前記出力電圧または前記帰還電圧と前記基準電圧との差分値に応じた誤差電圧を生成するエラーアンプと、
   前記誤差電圧が所定のクランプ電圧を下回らないように制限するクランプ部と、
   を含み、
   前記誤差電圧に応じて前記出力トランジスタのオンデューティを決定するものであり、
   前記クランプ部は、
   第１トランジスタと、
   ゲートが前記第１トランジスタのゲート及びドレインに接続されてドレインが電源端に接続されてソースが前記エラーアンプの出力端に接続された第２トランジスタと、
   電源端と前記第１トランジスタのドレインとの間に接続された電流源と、
   前記第１トランジスタのソースと接地端との間に接続された第１抵抗と、
   を含むことを特徴とするスイッチング電源回路。
3. 前記スイッチング制御部は、さらに、
   所定周波数のクロック信号を生成するクロック信号生成部と、
   前記出力トランジスタのオン／オフ制御に同期したスロープ電圧を生成するスロープ電圧生成部と、
   前記誤差電圧と前記スロープ電圧とを比較して比較信号を生成するコンパレータと、
   前記クロック信号と前記比較信号の入力を受け付けてパルス幅変調信号を出力するＲＳフリップフロップと、
   前記パルス幅変調信号の入力を受け付けて前記出力トランジスタのオン／オフ制御信号を出力するドライバと、
   を含むことを特徴とする請求項２に記載のスイッチング電源回路。
4. 前記クランプ電圧は、前記スロープ電圧の下限値よりも高く上限値よりも低い電圧範囲内で任意に設定されることを特徴とする請求項３に記載のスイッチング電源回路。
5. 前記第１トランジスタと前記第２トランジスタは、互いにペア性が取られていることを特徴とする請求項２〜請求項４のいずれか一項に記載のスイッチング電源回路。
6. 前記電流源で生成される定電流の電流値は、前記エラーアンプに引き込まれる電流の最大値と等しいことを特徴とする請求項２〜請求項５のいずれか一項に記載のスイッチング電源回路。
7. 前記スロープ電圧生成部は、
   前記出力トランジスタに流れるスイッチ電流に応じて前記スロープ電圧をオフセットさせるための手段として、
   電源端と前記スロープ電圧の出力端との間に接続されて所定の第１電流を生成する第１電流源と、
   電源端と前記スロープ電圧の出力端との間に接続されて前記出力トランジスタのオン／オフ制御に同期したスロープ波形の第２電流を生成する第２電流源と、
   第１端が前記スロープ電圧の出力端に接続された第２抵抗と、
   ソースが前記第２抵抗の第２端に接続されてドレインが接地端に接続されてゲートには前記スイッチ電流に応じたセンス電圧が印加される第１ＰＭＯＳＦＥＴと、
   を含むことを特徴とする請求項３に記載のスイッチング電源回路。
8. 前記クランプ部は、前記第１抵抗と接地端との間にダイオード接続された第２ＰＭＯＳＦＥＴを含むことを特徴とする請求項７に記載のスイッチング電源回路。
9. 装置各部への電力供給手段として、請求項１〜請求項８のいずれか一項に記載のスイッチング電源回路を有することを特徴とする液晶駆動装置。
10. 請求項９に記載の液晶駆動装置と、
    前記液晶駆動装置によって駆動される液晶表示パネルと、
    を有することを特徴とする液晶表示装置。

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