JP2019047692A - スイッチング電源装置 - Google Patents

Abstract

【課題】簡易な構成で、軽負荷モード移行時の負荷電流のばらつきを低減できるスイッチング電源装置を提供する。【解決手段】比較回路１１３は、誤差増幅回路１１０により生成された誤差電圧Ｖ１と、スロープ電圧生成回路１１２により生成されたスロープ電圧Ｖ２とを比較してオフ信号Ｓ２を生成する。ロジック回路１０３は、オン信号Ｓ１およびオフ信号Ｓ２に基づいてオンオフ制御信号ＳＨ、ＳＬを生成する。ドライバ回路１０２Ｈは、オンオフ制御信号ＳＨに従ってスイッチ出力段を駆動する。スロープ電圧生成回路１１２は、オンオフ制御信号ＳＨを入力として、入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔの比を示す情報を取得するとともに、誤差電圧Ｖ１の平衡レベルに対するスロープ電圧Ｖ２のオフセットレベルの電圧差が、入出力設定に依ることなく一定値となるように、入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔの比に応じてオフセットレベルを調整する。【選択図】図１

Description

本発明は、電子機器等に用いられるスイッチング電源装置に関する。

電子機器、ＯＡ（Office Automation）機器等に用いられるスイッチング電源装置においては、出力電圧またはこれに応じた帰還電圧と基準電圧との差分に応じて生成された誤差電圧と、スロープ波状の電圧（以下、スロープ電圧とも称する）との比較結果に基づいて、出力トランジスタのスイッチング動作を制御する構成が広く用いられている。

このようなスイッチング電源装置には、誤差電圧がスロープ電圧のオフセットレベルよりも低い間、出力トランジスタのスイッチング動作を停止させて軽負荷時の効率を高める機能（いわゆる軽負荷モード）を備えたものが存在する。

しかしながら、従来のスイッチング電源装置では、スロープ電圧のオフセットレベルが固定値とされていたため、軽負荷モード移行時における負荷電流の大きさが入出力設定（入力電圧および出力電圧の双方）に依存してばらつくという課題があった。

このような課題への改善策として、本願発明者らは、特開２０１７−６０３８３号公報（特許文献１）において、入力電圧に対する出力電圧の比に応じてスロープ電圧のオフセットレベルを調整することにより、軽負荷モード移行時における負荷電流を入出力設定に依らず一定値とする構成を既に提案している。

特開２０１７−６０３８３号公報

上記特許文献１に記載されるスイッチング電源装置では、入力電圧に対する出力電圧の比に応じた調整電流を生成するための手段として、入力電圧および出力電圧の双方を入力として、入力電圧に対する出力電圧の比を導出するように構成されたアナログ除算器が採用されている。

このアナログ除算器は、入力電圧に応じた電流を生成する第１電流源および出力電圧に応じた電流を生成する第２電流源と、所定の電流を生成する電流源と、これらの電流源により生成された電流およびこれに応じた電流を流すための複数のｎｐｎ型バイポーラトランジスタとを用いて形成されている。そのため、スイッチング電源装置の回路要素が多くなり、回路構成が複雑となることが懸念される。

また、アナログ除算器において、第１電流源および第２電流源はそれぞれ、入力電圧および出力電圧の入力を受けるため、入力電圧および出力電圧の最大値の入力にも十分耐え得るだけの耐圧を有することが求められる。同様に、各ｎｐｎ型バイポーラトランジスタも、第１電流源および第２電流源がそれぞれ、入力電圧および出力電圧に応じた電流の最大値を流しても破壊に至らないための許容電流値を有することが求められる。その結果、広範囲の入力電圧および出力電圧を実現するためには、各回路要素に高耐圧および高電流対応のものが使用されることなり、スイッチング電源装置の回路規模の大型化やコストアップを招くことが懸念される。

さらに、入力電圧および出力電圧が高くなるに伴って各回路要素に流れる電流が大きくなるため、スイッチング電源装置の消費電力が大きくなることが懸念される。

この発明はこのような課題を解決するためになされたものであり、この発明の目的は、簡易な構成で、軽負荷モード移行時の負荷電流のばらつきを低減することができるスイッチング電源装置を提供することである。

本発明に係るスイッチング電源装置は、出力トランジスタを用いて入力電圧から出力電圧を生成するスイッチ出力段と、出力電圧またはこれに応じた帰還電圧の入力を受けて誤差電圧を生成する誤差増幅回路と、スイッチング周波数でオン信号を生成する発振回路と、オン信号に同期してスロープ電圧を生成するスロープ電圧生成回路と、誤差電圧とスロープ電圧とを比較してオフ信号を生成する比較回路と、オン信号およびオフ信号に基づいて、オンオフ制御信号を生成するロジック回路と、オンオフ制御信号に従ってスイッチ出力段を駆動するドライバ回路とを備える。スロープ電圧生成回路は、オンオフ制御信号を入力として、入力電圧に対する出力電圧の比を示す情報を取得するとともに、誤差電圧の平衡レベルに対するスロープ電圧のオフセットレベルの電圧差が、入出力設定に依ることなく一定値となるように、入力電圧に対する出力電圧の比に応じて前記オフセットレベルを調整する。

好ましくは、上記スイッチング電源装置において、スイッチ出力段は、入力電圧と接地電圧との間に出力トランジスタと電気的に直列に接続される同期整流トランジスタを有する。ロジック回路は、オンオフ制御信号として、出力トランジスタをオンオフ制御するための第１の制御信号と、同期整流トランジスタを、出力トランジスタと相補的にオンオフ制御するための第２の制御信号とを生成するように構成される。スロープ電圧生成回路は、第１の制御信号および第２の制御信号のいずれか一方を入力として、入力電圧に対する出力電圧の比を示す情報を取得する。

好ましくは、上記スイッチング電源装置は、ロジック回路とドライバ回路との間に接続され、オンオフ制御信号の電圧レベルを引き上げてドライバ回路に供給するレベルシフタをさらに備える。スロープ電圧生成回路は、ロジック回路からレベルシフタに与えられるオンオフ制御信号を入力として、入力電圧に対する出力電圧の比を示す情報を取得する。

好ましくは、スロープ電圧生成回路は、オンオフ制御信号を平滑化することにより、入力電圧に対する出力電圧の比を示す情報を取得する。

好ましくは、スロープ電圧生成回路は、オンオフ制御信号を平滑化するためのフィルタを含み、フィルタの出力を用いてオフセットレベルに相当する電圧を生成する。

好ましくは、フィルタは、コンデンサおよび抵抗で構成されたＣＲ回路を含む。
好ましくは、ロジック回路は、オン信号のパルス生成タイミングで誤差電圧がスロープ電圧を下回っているときには、オフ信号を用いてオン信号のパルスをマスクすることにより軽負荷モードに移行する。

本発明によれば、簡易な構成で、軽負荷モード移行時の負荷電流のばらつきを低減することができるスイッチング電源装置を提供することができる。

この発明の実施の形態に係るスイッチング電源装置の基本構成を示す全体ブロック図である。 スイッチング電源装置の動作の一例を示すタイミングチャートである。 軽負荷モード移行動作の課題を説明するためのタイミングチャートである（低デューティ）。 軽負荷モード移行動作の課題を説明するためのタイミングチャートである（高デューティ）。 比較例に係るスロープ電圧生成回路の構成を示す要部ブロック図である。 図５のスロープ電圧生成回路で生成されるスロープ電圧の波形図である。 軽負荷モード移行動作の改善を示すタイミングチャートである（低デューティ）。 軽負荷モード移行動作の改善を示すタイミングチャートである（高デューティ）。 図５に示した調整電流生成部の構成例を示す回路図である。 スロープ電圧生成回路の第１実施例を示す要部ブロック図である。 第１電圧生成部の一構成例を示す要部ブロック図である。 第２電圧生成部一構成例を示す要部ブロック図である。 軽負荷モード移行時の閾値電流と出力電圧との関係を説明するための図である。 軽負荷モード移行時の閾値電流と入力電圧の関係を説明するための図である。 第２電圧生成部の第２実施例を示す要部ブロック図である。

以下に、本発明の実施の形態について図面を参照して詳細に説明する。なお、以下では、図中の同一または相当部分に同一符号を付して、その説明は原則的に繰返さないものとする。

＜スイッチング電源装置＞
図１は、この発明の実施の形態に係るスイッチング電源装置の基本構成を示す全体ブロック図である。図１を参照して、本発明の実施の形態に係るスイッチング電源装置１は、入力電圧Ｖｉｎを降圧して所望の出力電圧Ｖｏｕｔを生成する降圧型のＤＣ／ＤＣコンバータであり、半導体装置１００と、これに外付けされる種々のディスクリート部品（抵抗Ｒ１〜Ｒ３、キャパシタＣ１〜Ｃ４およびインダクタＬ１）とを備える。入力電圧Ｖｉｎは、たとえば、２．７Ｖ〜１００Ｖである。出力電圧Ｖｏｕｔは、たとえば、０．６Ｖ〜１００Ｖである。

半導体装置１００は、いわゆるスイッチング電源ＩＣであり、トランジスタ１０１Ｈ（ハイサイドトランジスタ）、トランジスタ１０１Ｌ（ローサイドトランジスタ）、ドライバ回路１０２Ｈ（ハイサイドドライバ）、ドライバ回路１０２Ｌ（ローサイドドライバ）、ロジック回路１０３、第１レギュレータ回路１０４、第２レギュレータ回路１０５、第３レギュレータ回路１０６、ブーストラップ回路１０７、基準電圧生成回路１０８、ソフトスタート電圧生成回路１０９、誤差増幅回路１１０、発振回路１１１、スロープ電圧生成回路１１２、比較回路１１３、減電圧保護回路１１４、温度保護回路１１５、短絡保護回路１１６、過電圧保護回路１１７、および過電流保護回路１１８を備える。これらの回路ブロックは半導体装置１００に集積化されている。

また、半導体装置１００は、装置外部との電気的な接続を確立するための手段として、外部端子Ｔ１〜Ｔ８を有している。外部端子Ｔ１（ブーストラップ端子）は、キャパシタＣ３の第１端に接続されている。キャパシタＣ３の第２端は、外部端子Ｔ８に接続されている。外部端子Ｔ２（電源端子）は、入力電圧Ｖｉｎの入力端とキャパシタＣ１の第１端とに接続されている。キャパシタＣ１の第２端は、接地端に接続されている。外部端子Ｔ３（イネーブル端子）は、イネーブル信号ＥＮの入力端に接続されている。外部端子Ｔ４（アナログ系接地端子）は、アナログ系接地端ＡＧＮＤに接続されている。外部端子Ｔ５（帰還端子）は、抵抗Ｒ１と抵抗Ｒ２との接続ノード（＝帰還電圧Ｖｆｂの印加端）に接続されている。外部端子Ｔ６（位相補償端子）は、キャパシタＣ４の第１端に接続され散る。抵抗Ｒ３の第１端に接続されている。抵抗Ｒ３の第２端は、接地端に接続されている。外部端子Ｔ７（パワー系接地端子）は、パワー系接地端ＰＧＮＤに接続されている、外部端子Ｔ８（スイッチ端子）は、インダクタＬ１の第１端に接続されている。インダクタＬ１の第２端は、出力電圧Ｖｏｕｔの出力端、キャパシタＣ２の第１端、および抵抗Ｒ１の第１端に接続されている。キャパシタＣ２の第２端は、接地端に接続されている。抵抗Ｒ１の第２端は、抵抗Ｒ２の第１端に接続されている。抵抗Ｒ２の第２端は、接地端に接続されている。

次に、半導体装置１００に集積化された各回路ブロックの概要を説明する。
トランジスタ１０１Ｈは、外部端子Ｔ２と外部端子Ｔ８との間に接続されたＮチャネルＭＯＳ（Metal Oxide Semiconductor Field Effect Transistor）電界効果トランジスタであり、出力トランジスタとして機能する。トランジスタ１０１Ｈのドレインは外部端子Ｔ２に接続され、ソースおよびバックゲートは外部端子Ｔ８に接続されている。トランジスタ１０１Ｈのゲートは、ドライバ回路１０２Ｈの出力端（＝ゲート信号ＧＨの出力端）に接続されている。トランジスタ１０１Ｈは、ゲート信号ＧＨがＨ（論理ハイ）レベルであるときにオンし、ゲート信号ＧＨがＬ（論理ロー）レベルであるときにオフする。

トランジスタ１０１Ｌは、外部端子Ｔ８と外部端子Ｔ７との間に接続されたＮチャネルＭＯＳトランジスタであり、同期整流トランジスタとして機能する。トランジスタ１０１Ｌのドレインは外部端子Ｔ８に接続され、ソースおよびバックゲートは外部端子Ｔ７に接続されている。トランジスタ１０１Ｌのゲートは、ドライバ回路１０２Ｌの出力端（＝ゲート信号ＧＬの出力端）に接続されている。トランジスタ１０１Ｌは、ゲート信号ＧＬがＨレベルであるときにオンし、ゲート信号ＧＬがＬレベルであるときにオフする。

トランジスタ１０１Ｈとトランジスタ１０１Ｌとを相補的にオンオフさせることにより、外部端子Ｔ８には矩形波状のスイッチ電圧Ｖｓｗが現われる。なお、「相補的」とは、トランジスタ１０１Ｈおよびトランジスタ１０１Ｌのオンオフ状態が完全に逆転している場合のほか、貫通電流防止の観点からトランジスタ１０１Ｈおよびトランジスタ１０１Ｌのオンオフ状態の遷移タイミングに所定の遅延（いわゆるデッドタイム）が与えられている場合をも含むこととする。スイッチ電圧Ｖｓｗは、入力電圧ＶｉｎをＨレベルとし、パワー系接地端ＰＧＮＤをＬレベルとする矩形波状の電圧である。このスイッチ電圧ＶｓｗをインダクタＬ１およびキャパシタＣ２で平滑することにより、出力電圧Ｖｏｕｔが生成される。

このように、スイッチング電源装置１では、トランジスタ１０１Ｈ（出力トランジスタ）、トランジスタ１０１Ｌ（同期整流トランジスタ）、インダクタＬ１およびキャパシタＣ２を用いることにより、入力電圧Ｖｉｎを降圧して所望の出力電圧Ｖｏｕｔを生成するスイッチ出力段が形成されている。

なお、トランジスタ１０１Ｈおよびトランジスタ１０１Ｌは、半導体装置１００に外付けすることも可能である。その場合には、ゲート信号ＧＨおよびＧＬをそれぞれ外部出力するための外部端子が必要となる。また、トランジスタ１０１Ｈとして、ＰチャネルＭＯＳトランジスタを用いることも可能である。その場合には、ブーストラップ回路１０７が不要となる。また、トランジスタ１０１Ｈやトランジスタ１０１Ｌとして、ＩＧＢＴ（Integrated Gate Bipolar Transistor）などを用いることも可能である。

また、スイッチ出力段の整流方式としては、トランジスタ１０１Ｌを用いた同期整流方式に代えて、ダイオード整流方式を採用することも可能である。その場合、トランジスタ１０１Ｌと置き換えられるダイオードについては、カソードを外部端子Ｔ８に接続し、アノードを外部端子Ｔ７に接続すればよい。

ドライバ回路１０２Ｈは、制御信号ＳＨ（ハイサイドオンオフ制御信号）の電流能力を高めてゲート信号ＧＨを生成することにより、スイッチ出力段のトランジスタ１０１Ｈを駆動する。ドライバ回路１０２Ｈは、制御信号ＳＨの電圧レベルを引き上げるためのレベルシフタを含む。ゲート信号ＧＨは、ブースト電圧ＶｂをＨレベルとし、スイッチ電圧ＶｓｗをＬレベルとする信号である。制御信号ＳＨは、本発明における「第１の制御信号」に対応する。

ドライバ回路１０２Ｌは、制御信号ＳＬ（ローサイドオンオフ制御信号）の電流能力を高めてゲート信号ＧＬを生成することにより、スイッチ出力段のトランジスタ１０１Ｌを駆動する。ゲート信号ＧＬは、第２定電圧ＶｒｅｇをＨレベルとし、パワー系接地端ＰＧＮＤをＬレベルとする信号である。制御信号ＳＬは、本発明における「第２の制御信号」に対応する。

ロジック回路１０３は、トランジスタ１０１Ｈとトランジスタ１０１Ｌとを相補的に駆動すべく、オン信号Ｓ１およびオフ信号Ｓ２に応じて制御信号ＳＨおよび制御信号ＳＬを生成する。具体的には、ロジック回路１０３は、オン信号Ｓ１のパルスエッジを受けて、制御信号ＳＨをＨレベルとし、制御信号ＳＬをＬレベルとする。逆に、ロジック回路１０３は、オフ信号Ｓ２のパルスエッジを受けて、制御信号ＳＨをＬレベルとし、制御信号ＳＬをＨレベルとする。

なお、ロジック回路１０３は、スイッチ出力段に過大な貫通電流が流れないように、制御信号ＳＨと制御信号ＳＬの論理切替タイミングを僅かにずらして、トランジスタ１０１Ｈとトランジスタ１０１Ｌとの同時オフ期間（デッドタイム）を設ける機能を備えている。

また、ロジック回路１０３は、異常保護信号ＳＰに応じてスイッチ出力段のスイッチング動作を強制的に停止させる機能（＝制御信号ＳＨおよび制御信号ＳＬをともにＬレベルとする機能）も備えている。

第１レギュレータ回路１０４は、入力電圧Ｖｉｎから第１定電圧Ｖｐｒｅｇを生成するプリレギュレータに相当する。なお、第１レギュレータ回路１０４は、外部端子Ｔ３を介して入力されるイネーブル信号ＥＮに応じてその出力動作が許可／禁止される。具体的には、第１レギュレータ回路１０４の出力動作は、イネーブル信号ＥＮがＨレベルのときに許可され、イネーブル信号ＥＮがＬレベルのときに禁止される。

第２レギュレータ回路１０５は、第１定電圧Ｖｐｒｅｇから第２定電圧Ｖｒｅｇを生成するメインレギュレータに相当する。このように、プリレギュレータとメインレギュレータとの２段構成とすることにより、入力変動の影響を受けにくい第２定電圧Ｖｒｅｇを生成することが可能となる。

第３レギュレータ回路１０６は、入力電圧Ｖｉｎから第３定電圧Ｖｂｒｅｇを生成するブーストラップ用レギュレータに相当する。

ブーストラップ回路１０７は、先述のキャパシタＣ３と半導体装置１００に内蔵されているダイオードＤ１とを用いてブースト電圧Ｖｂを生成し、これをドライバ回路１０２Ｈに供給する。なお、ダイオードＤ１のアノードは、第３レギュレータ回路１０６の出力端（＝第３定電圧Ｖｂｒｅｇの出力端）に接続されている。また、ダイオードＤ１のカソードは、外部端子Ｔ１（＝ブースト電圧Ｖｂの印加端）に接続されている。

ブーストラップ回路１０７の動作を簡単に説明する。外部端子Ｔ８に現れるスイッチ電圧ＶｓｗがＬレベル（ＰＧＮＤ＝０Ｖ）であるときには、ダイオードＤ１は順バイアスとなるので、第３定電圧Ｖｂｒｅｇを用いてキャパシタＣ３が充電される。このとき、ブースト電圧Ｖｂは、第３定電圧ＶｂｒｅｇからダイオードＤ１の順方向降下電圧Ｖｆを差し引いた電圧値（＝Ｖｂｒｅｇ−Ｖｆ）となる。

一方、スイッチ電圧ＶｓｗがＬレベルからＨレベル（入力電圧Ｖｉｎ）に立ち上がると、キャパシタＣ３の電荷保存則により、ブースト電圧Ｖｂもスイッチ電圧Ｖｓｗの上昇分だけ引き上げられる。すなわち、ブースト電圧Ｖｂが、入力電圧ＶｉｎにキャパシタＣ３の端子間電圧（Ｖｂｒｅｇ−Ｖｆ）を足し合わせた高電圧（＝Ｖｉｎ＋Ｖｂｒｅｇ−Ｖｆ）となる。

このようなブースト電圧Ｖｂをドライバ回路１０２Ｈに供給すれば、ゲート信号ＧＨのＨレベルを入力電圧Ｖｉｎよりも高めることができるので、トランジスタ１０１Ｈをオンすることが可能となる。

基準電圧生成回路１０８は、第１レギュレータ回路１０４の出力端（＝第１定電圧Ｖｐｒｅｇの出力端）と接地端との間に直列接続された抵抗Ｒ４およびＲ５を含み、互いの接続ノードから基準電圧Ｖｒｅｆ（＝第１定電圧Ｖｐｒｅｇの分圧電圧に相当）を出力する。

ソフトスタート電圧生成回路１０９は、スイッチング電源装置１の起動時に緩やかに上昇するソフトスタート電圧Ｖｓｓを生成する。なお、ソフトスタート電圧生成回路１０９は、異常保護信号ＳＰに応じてソフトスタート電圧Ｖｓｓを初期値（０Ｖ）にリセットする機能も備えている。

誤差増幅回路１１０は、第１非反転入力端（＋）に入力される基準電圧Ｖｒｅｆと第２非反転入力端（＋）に入力されるソフトスタート電圧Ｖｓｓのより低い方と、反転入力端（−）に印加される帰還電圧Ｖｆｂとの差分に応じて誤差電圧Ｖ１を生成する。誤差電圧Ｖ１は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ（またはソフトスタート電圧Ｖｓｓ）よりも低いときに上昇し、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ（またはソフトスタート電圧Ｖｓｓ）よりも高いときに低下する。なお、誤差増幅回路１１０の出力端には、外部端子Ｔ６を介して位相補償回路（キャパシタＣ４および抵抗Ｒ３）が接続されている。

発振回路１１１は、第１定電圧Ｖｐｒｅｇの供給を受けて動作し、スイッチング周波数ｆｓｗで矩形波状のオン信号Ｓ１を生成する。

スロープ電圧生成回路１１２は、オン信号Ｓ１に同期してスロープ波状（三角波状や鋸波状など）のスロープ電圧Ｖ２を生成する。なお、スロープ電圧生成回路１１２は、スイッチ出力段に流れるインダクタ電流ＩＬの大きさに応じて、スロープ電圧Ｖ２の傾きを調整する機能（スロープ補償機能）を備えている。このような構成とすることにより、いわゆるカレントモード制御を行なうことができるので、スイッチング電源装置１の負荷応答性を高めることが可能となる。

比較回路１１３は、反転入力端（−）に印加される誤差電圧Ｖ１と非反転入力端（＋）に印加されるスロープ電圧Ｖ２とを比較してオフ信号Ｓ２を生成する。オフ信号Ｓ２は、誤差電圧Ｖ１がスロープ電圧Ｖ２よりも高いときにＬレベルとなり、誤差電圧Ｖ１がスロープ電圧Ｖ２よりも低いときにＨレベルとなる。

減電圧保護回路１１４は、第１定電圧Ｖｐｒｅｇを監視して減電圧異常を検出する。
温度保護回路１１５は、第１定電圧Ｖｐｒｅｇの供給を受けて動作し、半導体装置１００の接合温度Ｔｊを監視して温度異常を検出する。

短絡保護回路１１６は、第２定電圧Ｖｒｅｇの供給を受けて動作し、たとえば帰還電圧Ｖｆｂを監視して短絡異常を検出する。短絡異常とは、たとえば、出力電圧Ｖｏｕｔの出力端が接地端ないしはこれに準ずる低電位端に短絡する地絡状態である。

過電圧保護回路１１７は、第２定電圧Ｖｒｅｇの供給を受けて動作し、たとえば帰還電圧Ｖｆｂを監視して過電圧異常を検出する。

過電流保護回路１１８は、第２定電圧Ｖｒｅｇの供給を受けて動作し、たとえばスイッチ電圧Ｖｓｗを監視してスイッチ出力端に流れる過電流を検出する。過電流保護回路１１８の形式としては、一周期毎にスイッチング動作の強制停止と自己復帰とを繰り返すパルスバイパルス形式が採用されている。

＜スイッチング電源装置の動作＞
図２は、ソフトスタート動作を含む、スイッチング電源装置１の動作の一例を示すタイミングチャートである。図２では、上から順番に、オン信号Ｓ１、帰還電圧Ｖｆｂ（実線）、ソフトスタート電圧Ｖｓｓ（破線）、基準電圧Ｖｒｅｆ（一点鎖線）、誤差電圧Ｖ１（破線）、スロープ電圧Ｖ２（実線）、オフ信号Ｓ２、制御信号ＳＨ、制御信号ＳＬ、およびスイッチ電圧Ｖｓｗが示されている。

オン信号Ｓ１がＨレベルに立ち上がると、制御信号ＳＨがＨレベルとなり、制御信号ＳＬがＬレベルとなるので、トランジスタ１０１Ｈがオンし、トランジスタ１０１Ｌがオフする。よって、スイッチ電圧ＶｓｗがＨレベル（＝Ｖｉｎ）となる。このとき、スロープ電圧Ｖ２が所定の傾きを持って初期値から上昇し始める。

その後、スロープ電圧Ｖ２が誤差電圧Ｖ１よりも高くなると、オフ信号Ｓ２がＨレベルに立ち上がる。その結果、制御信号ＳＨがＬレベルとなり、制御信号ＳＬがＨレベルとなるので、トランジスタ１０１Ｈがオフし、トランジスタ１０１Ｌがオンする。よって、スイッチ電圧ＶｓｗがＬレベル（＝０Ｖ）となる。このとき、スロープ電圧Ｖ２は初期値にリセットされる。

ところで、誤差電圧Ｖ１とスロープ電圧Ｖ２との交差タイミングは、誤差電圧Ｖ１が高いほど遅くなる。したがって、トランジスタ１０１Ｈのオン期間Ｔｏｎが長くなり、ひいては、トランジスタ１０１ＨのオンデューティＤｏｎ（＝スイッチング周期Ｔに占めるオン期間Ｔｏｎの割合、Ｄｏｎ＝Ｔｏｎ／Ｔ）が大きくなる。

反対に、誤差電圧Ｖ１が低いほどスロープ電圧Ｖ２との交差タイミングが早くなる。したがって、トランジスタ１０１Ｈのオン期間Ｔｏｎが短くなり、ひいては、トランジスタ１０１ＨのオンデューティＤｏｎが小さくなる。

このように、スイッチング電源装置１では、誤差電圧Ｖ１に応じてトランジスタ１０１のオンデューティＤｏｎを決定することにより、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔが生成される。トランジスタ１０１ＨのオンデューティＤｏｎは、入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔの比（＝Ｖｏｕｔ／Ｖｉｎ）で与えられる。

なお、ソフトスタート電圧Ｖｓｓは、スイッチング電源装置１の起動後、０Ｖから緩やかに立ち上がり、最終的に基準電圧Ｖｒｅｆよりも高い電圧値まで上昇する。また、上述したように、誤差増幅回路１１０は、基準電圧Ｖｒｅｆおよびソフトスタート電圧Ｖｓｓの低い方と帰還電圧Ｖｆｂとの差分に応じて誤差電圧Ｖ１を生成する。したがって、スイッチング電源装置１の起動後、ソフトスタート電圧Ｖｓｓが基準電圧Ｖｒｅｆを下回っている期間（＝ソフトスタート期間）には、帰還電圧Ｖｆｂとソフトスタート電圧Ｖｓｓとの差分に応じた誤差電圧Ｖ１が生成される。

このようにして生成される誤差電圧Ｖ１は、ソフトスタート電圧Ｖｓｓの上昇に伴い、０Ｖ近傍から緩やかに高くなっていく。したがって、トランジスタ１０１ＨのオンデューティＤｏｎもその最小値から徐々に大きくなっていくので、キャパシタＣ２や負荷への突入電流を防止することができる。

＜軽負荷モード＞
スイッチング電源装置１においては、負荷が軽い（＝負荷電流Ｉｌｏａｄが小さい）ほど、誤差電圧Ｖ１が低下していくため、トランジスタ１０１ＨのオンデューティＤｏｎも小さくなる。

そこで、スイッチング電源装置１は、誤差電圧Ｖ１がスロープ電圧Ｖ２のオフセットレベルよりも低い間、トランジスタ１０１Ｈのスイッチング動作を停止する機能（いわゆる軽負荷モード）を備えている。これにより、負荷電流Ｉｌｏａｄが閾値電流Ｉｔｈを下回ると、スイッチング電源装置１が軽負荷モードに移行する。そして、軽負荷モード中は、スイッチ出力段の動作を一時的に停止させることで、スイッチング電源装置１における不要な電力消費が抑えられ、結果的に軽負荷時の効率を高めることができる。

しかしながら、スロープ電圧Ｖ２のオフセットレベルを固定値とした場合には、図３および図４に示すように、スイッチング電源装置１が軽負荷モードに移行するときの負荷電流Ｉｌｏａｄ（＝閾値電流Ｉｔｈ）の大きさが、入出力設定（入力電圧Ｖｉｎおよび出力電圧Ｖｏｕｔの双方）に依存してばらつくという課題が生じてしまう。

図３および図４は、軽負荷モード移行動作の課題を説明するためのタイミングチャートであり、負荷電流Ｉｌｏａｄ（破線）、インダクタ電流ＩＬ（実線）、誤差電圧Ｖ１（破線）、スロープ電圧Ｖ２（実線）、およびスイッチ電圧Ｖｓｗが示されている。

図３には、入力電圧Ｖｉｎを大きく引き下げなければ、所望の出力電圧Ｖｏｕｔを生成することができない第１入出力設定（たとえばＶｉｎ＝２４Ｖ，Ｖｏｕｔ＝１Ｖ）での挙動が示されている。一方、図４には、入力電圧Ｖｉｎをそれほど引き下げなくても、所望の出力電圧Ｖｏｕｔを生成することができる第２入出力設定（たとえばＶｉｎ＝７Ｖ，Ｖｏｕｔ＝５Ｖ）での挙動が示されている。なお、図３と図４とは、入出力設定のみが異なっており、スロープ電圧Ｖ２のオフセットレベルＶｏｆｓは固定値である。また、図３と図４とは、出力平衡時における負荷電流Ｉｌｏａｄ（１）と負荷電流Ｉｌｏａｄ（２）とが互いに等しく、かつ、負荷電流Ｉｌｏａｄの挙動が共通している。

図３に示されるように、第１入出力設定では、誤差電圧Ｖ１の平衡レベルＶ１（１）が低くなり、誤差電圧Ｖ１とスロープ電圧Ｖ２との交差タイミングが早くなる。したがって、トランジスタ１０１ＨのオンデューティＤｏｎが小さくなる（図３の時刻ｔ１１〜ｔ１３を参照）。

一方、図４に示されるように、第２入出力設定では、誤差電圧Ｖ１の平衡レベルＶ１（２）が高くなり、誤差電圧Ｖ１とスロープ電圧Ｖ２との交差タイミングが遅くなる。したがって、トランジスタ１０１ＨのオンデューティＤｏｎが大きくなる（図４の時刻ｔ２１〜ｔ２３を参照）。

また、第１入出力設定および第２入出力設定のいずれにおいても、負荷電流Ｉｌｏａｄが小さくなるに従って、誤差電圧Ｖ１が低下するため、トランジスタ１０１ＨのオンデューティＤｏｎが低下している（図３の時刻ｔ１３〜ｔ１４、図４の時刻ｔ２３〜ｔ２７を参照）。

ロジック回路１０３は、負荷電流Ｉｌｏａｄが閾値電流Ｉｔｈを下回ると、スイッチ出力段の動作を一時的に停止させる軽負荷モードに移行する。具体的には、ロジック回路１０３は、オン信号Ｓ１のパルス生成タイミングにおいて、誤差電圧Ｖ１がスロープ電圧Ｖ２を下回っているとき（Ｓ２＝Ｈ）に、オフ信号Ｓ２を用いてオン信号Ｓ１のパルスをマスクすることにより軽負荷モードに移行する。

図３に示すように、第１入出力設定では、時刻ｔｘで誤差電圧Ｖ１がスロープ電圧Ｖ２のオフセットレベルＶ２ｏｆｓを下回ったことに伴い、時刻ｔｘ以降におけるスイッチ出力段の動作が一時的に停止されている（図３の時刻ｔｘ〜ｔ１８参照）。

一方、図４に示すように、第２入出力設定では、時刻ｔｙで誤差電圧Ｖ１がスロープ電圧Ｖ２のオフセットレベルＶｏｆｓを下回ったことに伴い、時刻ｔｙ以降におけるスイッチ出力段の動作が一時的に停止されている（図４の時刻ｔｙ〜ｔ２８参照）。

図３および図４を比較して明らかなように、スロープ電圧Ｖ２のオフセットレベルＶｏｆｓが固定値である場合には、第１入出力設定における誤差電圧Ｖ１の平衡レベルＶ１（１）とスロープ電圧Ｖ２のオフセットレベルＶ２ｏｆｓとの偏差ΔＶ（１）に比べて、第２入出力設定における誤差電圧Ｖ１の平衡レベルＶ１（２）とスロープ電圧Ｖ２のオフセットレベルＶ２ｏｆｓとの偏差ΔＶ（２）が小さくなっている。そのため、第１入出力設定における出力平衡時の負荷電流Ｉｌｏａｄ（１）と軽負荷モード移行時の閾値電流Ｉｔｈ（１）との偏差ΔＩ（１）に比べて、第２入出力設定における出力平衡時の負荷電流Ｉｌｏａｄ（２）と軽負荷モード移行時の閾値電流Ｉｔｈ（２）との偏差ΔＩ（２）が小さくなっている。

このように、スロープ電圧Ｖ２のオフセットレベルＶｏｆｓが固定値である場合には、入出力設定に依存して、誤差電圧Ｖ１の平衡レベルとスロープ電圧Ｖ２のオフセットレベルＶｏｆｓとの偏差ΔＶがばらついてしまうため、結果的に、軽負荷モード移行時の閾値電流Ｉｔｈも入出力設定に依存してばらついてしまうこととなる。

このような不具合に対する改善策として、上記特許文献１には、入出力設定に依らず誤差電圧Ｖ１の平衡レベルとスロープ電圧Ｖ２のオフセットレベルＶｏｆｓとの差ΔＶが一定となるように、スロープ電圧Ｖ２のオフセットレベルＶｏｆｓを調整する構成が提案されている。具体的には、半導体装置内部のスロープ電圧生成回路において、入出力設定、すなわち、入力電圧Ｖｉｎおよび出力電圧Ｖｏｕｔの双方に応じて、スロープ電圧Ｖ２のオフセットレベルＶｏｆｓの調整が行なわれる。

以下では、比較例として、特許文献１に記載されたスイッチング電源装置におけるスロープ電圧生成回路の構成を説明するとともに、その課題について説明する。なお、比較例に係るスイッチング電源装置の全体構成は、スロープ電圧生成回路の構成を除いて図１に示したスイッチング電源装置１と基本的に同じであるため、説明を省略する。

＜スロープ電圧生成回路（比較例）＞
図５は、比較例に係るスロープ電圧生成回路１１２０の構成を示す要部ブロック図である。図５を参照して、比較例に係るスロープ電圧生成回路１１２０は、第１電圧生成部１１２０Ａと、第２電圧生成部１１２０Ｂと、マルチプレクサ部１１２０Ｃとを含む。

第１電圧生成部１１２０Ａは、所定のリセットレベルＶ２ＡＣ（０）から所定の傾きで上昇する第１電圧Ｖ２ＡＣを生成する。第１電圧生成部１１２Ａは、スイッチ出力段に流れるインダクタ電流ＩＬの大きさに応じて、第１電圧Ｖ２ＡＣの傾きを調整する機能（＝スロープ補償機能）を備えている。

第２電圧生成部１１２０Ｂは、スロープ電圧Ｖ２のオフセットレベルＶｏｆｓに相当する第２電圧Ｖ２ＤＣを生成する。第２電圧生成部１１２０Ｂは、誤差電圧Ｖ１の平衡レベルに追従するように第２電圧ＶＤＣを調整する機能を備えている。

マルチプレクサ部１１２０Ｃは、制御信号ＳＨに応じて第１電圧Ｖ２ＡＣおよび第２電圧Ｖ２ＤＣの一方をスロープ電圧Ｖ２として出力する。具体的には、マルチプレクサ部１１２０Ｃは、制御信号ＳＨがＨレベルであるときに第１電圧Ｖ２ＡＣをスロープ電圧Ｖ２として出力し、制御信号ＳＨがＬレベルであるときに第２電圧Ｖ２ＤＣをスロープ電圧Ｖ２として出力する。

図６は、図５のスロープ電圧生成回路１１２０で生成されるスロープ電圧Ｖ２の波形図である。なお、破線は誤差電圧Ｖ１、実線はスロープ電圧Ｖ２、一点鎖線は第１電圧Ｖ２ＡＣ、二点鎖線は第２電圧Ｖ２ＤＣをそれぞれ示している。

マルチプレクサ部１１２０Ｃの切替動作により、トランジスタ１０１Ｈのオン期間ＯＮ（＝制御信号ＳＨのＨレベル期間）には、スロープ電圧Ｖ２として第１電圧Ｖ２ＡＣが出力される。一方、トランジスタ１０１Ｈのオフ期間ＯＦＦ（＝制御信号ＳＨのＬレベル期間）には、スロープ電圧Ｖ２として第２電圧Ｖ２ＤＣが出力される。

したがって、トランジスタ１０１Ｈのオン期間ＯＮには、スロープ電圧Ｖ２がリセットレベルＶ２ＡＣ（０）から所定の傾きで上昇され、トランジスタ１０１Ｈのオフ期間ＯＦＦには、スロープ電圧Ｖ２がオフセットレベル（第２電圧Ｖ２ＤＣ）に維持される。

比較例に係るスロープ電圧生成回路１１２０では、スロープ電圧Ｖ２のオフセットレベル（＝第２電圧Ｖ２ＤＣ）を、入出力設定に応じて変動する誤差電圧Ｖ１の平衡レベルに対する電圧差ΔＶが常に一定となるように調整する。

図７および図８は、それぞれ軽負荷モード移行動作の改善を示すタイミングチャートであり、負荷電流Ｉｌｏａｄ（破線）、インダクタ電流ＩＬ（実線）、誤差電圧Ｖ１（破線）、スロープ電圧Ｖ２（実線）、およびスイッチ電圧Ｖｓｗが示されている。

図７は、図３と同様、第１入出力設定（たとえばＶｉｎ＝２４Ｖ，Ｖｏｕｔ＝１Ｖ）での挙動が示され、図８には、図４と同様、第２入出力設定（たとえばＶｉｎ＝２４Ｖ，Ｖｏｕｔ＝１Ｖ）での挙動が示されている。

両図から分かるように、スロープ電圧生成回路１１２０では、オフセット調整機能により、誤差電圧Ｖ１の平衡レベルに追従するように、第２電圧Ｖ２ＤＣが調整される。具体的には、入出力設定に依ることなく、誤差電圧Ｖ１の平衡レベルとスロープ電圧Ｖ２のオフセットレベルＶ２ＤＣとの電圧差ΔＶが一定となるように、第２電圧Ｖ２ＤＣが自動的に調整される。

その結果、図７に示すように、第１入出力設定では、時刻ｔａで誤差電圧Ｖ１がスロープ電圧Ｖ２を下回ったことに伴い、時刻ｔａ以降におけるスイッチ出力段の動作が一時的に停止されている（図７の時刻ｔａ〜ｔ３８を参照）。

一方、図８に示すように、第２出力設定では、時刻ｔｂで誤差電圧Ｖ１がスロープ電圧Ｖ２を下回ったことに伴い、時刻ｔｂ以降におけるスイッチ出力段の動作が一時的に停止されている（図８の時刻ｔｂ〜ｔ４８を参照）。

このように、誤差電圧Ｖ１の平衡レベルに追従するように第２電圧Ｖ２ＤＣを調整することにより、入出力設定に依ることなく、出力平衡時における負荷電流Ｉｌｏａｄと軽負荷モード移行時の閾値電流Ｉｔｈとの電流差ΔＩを一定値に維持することができる。

しかしながら、比較例に係るスロープ電圧生成回路１１２０においては、入出力設定（すなわち入力電圧Ｖｉｎおよび出力電圧Ｖｏｕｔの双方）に基づいて第２電圧Ｖ２ＤＣを調整するように構成されるため、第２電圧生成部１１２０Ｂの回路構成が複雑となり、結果的にスロープ電圧生成回路１１２０が大規模となることが懸念される。

また、入力電圧Ｖｉｎおよび出力電圧Ｖｏｕｔが高くなるに伴い、第２電圧生成部１１２０Ｂの回路要素に流れる電流が大きくなり、結果的にスロープ電圧生成回路１１２０の消費電力が大きくなることが懸念される。以下、そのような理由について説明する。

図５に示すように、第２電圧生成部１１２０Ｂは、基準電流生成部Ｂ１と、調整電流生成部Ｂ２と、加算部Ｂ３と、抵抗Ｂ４とを含む。基準電流生成部Ｂ１は、一定の電流値を持つ基準電流ＩＢ１を生成する。調整電流生成部Ｂ２は、スロープ電圧Ｖ２のオフセットレベルを調整するための調整電流ＩＢ２を生成する。加算部Ｂ３は、基準電流ＩＢ１と調整電流ＩＢ２とを加算することにより、加算電流ＩＢ３（＝ＩＢ１＋ＩＢ２）を生成する。抵抗Ｂ４は、加算電流ＩＢ３を第２電圧Ｖ２ＤＣに変換する（＝ＩＢ３×ＲＢ４）に変換する電流／電圧機能素子として機能する。

第２電圧生成部１１２０Ｂによれば、第２電圧Ｖ２ＤＣは、電圧値固定の基準電圧（＝ＩＢ１×ＲＢ４）と電圧値可変の調整電圧（＝ＩＢ２×ＲＢ４）とを加算した電圧値となる。したがって、スロープ電圧Ｖ２のオフセットレベル（＝第２電圧Ｖ２ＤＣ）は、調整電流ＩＢ２が大きいほど高くなり、調整電流ＩＢ２が小さいほど低くなる。

図９は、図５に示した調整電流生成部Ｂ２の構成例を示す回路図である。図９を参照して、調整電流生成部Ｂ２は、ｎｐｎ型バイポーラトランジスタＱ１〜Ｑ６と、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２と、電流源ＣＳ１〜ＣＳ４とを含む。

トランジスタＱ１のコレクタ、トランジスタＱ２のコレクタ、トランジスタＱ５のコレクタ、およびトランジスタＱ６のコレクタは、いずれも、第２定電圧Ｖｒｅｇの印加端に接続されている。トランジスタＱ１のベースおよびトランジスタＱ６のベースは、いずれも、バイアス電圧Ｖｂｉａｓの印加端に接続されている。トランジスタＱ２のベースおよびトランジスタＱ４のコレクタは、いずれも、トランジスタＱ１のエミッタに接続されている。トランジスタＱ３のベースは、トランジスタＱ２のエミッタに接続されている。トランジスタＱ３のエミッタおよびトランジスタＱ４のエミッタは、互いに接続されている。

電流源ＣＳ１は、トランジスタＱ２のエミッタと接地端との間に接続されており、第１電流ＩＶｉｎを生成する。電流源ＣＳ１は、入力電圧Ｖｉｎの入力を受けており、これに比例して変化する第１電流ＩＶｉｎを生成する。具体的には、入力電圧Ｖｉｎが高いほど第１電流ＩＶｉｎが大きくなり、入力電圧Ｖｉｎが低いほど第１電流ＩＶｉｎが小さくなる。

電流源ＣＳ２は、トランジスタＱ３およびＱ４のエミッタと接地端との間に接続されており、所定の第２電流Ｉｄｒｖを生成する。

電流源ＣＳ３は、トランジスタＱ５のエミッタと接地端との間に接続されており、所定の第３電流Ｉｒｅｆを生成する。

電流源ＣＳ４は、トランジスタＱ６のエミッタと接地端との間に接続されており、第４電流ＩＶｏｕｔを生成する。電流源ＣＳ４は、出力電圧Ｖｏｕｔの入力を受けており、これに比例して変化する第４電流ＩＶｏｕｔを生成する。具体的には、出力電圧Ｖｏｕｔが高いほど第４電流ＩＶｏｕｔが大きくなり、出力電圧Ｖｏｕｔが低いほど第４電流ＩＶｏｕｔが小さくなる。

トランジスタＰ１のソースおよびトランジスタＰ２のソースは、いずれも、第２定電圧Ｖｒｅｇの印加端に接続されている。トランジスタＰ１のゲートおよびトランジスタＰ２のゲートは、いずれもトランジスタＰ１のドレインに接続されている。トランジスタＰ１のドレインは、トランジスタＱ３のコレクタに接続されている。トランジスタＰ２のドレインは、調整電流ＩＢ２の出力端に接続されている。

調整電流生成部Ｂ２はアナログ除算器を構成しており、トランジスタＱ１〜Ｑ６のベース・エミッタ間電圧Ｖｂｅがいずれも等しいと仮定した場合、調整電流ＩＢ２は、次式（１）で表わすことができる。

ＩＢ２＝Ｉｒｅｆ×（ＩＶｏｕｔ／ＩＶｉｎ） …（１）
上記式（１）から分かるように、調整電流ＩＢ２は、第１電流ＩＶｉｎに対する第４電流ＩＶｏｕｔの比（＝ＩＶｏｕｔ／ＩＶｉｎ）に応じて変化する。第１電流ＩＶｉｎは入力電圧Ｖｉｎに比例し、かつ、第４電流ＩＶｏｕｔは出力電圧Ｖｏｕｔに比例することから、（ＩＶｏｕｔ／ＩＶｉｎ）は、入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔの比（＝Ｖｏｕｔ／Ｖｉｎ）を表している。よって、上記式（１）は次式（２）のように置き換えることができる。

ＩＢ２＝Ｉｒｅｆ×（Ｖｏｕｔ／Ｖｉｎ） …（２）
すなわち、調整電流生成部Ｂ２では、入力電圧Ｖｉｎおよび出力電圧Ｖｏｕｔの双方（すなわち入出力設定）に応じて調整電流ＩＢ２の大きさを変化させることができる。これにより、第２電圧生成部１１２０Ｂは、入出力設定に応じて、第２電圧Ｖ２ＤＣを調整することができる。

具体的には、図７および図８で示したように、入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔの比（＝Ｖｏｕｔ／Ｖｉｎ）が小さいほど（図７参照）、スロープ電圧Ｖ２のオフセットレベルＶｏｆｓ（＝Ｖ２ＤＣ）が引き上げられ、逆に、入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔの比が大きいほど（図８参照）、スロープ電圧Ｖ２のオフセットレベルＶｏｆｓが引き上げられることとなる。これにより、入出力設定に依ることなく、誤差電圧Ｖ１の平衡レベルとスロープ電圧Ｖ２のオフセットレベルＶｏｆｓとの電圧差ΔＶを一定値に維持することができ、結果的に入出力設定に依ることなく、軽負荷モード移行時の閾値電流Ｉｔｈを一定値に維持することができる。

しかしながら、比較例に係るスロープ電圧生成回路１１２０では、入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔの比（＝Ｖｏｕｔ／Ｖｉｎ）に比例した調整電流ＩＢ２（式（２）参照）を生成するための手段として、入力電圧Ｖｉｎおよび出力電圧Ｖｏｕｔの双方を入力として、（Ｖｏｕｔ／Ｖｉｎ）を導出するアナログ除算器を採用している。

このアナログ除算器は、図９に示した通り、入力電圧Ｖｉｎに応じた第１電流ＩＶｉｎを生成する電流源ＣＳ１、出力電圧Ｖｏｕｔに応じた第４電流ＩＶｏｕｔを生成する電流源ＣＳ４、所定の第２電流Ｉｄｒｖを生成する電流源ＣＳ２、および所定の第３電流Ｉｒｅｆを生成する電流源ＣＳ３と、電流源ＣＳ１〜ＣＳ４により生成された電流ＩＶｉｎ，ＩＶｏｕｔ，Ｉｄｒｖ，Ｉｒｅｆおよびこれに応じた電流を流すための複数のｎｐｎ型バイポーラトランジスタとを用いて形成されている。そのため、スロープ電圧生成回路１１２０の回路要素が多くなり、回路構成が複雑となることが懸念される。

また、アナログ除算器において、電流源ＣＳ１および電流源ＣＳ４はそれぞれ、入力電圧Ｖｉｎおよび出力電圧Ｖｏｕｔの入力を受けるため、入力電圧Ｖｉｎおよび出力電圧Ｖｏｕｔの最大値（たとえば１００Ｖ）の入力にも十分耐え得るだけの耐圧を有することが求められる。同様に、各ｎｐｎ型バイポーラトランジスタも、電流源ＣＳ１およびＣＳ４がそれぞれ第１電流ＩＶｉｎおよび第４電流ＩＶｏｕｔの最大値を流しても破壊に至らないための許容電流値を有することが求められる。その結果、広範囲の入力電圧Ｖｉｎおよび出力電圧Ｖｏｕｔを実現するためには、各回路要素に高耐圧および高電流対応のものが使用されることなり、スロープ電圧生成回路１１２０の回路規模の大型化やコストアップを招くことが懸念される。

さらに、上述したように、入力電圧Ｖｉｎおよび出力電圧Ｖｏｕｔが高くなるに伴って各回路要素に流れる電流が大きくなるため、スロープ電圧生成回路１１２０の消費電力が大きくなることが懸念される。そこで、以下では、これらの不具合を解消するために回路構成がより簡易化されたスロープ電圧生成回路の構成について説明する。

＜スロープ電圧生成回路（第１実施例）＞
図１０は、本実施の形態に係るスロープ電圧生成回路の第１実施例を示す要部ブロック図である。図１０を参照して、第１実施例に係るスロープ電圧生成回路は、図５に示した比較例に係るスロープ電圧生成回路と基本的な構成が同じであり、第１電圧生成部１１２Ａと、第２電圧生成部１１２Ｂと、マルチプレクサ部１１２Ｃとを含む。

第１電圧生成部１１２Ａは、所定のリセットレベルＶ２ＡＣ（０）から所定の傾きで上昇する第１電圧Ｖ２ＡＣを生成する。図１１は、図１０の第１電圧生成部１１２Ａの一構成例を示す要部ブロック図である。

図１１を参照して、第１電圧生成部１１２Ａは、電流源ＣＳ５，ＣＳ６と、キャパシタＣ１１と、ＮチャネルＭＯＳトランジスタＮ１〜Ｎ５と、ＰチャネルＭＯＳトランジスタＰ３，Ｐ４と、抵抗Ｒ１１，Ｒ１２と、充放電制御部１１２ｘとを含む。

電流源ＣＳ５は、第２定電圧Ｖｒｅｇの印加端とトランジスタＮ２のドレインおよびゲートとの間に接続されており、充電電流Ｉｃを生成する。

電流源ＣＳ６は、第２定電圧Ｖｒｅｇの印加端と第１電圧Ｖ２ＡＣの出力端との間に接続されており、スイッチ出力段に流れるインダクタ電流ＩＬの大きさに応じたセンス電流Ｉａ２を生成する。センス電流Ｉａ２は、インダクタ電流ＩＬに応じた電流値を持つ。具体的には、インダクタ電流ＩＬが大きいほどセンス電流Ｉａ２が大きくなり、インダクタ電流ＩＬが低いほどセンス電流Ｉａ２が小さくなる。

トランジスタＮ２およびトランジスタＮ３のゲートは、いずれも、トランジスタＮ２のドレインに接続されている。トランジスタＮ２のソースは、キャパシタＣ１１の第１端に接続されている。キャパシタＣ１１の第２端は、接地端に接続されている。トランジスタＮ３のソースは、抵抗Ｒ１１（抵抗値：Ｒ１１）の第１端に接続されている。抵抗Ｒ１１の第２端は、接地端に接続されている。

トランジスタＮ１のドレインはキャパシタＣ１１の第１端に接続され、トランジスタＮ１のソースはキャパシタＣ１１の第２端に接続されている。すなわち、トランジスタＮ１は、キャパシタＣ１１と並列に接続されている。

トランジスタＰ３のソースおよびトランジスタＰ４のソースは、いずれも、第２定電圧Ｖｒｅｇの印加端に接続されている。トランジスタＰ３のゲートおよびトランジスタＰ４のゲートは、いずれもトランジスタＰ３のドレインに接続されている。トランジスタＰ３のドレインは、トランジスタＮ３のドレインに接続されている。トランジスタＰ３のドレインは、トランジスタＮ３のドレインに接続されている。トランジスタＰ４のドレインは、第１電圧Ｖ２ＡＣの出力端に接続されている。抵抗Ｒ１２は、第１電圧Ｖ２ＡＣの出力端と接地端との間に接続されている。

キャパシタＣ１１（容量値：Ｃ）は、トランジスタＮ２のソースと接地端との間に接続されており、充電電流Ｉｃを用いて充電される。トランジスタＮ１は、キャパシタＣ１１に並列接続された充放電スイッチに相当する。トランジスタＮ１がオフされているときには、キャパシタＣ１１が充電電流Ｉｃを用いて充電される。一方、トランジスタＮ１がオンされているときには、キャパシタＣ１１の両端間が短絡されるため、キャパシタＣ１１が放電される。

充放電制御部１１２ｘは、スイッチ出力段のスイッチング動作に同期して、トランジスタＮ１のオンオフ制御を行なう。たとえば、充放電制御部１１２ｘは、オン信号Ｓ１のパルスエッジを受けてトランジスタＮ１をオフし、オフ信号Ｓ２のパルスエッジを受けてトランジスタＮ１をオンするように構成される。あるいは、充放電制御部１１２ｘは、制御信号ＳＨの立上りエッジを受けてトランジスタＮ１をオフし、制御信号ＳＨの立下りエッジを受けてトランジスタＮ１をオンするように構成される。

トランジスタＮ２，Ｎ３，Ｐ３，Ｐ４および抵抗Ｒ１１は、キャパシタＣ１１の充電電圧をランプ電流Ｉａ１に変換するための電圧／電流変換部を構成する。ランプ電流Ｉａ１の電流値は、充電時間ｔ（＝ｔｏｎ（＝Ｔ×Ｖｏｕｔ／Ｖｉｎ））の関数として、次式（３）で表わすことができる。

Ｉａ＝｛Ｉｃ／（Ｒ１１×Ｃ）｝×ｔ …（３）
抵抗Ｒ１２（抵抗値：Ｒ１２）は、ランプ電流Ｉａ１およびセンス電流Ｉａ２を足し合わせたスロープ電流Ｉａ３（＝Ｉａ１＋Ｉａ２）を第１電圧Ｖ２ＡＣ（＝Ｉａ３×Ｒ２）に変換する電流／電圧変換素子として機能する。

すなわち、第１電圧Ｖ２ＡＣは、所定の傾きを持つランプ波形（＝Ｉａ１×Ｒ２）とインダクタ電流ＩＬの大きさに応じたセンス波形（＝Ｉａ２×Ｒ２）とを足し合わせた電圧波形となる。したがって、第１電圧Ｖ２ＡＣは、インダクタ電流ＩＬが大きいほど高くなり、インダクタ電流ＩＬが小さいほど低くなる。これにより、インダクタ電流ＩＬが大きいほど、誤差電圧Ｖ１とスロープ電圧Ｖ２との交差タイミングが早くなり、オンデューティＤｏｎが低くなるので、インダクタ電流ＩＬを引き下げる方向に帰還が掛かる。逆に、インダクタ電流ＩＬが小さいほど、誤差電圧Ｖ１とスロープ電圧Ｖ２との交差タイミングが遅くなり、オンデューティＤｏｎが高くなるので、インダクタ電流ＩＬを引き上げる方向に帰還が掛かる。このようなカレントモード制御により、スイッチング電源装置１の負荷応答性を高めることができる。

＜第２電圧生成部（第１実施例）＞
図１２は、図１０の第２電圧生成部１１２Ｂの一構成例を示す要部ブロック図である。

図１２を参照して、第２電圧生成部１１２Ｂは、抵抗Ｒ１３〜Ｒ１８と、キャパシタＣ１２〜Ｃ１４と、バッファアンプＢｕと、ＰチャネルＭＯＳトランジスタＰ５，Ｐ６とを含む。

抵抗Ｒ１３（抵抗値：Ｒ１３）の第１端は制御信号ＳＨの印加端に接続され、抵抗Ｒ１３の第２端は抵抗Ｒ１４（抵抗値：Ｒ１４）の第１端に接続されている。抵抗Ｒ１４の第２端は、接地端に接続されている。すなわち、抵抗Ｒ１３および抵抗Ｒ１４は、制御信号ＳＨの印加端と接地端との間に直列に接続されて、分圧回路を構成する。分圧回路は、制御信号ＳＨのＨレベルの電圧値を分圧する。制御信号ＳＨのＨレベルの電圧値をＶｃｃとすると、分圧回路から出力される制御信号ＳＨのＨレベルの電圧値はＶｃｃ×ｒとなる。なお、ｒは分圧回路の分圧比を示している（ｒ＝Ｒ１４／（Ｒ１３＋Ｒ１４））。Ｖｃｃはたとえば５Ｖである。

抵抗Ｒ１５の第１端は、抵抗Ｒ１３および抵抗Ｒ１４の接続ノードに接続され、抵抗Ｒ１５の第２端は、抵抗Ｒ６の第１端に接続されている。抵抗Ｒ１６の第２端は、バッファアンプＢｕの入力端に接続されている。

キャパシタＣ１２は、抵抗Ｒ１５の第１端と接地端との間に接続されている。キャパシタＣ１３は、抵抗Ｒ１６の第１端と接地端との間に接続されている。キャパシタＣ１４は、抵抗Ｒ１６の第２端と接地端との間に接続されている。

抵抗Ｒ１５，Ｒ１６およびキャパシタＣ１２〜Ｃ１４は、ＣＲフィルタ回路を構成する。ＣＲフィルタ回路のカットオフ周波数ｆｃは、スイッチ出力段のスイッチング周波数ｆ（＝１／Ｔ）よりも十分に低い（ｆｃ≪ｆ）。ＣＲフィルタ回路の段数（図１２では２段）については任意に増減が可能である。ＣＲフィルタ回路は、分圧回路から出力される制御信号ＳＨを平滑して直流電圧ＳＨａｖｅを生成する。

ＣＲフィルタ回路により生成される直流電圧ＳＨａｖｅは、制御信号ＳＨの平均電圧に相当する。具体的には、分圧回路から出力される制御信号ＳＨは、Ｈレベルの電圧値をＶｃｃ×ｒとし、Ｌレベルの電圧値を０Ｖとするため、制御信号ＳＨのデューティをＤＵＴＹとすると、直流電圧ＳＨａｖｅは次式（４）で表わすことができる。

ＳＨａｖｅ＝Ｖｃｃ×ｒ×ＤＵＴＹ …（４）
ここで、制御信号ＳＨのデューティＤＵＴＹは、トランジスタ１０１ＨのオンデューティＤｏｎ（Ｄｏｎ＝Ｔｏｎ／Ｔ）に等しい。トランジスタ１０１ＨのオンデューティＤｏｎは、入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔの比（Ｖｏｕｔ／Ｖｉｎ）を示していることから、上記式（４）は次式（５）のように置き換えることができる。

ＳＨａｖｅ＝Ｖｃｃ×ｒ×（Ｖｏｕｔ／Ｖｉｎ） …（５）
上記式（５）によれば、直流電圧ＳＨａｖｅは、入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔの比（＝Ｖｏｕｔ／Ｖｉｎ）に比例して変化する。したがって、ＣＲフィルタ回路では、入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔの比が低いほど、直流電圧ＳＨａｖｅが低くなり、逆に、入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔの比が高いほど、直流電圧ＳＨａｖｅが高くなる。すなわち、直流電圧ＳＨａｖｅは、本発明における「入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔの比を示す情報」の一実施例に対応する。

トランジスタＰ５のソースおよびトランジスタＰ６のソースは、いずれも、第２定電圧Ｖｒｅｇの印加端に接続されている。トランジスタＰ５のゲートおよびトランジスタＰ６のゲートは、いずれもトランジスタＰ５のドレインに接続されている。トランジスタＰ５のドレインは、抵抗Ｒ７の第１端に接続されている。抵抗Ｒ７の第２端は、接地端に接続されている。トランジスタＰ６のドレインは、第２電圧Ｖ２ＤＣの出力端に接続されている。抵抗Ｒ８は、第２電圧Ｖ２ＤＣの出力端と接地端との間に接続されている。

トランジスタＰ５，Ｐ６および抵抗Ｒ７は、バッファアンプＢｕの出力電圧（ひいては直流電圧ＳＨａｖｅ）をスロープ電流Ｉｂに変換するための電圧／電流変換部を構成する。具体的には、抵抗Ｒ１７（抵抗値：Ｒ１７）には、直流電圧ＳＨａｖｅに応じた電流Ｉｙ（＝ＳＨａｖｅ／Ｒ１７）が流れる。トランジスタＰ５およびＰ６はカレントミラーを形成しており、電流Ｉｙをミラーしてスロープ電流Ｉｂを生成する。すなわち、スロープ電流Ｉｂは次式（６）で表わされる。

Ｉｂ＝Ｖｃｃ×ｒ×（Ｖｏｕｔ／Ｖｉｎ）／Ｒ１７ …（６）
抵抗Ｒ１８（抵抗値：Ｒ１８）は、スロープ電流Ｉｂを第２電圧Ｖ２ＤＣ（＝Ｉｂ×Ｒ１８）に変換する電流／電圧変換素子として機能する。

上記式（６）から分かるように、スロープ電流Ｉｂは、入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔの比（＝Ｖｏｕｔ／Ｖｉｎ）に応じて変化する。すなわち、第２電圧生成部１１２Ｂでは、入力電圧Ｖｉｎおよび出力電圧Ｖｏｕｔの双方（すなわち入出力設定）に応じてスロープ電流Ｉｂの大きさを変化させることができる。これにより、第２電圧生成部１１２Ｂは、比較例に係る第２電圧生成部１１２０Ｂと同様、入出力設定に応じて第２電圧Ｖ２ＤＣを調整することができる。

すなわち、第１実施例に係るスロープ電圧生成回路１１２によっても、図７および図８で示したように、入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔの比（＝Ｖｏｕｔ／Ｖｉｎ）が小さいほど（図７参照）、スロープ電圧Ｖ２のオフセットレベルＶｏｆｓ（＝Ｖ２ＤＣ）が引き上げられ、逆に、入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔの比が大きいほど（図８参照）、スロープ電圧Ｖ２のオフセットレベルＶｏｆｓが引き上げられることとなる。これにより、入出力設定に依ることなく、誤差電圧Ｖ１の平衡レベルとスロープ電圧Ｖ２のオフセットレベルＶｏｆｓとの電圧差ΔＶを一定値に維持することができ、結果的に、入出力設定に依ることなく、軽負荷モード移行時の閾値電流Ｉｔｈを一定値に維持することができる。

図１３は、軽負荷モード移行時の閾値電流Ｉｔｈと出力電圧Ｖｏｕｔとの関係を説明するための図である。図１３の縦軸は閾値電流Ｉｔｈを示し、横軸は出力電圧Ｖｏｕｔを示している。なお、出力電圧Ｖｏｕｔを可変値とする一方で、入力電圧Ｖｉｎは固定値とされている。

図１３において、波形ｋ１はスロープ電圧Ｖ２のオフセットレベル調整機能を実行したときの閾値電流Ｉｔｈと出力電圧Ｖｏｕｔとの関係を示し、波形ｋ２はオフセットレベル調整機能を非実行としたときの閾値電流Ｉｔｈと出力電圧Ｖｏｕｔとの関係を示している。なお、スロープ電圧Ｖ２のオフセットレベル調整機能は、第１実施例に係るスロープ電圧生成回路１１２（図１０から図１２参照）において、制御信号ＳＨを平滑することにより得られた、入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔの比（＝Ｖｏｕｔ／Ｖｉｎ）に応じて、オフセットレベル（＝第２電圧Ｖ２ＤＣ）を調整することにより行なわれる。

スロープ電圧Ｖ２のオフセットレベルを調整しない場合（波形ｋ２）には、出力電圧Ｖｏｕｔが高いほど、すなわち、入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔの比（＝Ｖｉｎ／Ｖｏｕｔ）が大きいほど、閾値電流Ｉｔｈが低くなっている。

これに対して、スロープ電圧Ｖ２のオフセットレベルを調整した場合（波形ｋ１）には、出力電圧Ｖｏｕｔが高くなっても、すなわち、入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔの比（＝Ｖｉｎ／Ｖｏｕｔ）が大きくなっても、閾値電流Ｉｔｈはほとんど変化せず、一定に保たれている。

図１４は、軽負荷モード移行時の閾値電流Ｉｔｈと入力電圧Ｖｉｎとの関係を説明するための図である。図１４の縦軸は閾値電流Ｉｔｈを示し、横軸は入力電圧Ｖｉｎｗを示している。なお、入力電圧Ｖｉｎを可変値とする一方で、出力電圧Ｖｏｕｔは固定値とされている。

図１４において、波形ｋ３はスロープ電圧Ｖ２のオフセットレベル調整機能を実行したときの閾値電流Ｉｔｈと入力電圧Ｖｉｎとの関係を示し、波形ｋ４はオフセットレベル調整機能を非実行としたときの閾値電流Ｉｔｈと入力電圧Ｖｉｎとの関係を示している。

スロープ電圧Ｖ２のオフセットレベルを調整しない場合（波形ｋ４）には、入力電圧Ｖｉｎが高いほど、すなわち、入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔの比（＝Ｖｉｎ／Ｖｏｕｔ）が小さいほど、閾値電流Ｉｔｈが高くなっている。

これに対して、スロープ電圧Ｖ２のオフセットレベルを調整した場合（波形ｋ３）には、入力電圧Ｖｉｎが高くなっても、すなわち、入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔの比（＝Ｖｉｎ／Ｖｏｕｔ）が小さくなっても、閾値電流Ｉｔｈはほとんど変化せず、一定に保たれている。

以上説明したように、本実施の形態に係るスイッチング電源装置によれば、入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔの比（＝Ｖｏｕｔ／Ｖｉｎ）に応じて、スロープ電圧Ｖ２のオフセットレベル（＝第２電圧Ｖ２ＤＣ）を調整することにより、入出力設定（入力電圧Ｖｉｎおよび出力電圧Ｖｏｕｔの双方）に依ることなく、軽負荷モード移行時の閾値電流Ｉｔｈを一定値に維持することができる。

また、本実施の形態に係るスイッチング電源装置において、スロープ電圧生成回路１１２は、制御信号ＳＨを入力として、入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔの比（＝Ｖｏｕｔ／Ｖｉｎ）を示す情報を取得するように構成されている。このようにすると、比較例に係るスロープ電圧生成回路１１２０（図５および図９参照）のように、入力電圧Ｖｉｎおよび出力電圧Ｖｏｕｔの双方の入力を受けることなく、入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔの比を導出することができる。したがって、スロープ電圧生成回路１１２によれば、入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔの比（＝Ｖｏｕｔ／Ｖｉｎ）を導出する手段として、入力電圧Ｖｉｎおよび出力電圧Ｖｏｕｔの双方を入力として、（Ｖｏｕｔ／Ｖｉｎ）を導出するアナログ除算器（図９参照）の設置が不要となる。

具体的には、スロープ電圧生成回路１１２によれば、制御信号ＳＨを平滑する回路（たとえばＣＲフィルタ回路）を用いて、入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔの比（＝Ｖｏｕｔ／Ｖｉｎ）を導出することができるため、スロープ電圧生成回路１１２をより少ない回路要素で構成することができ、結果的に回路構成を簡易化することができる。

また、スロープ電圧生成回路１１２に入力される制御信号ＳＨは、ロジック回路１０３で生成されてドライバ回路１０２Ｈにてゲート信号ＧＨ（Ｈレベル：Ｖｂ、Ｌレベル：Ｖｓｗ）に変換される前の信号であるため、制御信号ＳＨのＨレベルの電圧値Ｖｃｃ（たとえば５Ｖ）は入力電圧Ｖｉｎに比べて低い。そのため、スロープ電圧生成回路１１２の回路要素に印加される電圧は、比較例に係るスロープ電圧生成回路１１２０の回路要素に印加される電圧よりも低くなる。また、スロープ電圧生成回路１１２の回路要素に流れる電流も、比較例に係るスロープ電圧生成回路１１２０の回路要素に流れる電流よりも小さくなる。これにより、スロープ電圧生成回路１１２では、比較例に係るスロープ電圧生成回路１１２０のように、回路要素に高耐圧および高電流対応であることが求められないため、スロープ電圧生成回路１１２の回路規模の小型化できるとともに、コストダウンを図ることが可能となる。

さらに、上述したように回路要素に流れる電流が小さくなることで、スロープ電圧生成回路１１２の消費電力を低減することができる。

＜第２電圧生成部（第２実施例）＞
図１５は、第２電圧生成部１１２Ｂの第２実施例を示す要部ブロック図である。本実施例は、図１２に示した第１実施例に対して、ＮＯＴ回路（論理反転回路）ＮＣ１を追加したものである。そこで、第１実施例と同様の構成要素については、図１２と同一の符号を付すことで重複した説明を省略する。

ＮＯＴ回路ＮＣ１は、制御信号ＳＬの印加端と抵抗Ｒ１３の第１端との間に接続されている。ＮＯＴ回路ＮＣ１は、制御信号ＳＬがＨレベルのときにＬレベルとなり、制御信号ＳＬがＬレベルのときにＨレベルとなる信号を出力する。すなわち、ＮＯＴ回路ＮＣ１は、制御信号ＳＬの論理レベルを反転させた信号（＝制御信号ＳＨに相当）を出力する。

したがって、図１５に示した第２電圧生成部１１２Ｂにおいても、図１２の第２電圧生成部１１２Ｂと同様、ＣＲフィルタ回路によって制御信号ＳＨのデューティＤＵＴＹ（＝入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔの比）が導出され、導出されたデューティＤＵＴＹに応じて第２電圧Ｖ２ＤＣが調整される。

なお、第１実施例および第２実施例に係る第２電圧生成部１１２Ｂでは、制御信号ＳＨ（または、制御信号ＳＬの論理レベルを反転させた信号）を平滑する回路として、ＣＲフィルタ回路を例示したが、これに限定されるものではなく、その他の平滑回路を用いることが可能である。

＜その他の変形例＞
なお、上記実施形態では、同期整流方式の降圧型スイッチング電源装置に本発明を適用した構成について例示したが、本発明の適用対象はこれに限定されるものではなく、スイッチング駆動方式として非同期整流方式を採用してもよい。また、スイッチング電源装置のスイッチ出力段を昇圧型や昇降圧型としても構わない。

本発明に係るスイッチング電源装置は、液晶ディスプレイ、プラズマディスプレイ、ＢＤレコーダ／プレーヤ、セットトップボックス、ならびにパーソナルコンピュータなど、種々の電子機器に搭載される電源として利用することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ スイッチング電源装置、１０１Ｈ トランジスタ（出力トランジスタ）、１０１Ｌ トランジスタ（同期整流トランジスタ）、１０２Ｈ，１０２Ｌ ドライバ回路、１０３ ロジック回路、１０４ 第１レギュレータ回路、１０５ 第２レギュレータ回路、１０６ 第３レギュレータ回路、１０７ ブーストラップ回路、１０８ 基準電圧生成回路、１０９ ソフトスタート電圧生成回路、１１０ 誤差増幅回路、１１１ 発振回路、１１２，１１２０ スロープ電圧生成回路、１１２Ａ，１１２０Ａ 第１電圧生成部、１１２Ｂ，１１２０Ｂ 第２電圧生成部、１１２Ｃ，１１２０Ｃ マルチプレクサ部、１１２ｘ 充放電制御部、１１３ 比較回路、１１４ 減電圧保護回路、１１５ 温度保護回路、１１６ 短絡保護回路、１１７ 過電圧保護回路、１１８ 過電流保護回路、１２０ レベルシフタ、Ｂ１ 基準電流生成部、Ｂ２ 調整電流生成部、Ｂ３ 加算部、Ｂ４，Ｒ１〜Ｒ２６ 抵抗、Ｂｕ バッファアンプ、Ｃ１〜Ｃ４ キャパシタ、ＣＳ１〜ＣＳ６ 電流源、Ｄ１ ダイオード、Ｌ１ インダクタ、Ｎ１，Ｎ２ ＮチャネルＭＯＳトランジスタ、Ｐ１〜Ｐ６ ＰチャネルＭＯＳトランジスタ、Ｑ１〜Ｑ６ ｎｐｎ型バイポーラトランジスタ。

Claims (7)

1. 出力トランジスタを用いて入力電圧から出力電圧を生成するスイッチ出力段と、
   前記出力電圧またはこれに応じた帰還電圧の入力を受けて誤差電圧を生成する誤差増幅回路と、
   スイッチング周波数でオン信号を生成する発振回路と、
   前記オン信号に同期してスロープ電圧を生成するスロープ電圧生成回路と、
   前記誤差電圧と前記スロープ電圧とを比較してオフ信号を生成する比較回路と、
   前記オン信号および前記オフ信号に基づいて、オンオフ制御信号を生成するロジック回路と、
   前記オンオフ制御信号に従って前記スイッチ出力段を駆動するドライバ回路とを備え、
   前記スロープ電圧生成回路は、
   前記オンオフ制御信号を入力として、前記入力電圧に対する前記出力電圧の比を示す情報を取得するとともに、
   前記誤差電圧の平衡レベルに対する前記スロープ電圧のオフセットレベルの電圧差が、入出力設定に依ることなく一定値となるように、前記入力電圧に対する出力電圧の比に応じて前記オフセットレベルを調整する、スイッチング電源装置。
2. 前記スイッチ出力段は、前記入力電圧と接地電圧との間に前記出力トランジスタと電気的に直列に接続される同期整流トランジスタを有し、
   前記ロジック回路は、前記オンオフ制御信号として、前記出力トランジスタをオンオフ制御するための第１の制御信号と、前記同期整流トランジスタを、前記出力トランジスタと相補的にオンオフ制御するための第２の制御信号とを生成するように構成され、
   前記スロープ電圧生成回路は、前記第１の制御信号および前記第２の制御信号のいずれか一方を入力として、前記入力電圧に対する前記出力電圧の比を示す情報を取得する、請求項１に記載のスイッチング電源装置。
3. 前記ロジック回路と前記ドライバ回路との間に接続され、前記オンオフ制御信号の電圧レベルを引き上げて前記ドライバ回路に供給するレベルシフタをさらに備え、
   前記スロープ電圧生成回路は、前記ロジック回路から前記レベルシフタに与えられる前記オンオフ制御信号を入力として、前記入力電圧に対する前記出力電圧の比を示す情報を取得する、請求項１または２に記載のスイッチング電源装置。
4. 前記スロープ電圧生成回路は、前記オンオフ制御信号を平滑化することにより、前記入力電圧に対する前記出力電圧の比を示す情報を取得する、請求項１から請求項３のいずれか１項に記載のスイッチング電源装置。
5. 前記スロープ電圧生成回路は、前記オンオフ制御信号を平滑化するためのフィルタを含み、前記フィルタの出力を用いて前記オフセットレベルに相当する電圧を生成する、請求項１から３のいずれか１項に記載のスイッチング電源装置。
6. 前記フィルタは、コンデンサおよび抵抗で構成されたＣＲ回路を含む、請求項５に記載のスイッチング電源装置。
7. 前記ロジック回路は、前記オン信号のパルス生成タイミングで前記誤差電圧が前記スロープ電圧を下回っているときには、前記オフ信号を用いて前記オン信号のパルスをマスクすることにより軽負荷モードに移行する、請求項１から請求項５のいずれか１項に記載のスイッチング電源装置。

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